JP2012114632A - 負荷駆動装置 - Google Patents

Abstract

【課題】素子破壊などを抑制できる信頼性を有し、かつ、ＩＧＢＴなどのスイッチングデバイスへ供給する定電流の精度を確保できる負荷駆動装置を提供する。
【解決手段】第１抵抗３と第１ＰｃｈＭＯＳＦＥＴ４のソースとの間とオペアンプ５の出力端子との間に電圧制限回路６を備える。この電圧制限回路６により第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電位差が過大とならないように、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧を制御する。例えば、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧をクランプ電圧にてクランプすることにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電圧が予め設定しておいた電圧となるようにする。これにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の耐圧を超える電位差が発生することを防止することが可能となる。
【選択図】図１

Description

本発明は、負荷への電力供給を制御するスイッチングデバイス（半導体スイッチング素子）を有し、このスイッチングデバイスをドライバ回路によって駆動することで負荷への電力供給を制御する負荷駆動装置に関するものである。

従来、定電流方式のゲート駆動回路として、特許文献１に示されるものがある。この回路は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）をオンオフ制御するのに、ＩＧＢＴのゲートのハイサイド側とローサイド側それぞれにＭＯＳＦＥＴと抵抗とによる定電流回路を接続し、オペアンプによってＭＯＳＦＥＴのゲート電圧を制御することで、ＩＧＢＴのゲートに流れる電流を制御できる構成とされている。そして、ＩＧＢＴのコレクタ−エミッタ間に流れる電流を過電流検出回路で検出し、過電流検出回路にて過電流が検出されたときに出される検出信号をフィードバックして、オペアンプが出力するＭＯＳＦＥＴのゲート電圧を制御することで、ＩＧＢＴのゲートに流れる電流を制御し、過電流から保護できるようにしている。

また、他の定電流方式のゲート駆動回路として、特許文献２に示されるものがある。この回路は、ＩＧＢＴのゲート電圧を検出する回路を備えていると共に、定電流回路および定電圧回路を備えた構成とされている。このゲート駆動回路では、定電流回路からＩＧＢＴのゲートに対して電流供給を行った後、ゲート電圧が所定の電圧になると定電流回路から定電圧回路に切替えて、ゲート電圧を所定電圧に保持している。このように、ゲート電圧を検出して定電流回路から定電圧回路への切替えを行っているため、その切替える電圧のバラツキやミラー電圧（ＩＧＢＴのオンオフの過渡状態においてミラー領域に入る電圧）のバラツキを抑え、かつ、損失のバラツキを最小限に抑えることができる。

特許第３６８０７２２号公報（図１、図８等参照） 特開２００９−１１０４９号公報（図４、図８、図９等参照）

しかしながら、特許文献１に示されるゲート駆動回路では、定電流回路で定電流を作り出すために、ＭＯＳＦＥＴのソース電位が決められるため、そのソース電位に基づいてゲート電圧も決められることになる。このため、ＩＧＢＴのゲート電位の上昇によりＩＧＢＴのゲートに接続されているＭＯＳＦＥＴのドレイン電位が上昇してＭＯＳＦＥＴのドレイン−ソース間の電位差が小さくなると、フィードバック制御によってオペアンプがＭＯＳＦＥＴのドレイン−ソース間の電位差を広げようとゲート電圧を調整しようとし、ＭＯＳＦＥＴのゲート−ソース間の電位差を大きくする。これにより、ＭＯＳＦＥＴのゲート−ソース間の耐圧を超えてしまう可能性があり、ＭＯＳＦＥＴの信頼性を低下させる。

一方、特許文献２に示されるゲート駆動回路では、出力電流信号をフィードバックしていないため、定電流回路が作り出す定電流の精度の確保が困難である。

なお、ゲート駆動回路としては、ＩＧＢＴをオンするオン側の回路とＩＧＢＴをオフするオフ側の回路があるが、オン側の回路とオフ側の回路のいずれについても、上記と同様のことが言える。

本発明は上記点に鑑みて、素子破壊などを抑制できる信頼性を有し、かつ、ＩＧＢＴなどのスイッチングデバイスへ供給する定電流の精度を確保できる負荷駆動装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、制御端子に駆動電流として定電流が供給されることにより第１端子と第２端子との間に電流を流す半導体スイッチング素子にて構成されたスイッチングデバイス（２）と、制御端子および第１、第２端子を有して構成され、スイッチングデバイス（２）の制御端子に流される電流を第１、第２端子間に流す第１トランジスタ（４、７、１１、１４）を有する駆動用トランジスタ（４、７、９、１１〜１５）と、第１トランジスタ（４、７、１１、１４）の第１端子に接続されると共にスイッチングデバイス（２）の制御端子に流れる電流が流されるセンス抵抗としての第１抵抗（３）とを有し、第１トランジスタ（４、７、１１、１４）の第２端子がスイッチングデバイス（２）の制御端子に接続された定電流形成回路と、基準電圧と対応する第１電圧と、第１抵抗（３）と第１トランジスタ（４、７、１１、１４）との間の第２電圧とが入力され、第１、第２電圧を近づけるように第１抵抗（３）に流れる定電流をフィードバック制御するオペアンプ（５）とを有した負荷駆動装置において、第１抵抗（３）と第１トランジスタ（４、７、１１、１４）の第１端子との間とオペアンプ（５）の出力端子との間に、これらの間の電位差が所定値以上開くことを制限する電圧制限回路（６）を備えたことを特徴としている。

このように、第１抵抗（３）と第１トランジスタ（４、７、１１、１４）の第１端子との間とオペアンプ（５）の出力端子との間に電圧制限回路（６）を備えている。この電圧制限回路（６）により第１抵抗（３）と第１トランジスタ（４、７、１１、１４）の第１端子との間とオペアンプ（５）の出力端子との間の電位差が過大とならないように、第１トランジスタ（４、７、１１、１４）を制御する。

これにより、第１抵抗（３）と第１トランジスタ（４、７、１１、１４）の第１端子との間とオペアンプ（５）の出力端子との間の電位差が第１トランジスタ（４、７、１１、１４）の耐圧を超えるほど過大になることを防止することが可能となる。したがって、第１トランジスタ（４、７、１１、１４）の信頼性を高くすることが可能となり、素子破壊などを抑制できる信頼性を有し、かつ、スイッチングデバイス（２）に供給する定電流の精度を確保することが可能な負荷駆動装置とすることができる。

請求項２に記載の発明では、オペアンプ（５）の出力端子と駆動用トランジスタ（４、７、９、１１〜１５）との間には、オペアンプ（５）よりも電流能力が大きなバッファ（８）が備えられ、オペアンプ（５）と電圧制限回路（６）との間を流れる電流量がオペアンプ（５）の電流能力によって制限されることにより、電圧制限回路（６）と駆動用トランジスタ（４、７、９、１１〜１５）との間を流れる電流量が制限されていることを特徴としている。

このように、オペアンプ（５）の出力端子と駆動用トランジスタ（４、７、９、１１〜１５）との間にバッファ（８）を備えることにより、バッファ（８）によって電流能力を上げている分、オペアンプ（５）の電流能力を低下させられ、電圧制限回路（６）とオペアンプ（５）との間に流れる消費電流を低減することができる。

例えば、請求項３に記載したように、定電流形成回路とオペアンプ（５）および電圧制限回路（６）にて、駆動用トランジスタ（４、１１、１２）をオンすることでスイッチングデバイス（２）の制御端子に電流を供給し、該スイッチングデバイス（２）をオンするオン側のドライバ回路を構成することができ、電圧制限回路（６）は、第１抵抗（３）と第１トランジスタ（４、１１）の第１端子との間にカソードが接続されたツェナーダイオード（６ａ）と、ツェナーダイオード（６ａ）のアノードにエミッタが接続されると共にコレクタがオペアンプ（５）の出力端子に接続され、かつ、ベースが駆動用トランジスタ（４、１１、１２）に接続されたＰＮＰトランジスタ（６ｂ）を有した構成とできる。

この場合、請求項４に記載したように、オペアンプ（５）の出力端子と駆動用トランジスタ（４、１１、１２）との間に、オペアンプ（５）よりも電流の引抜能力が大きなバッファ（８）を備えると良い。具体的には、バッファ（８）をＰＮＰトランジスタ（６ｂ）のコレクタとベースとの間に備え、オペアンプ（５）によるＰＮＰトランジスタ（６ｂ）のコレクタ電流の引抜量が制限されることで、バッファ（８）によるＰＮＰトランジスタ（６ｂ）のベース電流の引抜量が制限されているようにする。

すなわち、バッファ（８）によってオペアンプ（５）のインピーダンスを高くすることが可能となり、バッファ（８）によって電流の引抜能力を上げられるため、その分、オペアンプ（５）による電流の引抜能力を下げることが可能となる。これにより、オペアンプ（５）による電流の引抜能力によって電圧制限回路（６）からの電流の引抜量を制限することが可能となる。したがって、ＰＮＰトランジスタ（６ｂ）のコレクタ電流の引抜量が制限され、ＰＮＰトランジスタ（６ｂ）のベース電流の引抜量もコレクタ電流の引抜量に比例した値となることから、バッファ（８）によるＰＮＰトランジスタ（６ｂ）のベース電流の引抜量も制限される。その結果、ツェナーダイオード（６ａ）やＰＮＰトランジスタ（６ｂ）からオペアンプ（５）を通じて流れる消費電流を低減することが可能となる。

請求項５に記載の発明では、駆動トランジスタは、第１トランジスタに相当する第１ＰＮＰトランジスタ（１１）と第２ＰＮＰトランジスタ（１２）を含み、第１ＰＮＰトランジスタ（１１）と第２ＰＮＰトランジスタ（１２）とはダーリントン接続されており、電源（ＶＢ）と第１ＰＮＰトランジスタ（１１）のエミッタとの間に第１抵抗（３）が備えられていると共に、第２ＰＮＰトランジスタ（１２）のエミッタに接続されたプルアップ部（１０）が備えられ、オペアンプ（５）は、電源（ＶＢ）が発生させる電源電圧から基準電圧を差し引いた電圧を第１電圧として入力すると共に、第１トランジスタの第１端子に相当する第１ＰＮＰトランジスタ（１１）のエミッタと第１抵抗（３）との間の電圧を第２電圧として入力し、第１電圧と第２電圧とが近づくように、第２ＰＮＰトランジスタ（１２）を制御しており、電圧制限回路（６）に備えられたＰＮＰトランジスタ（６ｂ）と第２ＰＮＰトランジスタ（１２）とが同一チップに形成されていることを特徴としている。

このような構成では、第１ＰＮＰトランジスタ（１１）のベース−エミッタ間電圧がツェナーダイオード（６ａ）の降伏電圧ＶｚおよびＰＮＰトランジスタ（６ｂ）のベース−エミッタ間電圧Ｖｂｅ１から第２ＰＮＰトランジスタ（１２）のベース−エミッタ間電圧Ｖｂｅ２を差し引いた値（Ｖｚ＋Ｖｂｅ１−Ｖｂｅ２）となる。そして、ＰＮＰトランジスタ（６ｂ）と第２ＰＮＰトランジスタ（１２）を同一チップ内に形成する場合、電圧Ｖｂｅ１、Ｖｂｅ２は同等と考えられるため、第１ＰＮＰトランジスタ（１１）のベース−エミッタ間電圧は、ツェナーダイオード（６ａ）の降伏電圧Ｖｚとなり、ツェナーダイオード（６ａ）のみによって決まることになる。これにより、電圧制限回路（６）内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

また、例えば、請求項６に記載したように、定電流形成回路とオペアンプ（５）および電圧制限回路（６）にて、駆動用トランジスタ（４、１１、１２）をオンすることでスイッチングデバイス（２）の制御端子に電流を供給し、該スイッチングデバイス（２）をオンするオン側のドライバ回路を構成することができ、電圧制限回路（６）は、第１抵抗（３）と第１トランジスタ（４、１１）の第１端子との間にソースが接続されたＰｃｈＭＯＳＦＥＴ（６ｃ）と、ＰｃｈＭＯＳＦＥＴ（６ｃ）のドレインにカソードが接続されたツェナーダイオード（６ａ）とを有し、ツェナーダイオード（６ａ）のアノードがオペアンプ（５）の出力端子に接続された構成とできる。

さらに、例えば、請求項７に記載したように、電圧制限回路（６）は、第１抵抗（３）と第１トランジスタ（４、１１）の第１端子との間にソースが接続された２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）と、２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）のうちの一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）のドレインにカソードが接続されたツェナーダイオード（６ａ）とを有し、２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）が互いのゲート同士が接続されたカレントミラー接続とされていると共に、２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）のうちの他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレインがオペアンプ（５）の出力端子に接続され、かつ、ツェナーダイオード（６ａ）のアノードが駆動用トランジスタ（４、１１、１２）に接続された構成とされても良い。

この場合、請求項８に記載したように、オペアンプ（５）の出力端子と駆動用トランジスタ（４、１１、１２）との間に、オペアンプ（５）よりも電流能力が大きなバッファ（８）を備えると良い。具体的には、バッファ（８）を他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレインとツェナーダイオード（６ａ）のアノードとの間に備え、オペアンプ（５）による他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレイン電流の引抜量が制限されることで、バッファ（８）による一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）のドレイン電流の引抜量が制限されるようにする。

すなわち、バッファ（８）によってオペアンプ（５）のインピーダンスを高くすることが可能となり、バッファ（８）によって電流の引抜能力を上げられるため、その分、オペアンプ（５）による電流の引抜能力を下げることが可能となる。そして、カレントミラー接続された２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）のうちの他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレイン電流がオペアンプ（５）によって引き抜かれることになるため、オペアンプ（５）の引抜能力によって他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレイン電流が制限される。このため、カレントミラー接続された２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）のうちのもう一つのＰｃｈＭＯＳＦＥＴ（６ｃ１）の方のドレイン電流のバッファ（８）による引抜量も同様に制限される。その結果、ツェナーダイオード（６ａ）や２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）からオペアンプ（５）を通じて流れる消費電流を低減することが可能となる。

請求項９に記載の発明では、駆動トランジスタは、第１トランジスタに相当する第１ＰｃｈＭＯＳＦＥＴ（４）と第２ＰｃｈＭＯＳＦＥＴ（９）を含み、第１ＰｃｈＭＯＳＦＥＴ（４）と第２ＰｃｈＭＯＳＦＥＴ（９）とはダーリントン接続されており、電源（ＶＢ）と第１ＰｃｈＭＯＳＦＥＴ（４）のソースとの間に第１抵抗（３）が備えられていると共に、第２ＰｃｈＭＯＳＦＥＴ（９）のソースに接続されたプルアップ部（１０）が備えられ、オペアンプ（５）は、電源（ＶＢ）が発生させる電源電圧から基準電圧を差し引いた電圧を第１電圧として入力すると共に、第１トランジスタの第１端子に相当する第１ＰｃｈＭＯＳＦＥＴ（４）のソースと第１抵抗（３）との間の電圧を第２電圧として入力し、第１電圧と第２電圧とが近づくように、第２ＰｃｈＭＯＳＦＥＴ（９）を制御しており、一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）と第２ＰｃｈＭＯＳＦＥＴ（９）とが同一チップに形成されていることを特徴としている。

このような構成では、第１ＰｃｈＭＯＳＦＥＴ（４）のゲート−ソース間電圧がツェナーダイオード（６ａ）の降伏電圧Ｖｚおよび一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）の閾値Ｖｔ１から第２ＰｃｈＭＯＳＦＥＴ（９）の閾値Ｖｔ２を差し引いた値（Ｖｚ＋Ｖｔ１−Ｖｔ２）となる。そして、一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）と第２ＰｃｈＭＯＳＦＥＴ（９）を同一チップ内に形成する場合、閾値Ｖｔ１、Ｖｔ２は同等と考えられるため、第１ＰｃｈＭＯＳＦＥＴ（４）のゲート−ソース間電圧は、ツェナーダイオード（６ａ）の降伏電圧Ｖｚとなり、ツェナーダイオード（６ａ）のみによって決まることになる。これにより、電圧制限回路（６）内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

また、例えば、請求項１０に記載したように、定電流形成回路とオペアンプ（５）および電圧制限回路（６）にて、駆動用トランジスタ（７、１４、１５）をオンすることでスイッチングデバイス（２）の制御端子から電流を流し、該スイッチングデバイス（２）をオフするオフ側のドライバ回路を構成し、電圧制限回路（６）は、第１抵抗（３）と第１トランジスタ（７、１４）の第１端子との間にアノードが接続されたツェナーダイオード（６ａ）と、ツェナーダイオード（６ａ）のカソードにエミッタが接続されると共にコレクタがオペアンプ（５）の出力端子に接続され、かつ、ベースが駆動用トランジスタ（７、１４、１５）に接続されたＮＰＮトランジスタ（６ｄ）を有した構成とできる。

この場合、請求項１１に記載したように、オペアンプ（５）の出力端子と駆動用トランジスタ（７、１４、１５）との間に、オペアンプ（５）よりも電流能力が大きなバッファ（８）を備えると良い。具体的には、バッファ（８）をＮＰＮトランジスタ（６ｄ）のコレクタとベースとの間に備え、オペアンプ（５）によるＮＰＮトランジスタ（６ｄ）のコレクタ電流の供給量が制限されることで、バッファ（８）によるＮＰＮトランジスタ（６ｄ）のベース電流の供給量が制限されるようにする。

すなわち、バッファ（８）によってオペアンプ（５）のインピーダンスを高くすることが可能となる。そして、バッファ（８）によって電流の供給能力を上げられるため、その分、オペアンプ（５）による電流の供給能力を下げることが可能となる。これにより、オペアンプ（５）によって電圧制限回路（６）を通じてＧＮＤなどの所定電圧となる基準点側に流される電流の供給量を制限することが可能となる。したがって、バッファ（８）によるＮＰＮトランジスタ（６ｄ）のコレクタ電流の供給量が制限され、ＮＰＮトランジスタ（６ｄ）のベース電流の供給量もコレクタ電流の供給量に比例した値となることから、ＮＰＮトランジスタ（６ｄ）のベース電流の供給量も制限される。その結果、オペアンプ（５）からツェナーダイオード（６ａ）やＮＰＮトランジスタ（６ｄ）を通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流を低減することが可能となる。

請求項１２に記載の発明では、駆動トランジスタは、第１トランジスタに相当する第１ＮＰＮトランジスタ（１４）と第２ＮＰＮトランジスタ（１５）を含み、第１ＮＰＮトランジスタ（１４）と第２ＮＰＮトランジスタ（１５）とはダーリントン接続されており、所定電圧とされる基準点と第１ＮＰＮトランジスタ（１４）のエミッタとの間に第１抵抗（３）が備えられていると共に、第２ＮＰＮトランジスタ（１５）のエミッタに接続されたプルダウン部（１０）が備えられ、オペアンプ（５）は、基準電圧と対応する電圧を第１電圧として入力すると共に、第１トランジスタの第１端子に相当する第１ＮＰＮトランジスタ（１４）のエミッタと第１抵抗（３）との間の電圧を第２電圧として入力し、第１電圧と第２電圧とが近づくように、第２ＮＰＮトランジスタ（１５）を制御しており、電圧制限回路（６）に備えられたＮＰＮトランジスタ（６ｄ）と第２ＮＰＮトランジスタ（１５）とが同一チップに形成されていることを特徴としている。

このような構成では、第１ＮＰＮトランジスタ（１４）のベース−エミッタ間電圧がツェナーダイオード（６ａ）の降伏電圧ＶｚおよびＮＰＮトランジスタ（６ｄ）のベース−エミッタ間電圧Ｖｂｅ１から第２ＮＰＮトランジスタ（１５）のベース−エミッタ間電圧Ｖｂｅ２を差し引いた値（Ｖｚ＋Ｖｂｅ１−Ｖｂｅ２）となる。そして、ＮＰＮトランジスタ（６ｄ）と第２ＮＰＮトランジスタ（１５）を同一チップ内に形成する場合、電圧Ｖｂｅ１、Ｖｂｅ２は同等と考えられるため、第１ＮＰＮトランジスタ（１４）のベース−エミッタ間電圧は、ツェナーダイオード（６ａ）の降伏電圧Ｖｚとなり、ツェナーダイオード（６ａ）のみによって決まることになる。これにより、電圧制限回路（６）内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

また、例えば、請求項１３に記載の発明では、定電流形成回路とオペアンプ（５）および電圧制限回路（６）にて、駆動用トランジスタ（７）をオンすることでスイッチングデバイス（２）の制御端子から電流を流し、該スイッチングデバイス（２）をオフするオフ側のドライバ回路を構成し、電圧制限回路（６）は、第１抵抗（３）と第１トランジスタ（７）の第１端子との間にソースが接続されたＮｃｈＭＯＳＦＥＴ（６ｅ）と、ＮｃｈＭＯＳＦＥＴ（６ｅ）のドレインにアノードが接続されたツェナーダイオード（６ａ）とを有し、ツェナーダイオード（６ａ）のカソードが駆動用トランジスタ（７）に接続された構成とできる。

さらに、例えば、請求項１４に記載したように、電圧制限回路（６）は、第１抵抗（３）と第１トランジスタ（７、１４）の第１端子との間にソースが接続された２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）と、２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）のうちの一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）のドレインにアノードが接続されたツェナーダイオード（６ａ）とを有し、２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）が互いのゲート同士が接続されたカレントミラー接続とされていると共に、２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）のうちの他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレインがオペアンプ（５）の出力端子に接続され、かつ、ツェナーダイオード（６ａ）のカソードが駆動用トランジスタ（７、１３〜１５）に接続された構成とされても良い。

この場合、請求項１５に記載したように、オペアンプ（５）の出力端子と駆動用トランジスタ（７、１３〜１５）との間に、オペアンプ（５）よりも電流能力が大きなバッファ（８）を備えると良い。具体的には、バッファ（８）を他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレインとツェナーダイオード（６ａ）のカソードとの間に備え、オペアンプ（５）による他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレイン電流の供給量が制限されることで、バッファ（８）による一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）のドレイン電流の供給量が制限されるようにする。

すなわち、バッファ（８）によってオペアンプ（５）のインピーダンスを高くすることが可能となり、バッファ（８）によって電流の供給能力を上げられるため、その分、オペアンプ（５）による電流の供給能力を下げることが可能となる。そして、カレントミラー接続された２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）のうちの他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレイン電流がオペアンプ（５）から供給されることになるため、オペアンプ（５）の電流の供給能力によって他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレイン電流の供給量が制限される。このため、カレントミラー接続された２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）のうちのもう一つのＮｃｈＭＯＳＦＥＴ（６ｅ１）の方のドレイン電流の供給量も同様に制限される。その結果、オペアンプ（５）からＮｃｈＭＯＳＦＥＴ（６ｅ２）を通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流や、バッファ（８）からツェナーダイオード（６ａ）やＮｃｈＭＯＳＦＥＴ（６ｅ１）を通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流を低減することが可能となる。

請求項１６に記載の発明では、駆動トランジスタは、第１トランジスタに相当する第１ＮｃｈＭＯＳＦＥＴ（７）と第２ＮｃｈＭＯＳＦＥＴ（１３）を含み、第１ＮｃｈＭＯＳＦＥＴ（７）と第２ＮｃｈＭＯＳＦＥＴ（１３）とはダーリントン接続されており、所定電圧とされる基準点と第１ＮｃｈＭＯＳＦＥＴ（７）のソースとの間に第１抵抗（３）が備えられていると共に、第２ＮｃｈＭＯＳＦＥＴ（１３）のソースに接続されたプルダウン部（１０）が備えられ、オペアンプ（５）は、基準電圧と対応する電圧を第１電圧として入力すると共に、第１トランジスタの第１端子に相当する第１ＮｃｈＭＯＳＦＥＴ（４）のソースと第１抵抗（３）との間の電圧を第２電圧として入力し、第１電圧と第２電圧とが近づくように、第２ＮｃｈＭＯＳＦＥＴ（１３）を制御しており、一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）と第２ＮｃｈＭＯＳＦＥＴ（１３）とが同一チップに形成されていることを特徴としている。

このような構成では、第１ＮｃｈＭＯＳＦＥＴ（７）のゲート−ソース間電圧がツェナーダイオード（６ａ）の降伏電圧Ｖｚおよび一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）の閾値Ｖｔ１から第２ＮｃｈＭＯＳＦＥＴ（１３）の閾値Ｖｔ２を差し引いた値（Ｖｚ＋Ｖｔ１−Ｖｔ２）となる。そして、一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）と第２ＮｃｈＭＯＳＦＥＴ（１３）を同一チップ内に形成する場合、閾値Ｖｔ１、Ｖｔ２は同等と考えられるため、第１ＮｃｈＭＯＳＦＥＴ（７）のゲート−ソース間電圧は、ツェナーダイオード（６ａ）の降伏電圧Ｖｚとなり、ツェナーダイオード（６ａ）のみによって決まることになる。これにより、電圧制限回路（６）内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる負荷駆動装置の回路図である。 本発明の第２実施形態にかかる負荷駆動装置の回路図である。 本発明の第３実施形態にかかる負荷駆動装置の回路図である。 本発明の第４実施形態にかかる負荷駆動装置の回路図である。 本発明の第５実施形態にかかる負荷駆動装置の回路図である。 本発明の第６実施形態にかかる負荷駆動装置の回路図である。 本発明の第７実施形態にかかる負荷駆動装置の回路図である。 本発明の第８実施形態にかかる負荷駆動装置の回路図である。 本発明の第９実施形態にかかる負荷駆動装置の回路図である。 本発明の第１０実施形態にかかる負荷駆動装置の回路図である。 本発明の第１１実施形態にかかる負荷駆動装置の回路図である。 本発明の第１２実施形態にかかる負荷駆動装置の回路図である。 本発明の第１３実施形態にかかる負荷駆動装置の回路図である。 本発明の第１４実施形態にかかる負荷駆動装置の回路図である。 本発明の第１５実施形態にかかる負荷駆動装置の回路図である。 本発明の第１６実施形態にかかる負荷駆動装置の回路図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態にかかる負荷駆動装置の回路構成を示した図である。この図を参照して、本実施形態の負荷駆動装置について説明する。

図１に示す負荷駆動装置は、負荷１に接続されたスイッチングデバイス２と、スイッチングデバイス２をオンすることにより負荷１への電力供給を行うオン側のドライバ回路を有するものである。オン側のドライバ回路は、第１抵抗３および駆動用トランジスタとしての第１ＰｃｈＭＯＳＦＥＴ４を有する定電流形成回路とオペアンプ５および電圧制限回路６を有した構成とされている。

負荷１は、電力供給のオンオフによって駆動される装置であればどのようなものであってもよく、例えばスイッチングデバイス２を複数個備えることでインバータを構成すれば、三相モータなどとすることもできる。

スイッチングデバイス２は、ＩＧＢＴやパワーＭＯＳＦＥＴなどの半導体スイッチング素子によって構成され、本実施形態ではスイッチングデバイス２をＩＧＢＴで構成している場合について図示してある。このスイッチングデバイス２は、定電流形成回路から供給される定電流に基づいて駆動される。

定電流形成回路は、第１抵抗３および駆動用トランジスタとしての第１ＰｃｈＭＯＳＦＥＴ４を備えた構成とされ、スイッチングデバイス２に流れる定電流を制御することでスイッチングデバイス２を制御し、負荷１への電力供給を制御する。また、本実施形態では、オン側のドライバ回路に備えられる定電流形成回路であるため、定電流形成回路により、スイッチングデバイス２に対して定電流を駆動電流として供給することでスイッチングデバイス２をオンし、負荷１への電力供給をオンしている。

第１抵抗３は、電源ＶＢと第１ＰｃｈＭＯＳＦＥＴ４のソースとの間に接続され、定電流を生成する際のセンス抵抗として用いられる。本実施形態の場合、この第１抵抗３には、スイッチングデバイス２を駆動するための駆動電流に相当するゲート電流と等しい電流が流れる。

第１ＰｃｈＭＯＳＦＥＴ４は、ゲートがオペアンプ５の出力端子に接続され、ソースが第１抵抗３に接続され、ドレインがスイッチングデバイス２のゲートに接続されている。本実施形態では、駆動用トランジスタが第１ＰｃｈＭＯＳＦＥＴ４のみで構成されていることから、この第１ＰｃｈＭＯＳＦＥＴ４が駆動トランジスタの第１トランジスタに相当している。

オペアンプ５は、定電流形成回路からのスイッチングデバイス２への電流供給を制御するもので、外部からの制御信号に基づいて駆動される。このオペアンプ５は、基準電圧ＲＥＦに基づいて第１抵抗３に流れる定電流をフィードバック制御することで、スイッチングデバイス２を構成するＩＧＢＴのゲートに流す定電流の大きさを調整する役割を果たす。オペアンプ５を駆動する際に用いられる制御信号は、負荷１を駆動する際に入力され、この制御信号が入力されるとオペアンプ５が定電流形成回路を介してスイッチングデバイス２をオンさせ、負荷１を駆動する。

具体的には、オペアンプ５の反転入力端子（−）は第１抵抗３と第１ＰｃｈＭＯＳＦＥＴ４のソースとの間に接続されている。これにより、オペアンプ５の反転入力端子（−）には第１抵抗３の負極側の電圧が印加される。この電圧は、電源ＶＢが発生する電源電圧から第１抵抗３の電圧降下分が差し引かれた電圧に相当する。また、オペアンプ５の非反転入力端子（＋）には基準電圧ＲＥＦが印加されている。このため、オペアンプ５では、非反転入力端子（＋）に入力される電圧を第１電圧とし、反転入力端子（−）に入力される電圧を第２電圧として、これら第１電圧と第２電圧とが近づくように、出力端子から第１ＰｃｈＭＯＳＦＥＴ４のゲートへの供給電流を制御し、第１抵抗３に流れる定電流をフィードバック制御することができる。

このような構成により、定電流形成回路を有する負荷駆動装置の基本的な回路構成が構成されている。このような構成の負荷駆動装置では、制御信号が入力されると、オペアンプ５の出力に基づいて駆動トランジスタ、本実施形態の場合には第１ＰｃｈＭＯＳＦＥＴ４が駆動され、スイッチングデバイス２が駆動される。すなわち、第１ＰｃｈＭＯＳＦＥＴ４がオンさせられることで、第１抵抗３を通じて第１ＰｃｈＭＯＳＦＥＴ４のドレイン−ソース間に電流が流れる。そして、これが定電流となって、スイッチングデバイス２を構成するＩＧＢＴのゲートに供給される。

このようにして、ＩＧＢＴのゲートに定電流が供給され、ＩＧＢＴがオンさせられていくことになる。このとき、定電流の供給に基づいてＩＧＢＴのゲート電圧が上昇していくと、これに伴って第１ＰｃｈＭＯＳＦＥＴ４のドレイン電圧が上昇させられることとなり、第１ＰｃｈＭＯＳＦＥＴ４のドレイン−ソース間電圧が低下してしまう。このため、定電流が低下し始めようとするため、フィードバック制御によってオペアンプ５が第１ＰｃｈＭＯＳＦＥＴ４のドレイン−ソース間の電位差を広げて定電流の低下を抑制しようと第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧を低下させる。これにより、定電流が低下することを抑制できる。

しかしながら、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧の低下に伴って第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電位差が大きくなるが、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の耐圧を考慮すると、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電位差が大きくなり過ぎるのは好ましくない。

このため、本実施形態では、第１抵抗３と第１ＰｃｈＭＯＳＦＥＴ４のソースとの間とオペアンプ５の出力端子との間、つまり第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間（図中のＡ、Ｂ間）に電圧制限回路６を備えている。この電圧制限回路６により第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電位差が過大とならないように、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧を制御する。例えば、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧をクランプ電圧にてクランプすることにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電圧が予め設定しておいた所定値で制限されるようにする。

これにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電位差が所定値以上開くほど第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧が低下しないようにすることが可能となり、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の耐圧を超える電位差が発生することを防止することが可能となる。したがって、第１ＰｃｈＭＯＳＦＥＴ４の信頼性を高くすることが可能となり、素子破壊などを抑制できる信頼性を有し、かつ、スイッチングデバイス２に供給する定電流の精度を確保することが可能な負荷駆動装置とすることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態の電圧制限回路６の具体的な回路構成を示したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図２は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａとＰＮＰトランジスタ６ｂにて構成している。ツェナーダイオード６ａとＰＮＰトランジスタ６ｂは直列接続してある。具体的には、ツェナーダイオード６ａのカソード側が第１抵抗３と第１ＰｃｈＭＯＳＦＥＴ４のソースとの間に接続されていると共に、ツェナーダイオード６ａのアノード側がＰＮＰトランジスタ６ｂのエミッタに接続されている。また、ＰＮＰトランジスタ６ｂのコレクタがオペアンプ５の出力端子に接続されていると共に、ＰＮＰトランジスタ６ｂのベースが第１ＰｃｈＭＯＳＦＥＴ４のゲートに接続された構造とされている。

このような構成の負荷駆動装置では、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧が低下しようとしたときに、ツェナーダイオード６ａの降伏電圧とＰＮＰトランジスタ６ｂのベース−エミッタ間電圧Ｖｂｅを足した電圧（Ｖｚ＋Ｖｂｅ）によって、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧をクランプすることができる。これにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧が所定の電位差以上開くまで低下しないようにすることが可能となり、第１実施形態で説明した効果を得ることが可能となる。

なお、ここではツェナーダイオード６ａとＰＮＰトランジスタ６ｂとによって電圧制限回路６にて構成する場合について説明したが、ツェナーダイオード６ａのみによって構成しても良い。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態の電圧制限回路６の具体的な回路構成を示したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図３は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａとＰｃｈＭＯＳＦＥＴ６ｃにて構成している。ツェナーダイオード６ａとＰｃｈＭＯＳＦＥＴ６ｃは直列接続してある。具体的には、ツェナーダイオード６ａのカソード側がＰｃｈＭＯＳＦＥＴ６ｃのゲートおよびドレインに接続されていると共に、ツェナーダイオード６ａのアノード側が第１ＰｃｈＭＯＳＦＥＴ４のゲートに接続されている。また、ＰｃｈＭＯＳＦＥＴ６ｃのソースが第１ＰｃｈＭＯＳＦＥＴ４のソースと第１抵抗３との間に接続された構造とされている。

このような構成の負荷駆動装置でも、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧が低下しようとしたときに、ツェナーダイオード６ａの降伏電圧ＶｚとＰｃｈＭＯＳＦＥＴ６ｃの閾値Ｖｔを足した電圧（Ｖｚ＋Ｖｔ）によって、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧をクランプすることができる。これにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧が所定の電位差以上開くまで低下しないようにすることが可能となり、第１実施形態で説明した効果を得ることが可能となる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス２をオフする際に用いるオフ側のドライバ回路を備える場合において、第１実施形態と同様の構造を適用した場合の具体的な回路構成を示したものである。本実施形態の負荷駆動装置は、基本的には第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

上記第１実施形態では、負荷駆動装置として、スイッチングデバイス２をオンさせる際に用いられるオン側のドライバ回路を有するものを例に挙げて説明したが、本実施形態のように、スイッチングデバイス２をオフさせる際に用いられるオフ側のドライバ回路を有するものについても、上記と同様の構成を採用することができる。

図４は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、本実施形態の負荷駆動装置は、スイッチングデバイス２に加えて、スイッチングデバイス２をオフさせる際に用いられるオフ側のドライバ回路を有した構成とされている。

オフ側のドライバ回路は、基本的には第１実施形態で説明したオン側のドライバ回路と同様の構成とされているが、スイッチングデバイス２を構成するＩＧＢＴのゲートとＧＮＤなどの所定電圧となる基準点との間に、第１抵抗３と駆動用トランジスタとしての第１ＮｃｈＭＯＳＦＥＴ７を備えた定電流形成回路が配置される。そして、第１抵抗３と第１ＮｃｈＭＯＳＦＥＴ７のソースとの間とオペアンプ５の出力端子との間、つまり第１ＮｃｈＭＯＳＦＥＴ７のゲート−ソース間に電圧制限回路６が備えられた構造とされる。

このようなオフ側のドライバ回路では、基準電圧を第１電圧とし、第１ＮｃｈＭＯＳＦＥＴ７と第１抵抗３との間の電圧、つまり第１抵抗３での電圧降下分に相当する電圧を第２電圧として、定電流をフィードバック制御することができる。このように、オフ側のドライバ回路を備えた負荷駆動装置についても、第１実施形態と同様の構造を採用することができ、第１実施形態と同様の効果を得ることができる。なお、本実施形態では、駆動用トランジスタが第１ＮｃｈＭＯＳＦＥＴ７のみで構成されていることから、この第１ＮｃｈＭＯＳＦＥＴ７が駆動トランジスタの第１トランジスタに相当している。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態の電圧制限回路６の具体的な回路構成を示したものであり、その他に関しては第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。

図５は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａとＮＰＮトランジスタ６ｄにて構成している。ツェナーダイオード６ａとＮＰＮトランジスタ６ｄは直列接続してある。具体的には、ツェナーダイオード６ａのカソード側がＮＰＮトランジスタ６ｄのエミッタに接続されていると共に、ツェナーダイオード６ａのアノード側が第１ＰｃｈＭＯＳＦＥＴ４のソースと第１抵抗３との間に接続されている。また、ＮＰＮトランジスタ６ｄのゲートおよびコレクタが第１ＰｃｈＭＯＳＦＥＴ４のゲートに接続された構造とされている。

このような構成の負荷駆動装置では、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧が増加しようとしたときに、ツェナーダイオード６ａの降伏電圧ＶｚとＮＰＮトランジスタ６ｄのベース−エミッタ間電圧Ｖｂｅを足した電圧（Ｖｚ＋Ｖｂｅ）によって、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧をクランプすることができる。これにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧が所定の電位差以上開くまで増加しないようにすることが可能となり、第３実施形態で説明した効果を得ることが可能となる。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態も、第４実施形態の電圧制限回路６の具体的な回路構成を示したものであり、その他に関しては第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。

図６は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａとＮｃｈＭＯＳＦＥＴ６ｅにて構成している。ツェナーダイオード６ａとＮｃｈＭＯＳＦＥＴ６ｅは直列接続してある。具体的には、ツェナーダイオード６ａのカソード側が第１ＮｃｈＭＯＳＦＥＴ７のゲートに接続されていると共に、ツェナーダイオード６ａのアノード側がＮｃｈＭＯＳＦＥＴ６ｅのゲートおよびドレインに接続されている。また、ＮｃｈＭＯＳＦＥＴ６ｅのソースが第１ＮｃｈＭＯＳＦＥＴ７のソースと第１抵抗３との間に接続された構造とされている。

このような構成の負荷駆動装置でも、第１ＮｃｈＭＯＳＦＥＴ７のゲート電圧が増加しようとしたときに、ツェナーダイオード６ａの降伏電圧ＶｚとＮｃｈＭＯＳＦＥＴ６ｅの閾値Ｖｔを足した電圧（Ｖｚ＋Ｖｔ）によって、第１ＮｃｈＭＯＳＦＥＴ７のゲート−ソース間電圧をクランプすることができる。これにより、第１ＮｃｈＭＯＳＦＥＴ７のゲート−ソース間電圧が所定の電位差以上開くまで増加しないようにすることが可能となり、第１実施形態で説明した効果を得ることが可能となる。

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の負荷駆動装置は、第１実施形態に対して、消費電流の低減を図ったものであり、基本的には第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７は、本実施形態にかかる負荷駆動装置の回路構成を示した図である。この図に示すように、本実施形態では、オペアンプ５の出力端子と駆動用トランジスタとなる第１ＰｃｈＭＯＳＦＥＴ４のゲートとの間にバッファ８を備え、このバッファ８によって消費電流の増加を抑制している。

具体的には、第１実施形態で示した電圧制限回路６は、例えば上記第２、第３実施形態で示したようなツェナーダイオード６ａを含んだ構造とすることができるが、このような構成の場合、ツェナーダイオード６ａ等で構成される電圧制限回路６を通じてオペアンプ５側に流れる電流が大きくなり、その結果、消費電流を増加させることになる。より詳しくは、図示していないが、電圧制限回路６からオペアンプ５側に引き抜かれた電流がオペアンプ５の内部のＧＮＤ等を通じて流され、これが消費電流となる。

このため、本実施形態のように、バッファ８をオペアンプ５の出力端子と第１ＰｃｈＭＯＳＦＥＴ４のゲートとの間に備えることで、オペアンプ５のインピーダンスを高くすることが可能となる。これにより、第１ＰｃｈＭＯＳＦＥＴ４の駆動の際に、オペアンプ５が電流を引き込んで第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧を低下させるとき、オペアンプ５に電流が引き込まれ過ぎないようにすることが可能となる。

すなわち、バッファ８によって電流能力（引抜能力）を上げており、これによって第１ＰｃｈＭＯＳＦＥＴ４のゲートから電流を引き抜くことが可能となっているが、バッファ８によって電流の引抜能力を上げている分、オペアンプ５の電流能力（引抜能力）を下げることが可能となる。そして、オペアンプ５による電流の引抜能力によって電圧制限回路６からの電流の引抜量を制限することが可能となることから、電圧制限回路６からオペアンプ５を通じて流れる消費電流を低減することが可能となる。

このように、オペアンプ５の出力端子と第１ＰｃｈＭＯＳＦＥＴ４のゲートとの間にバッファ８を備えることにより、バッファ８によって電流の引抜能力を上げている分、オペアンプ５による電流の引抜能力を低下させられ、電圧制限回路６からオペアンプ５を通じて流れる消費電流を低減することができる。

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第７実施形態の電圧制限回路６の具体的な回路構成を示したものであり、第２実施形態の構成について、バッファ８を備えたものに相当している。このため、ここでは第２実施形態と異なる部分についてのみ説明する。

図８は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａとＰＮＰトランジスタ６ｂにて構成し、ＰＮＰトランジスタ６ｂのベース−コレクタ間にバッファ８を備えた構造としている。

このような構造では、バッファ８によってオペアンプ５のインピーダンスを高くすることが可能となる。そして、バッファ８によって電流の引抜能力を上げられるため、その分、オペアンプ５による電流の引抜能力を下げることが可能となる。これにより、オペアンプ５による電流の引抜能力によって電圧制限回路６からの電流の引抜量を制限することが可能となる。したがって、ＰＮＰトランジスタ６ｂのコレクタ電流の引抜量が制限され、ＰＮＰトランジスタ６ｂのベース電流の引抜量もコレクタ電流の引抜量に比例した値となることから、バッファ８によるＰＮＰトランジスタ６ｂのベース電流の引抜量も制限される。その結果、ツェナーダイオード６ａやＰＮＰトランジスタ６ｂからオペアンプ５を通じて流れる消費電流を低減することが可能となる。

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態も、第７実施形態の電圧制限回路６の具体的な回路構成を示したものであり、第３実施形態の構成について、バッファ８を備えたものに相当している。このため、ここでは第３実施形態と異なる部分についてのみ説明する。

図９は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａと２つのＰｃｈＭＯＳＦＥＴ６ｃ１、６ｃ２にて構成している。２つのＰｃｈＭＯＳＦＥＴ６ｃ１、６ｃ２のゲート同士を互いに接続することでカレントミラー接続し、一方のＰｃｈＭＯＳＦＥＴ６ｃ１のドレインをツェナーダイオード６ａを接続すると共に、他方のＰｃｈＭＯＳＦＥＴ６ｃ２のドレインをオペアンプ５の出力端子に接続している。そして、ＰｃｈＭＯＳＦＥＴ６ｃ２のドレインとツェナーダイオード６ａの間において、バッファ８を備えた構造としている。

このような構成の負荷駆動装置でも、バッファ８によってオペアンプ５のインピーダンスを高くすることが可能となり、バッファ８によって電流の引抜能力を上げられるため、その分、オペアンプ５による電流の引抜能力を下げることが可能となる。そして、ツェナーダイオード６ａによって第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧の電位差をクランプする際に、カレントミラー接続された２つのＰｃｈＭＯＳＦＥＴ６ｃ１、６ｃ２を通じてツェナーダイオード６ａに電流が流れるようにしている。このとき、カレントミラー接続された２つのＰｃｈＭＯＳＦＥＴ６ｃ１、６ｃ２のうちのＰｃｈＭＯＳＦＥＴ６ｃ２のドレイン電流がオペアンプ５によって引き抜かれることになるため、オペアンプ５の引抜能力によってＰｃｈＭＯＳＦＥＴ６ｃ２のドレイン電流が制限される。このため、カレントミラー接続された２つのＰｃｈＭＯＳＦＥＴ６ｃ１、６ｃ２のうちのもう一つのＰｃｈＭＯＳＦＥＴ６ｃ１の方のドレイン電流のバッファ８による引抜量も同様に制限される。その結果、ツェナーダイオード６ａや２つのＰｃｈＭＯＳＦＥＴ６ｃ１、６ｃ２からオペアンプ５を通じて流れる消費電流を低減することが可能となる。

（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス２をオフする際に用いるオフ側のドライバ回路を備える場合において、第７実施形態と同様の構造を適用したものである。本実施形態の負荷駆動装置は、基本的には第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。

図１０は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、本実施形態でも、オペアンプ５の出力端子と駆動用トランジスタとなる第１ＮｃｈＭＯＳＦＥＴ７のゲートとの間にバッファ８を備え、このバッファ８によって消費電流の増加を抑制している。

具体的には、第４実施形態で示した電圧制限回路６は、例えば上記第５、第６実施形態で示したようなツェナーダイオード６ａを含んだ構造とすることができるが、このような構成の場合、オペアンプ５からツェナーダイオード６ａ等で構成される電圧制限回路６を通じてＧＮＤなどの所定電圧となる基準点側に流れる電流が大きくなり、その結果、消費電流を増加させることになる。

このため、本実施形態のように、バッファ８をオペアンプ５の出力端子と第１ＮｃｈＭＯＳＦＥＴ７のゲートとの間に備えることで、オペアンプ５のインピーダンスを高くすることが可能となる。これにより、第１ＮｃｈＭＯＳＦＥＴ７の駆動の際に、オペアンプ５から電流が供給されて第１ＮｃｈＭＯＳＦＥＴ４のゲート電圧を増加させるとき、オペアンプ５から電流が供給され過ぎないようにすることが可能となる。

すなわち、バッファ８によって電流能力（供給能力）を上げており、これによって第１ＮｃｈＭＯＳＦＥＴ７のゲートへの電流供給を行うことが可能となっているが、バッファ８によって電流の供給能力を上げている分、オペアンプ５による電流能力（供給能力）を下げることが可能となる。そして、オペアンプ５による電流の供給能力によって電圧制限回路６に流れる電流量を制限することが可能となることから、オペアンプ５から電圧制限回路６を通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流を低減することが可能となる。

このように、オペアンプ５の出力端子と第１ＮｃｈＭＯＳＦＥＴ７のゲートとの間にバッファ８を備えることにより、バッファ８によって電流の供給能力を上げている分、オペアンプ５による電流の供給能力を低下させられ、オペアンプ５から電圧制限回路６を通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流を低減することができる。

（第１１実施形態）
本発明の第１１実施形態について説明する。本実施形態は、第１０実施形態の電圧制限回路６の具体的な回路構成を示したものであり、第５実施形態の構成について、バッファ８を備えたものに相当している。このため、ここでは第５実施形態と異なる部分についてのみ説明する。

図１１は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａとＮＰＮトランジスタ６ｄにて構成し、ＰＮＰトランジスタ６ｄのベース−コレクタ間にバッファ８を備えた構造としている。

このような構造では、バッファ８によってオペアンプ５のインピーダンスを高くすることが可能となる。そして、バッファ８によって電流の供給能力を上げられるため、その分、オペアンプ５による電流の供給能力を下げることが可能となる。これにより、オペアンプ５によって電圧制限回路６を通じてＧＮＤなどの所定電圧となる基準点側に流される電流の供給量を制限することが可能となる。したがって、バッファ８によるＮＰＮトランジスタ６ｄのコレクタ電流の供給量が制限され、ＮＰＮトランジスタ６ｄのベース電流の供給量もコレクタ電流の供給量に比例した値となることから、ＮＰＮトランジスタ６ｄのベース電流の供給量も制限される。その結果、オペアンプ５からツェナーダイオード６ａやＮＰＮトランジスタ６ｄを通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流を低減することが可能となる。

（第１２実施形態）
本発明の第１２実施形態について説明する。本実施形態も、第１０実施形態の電圧制限回路６の具体的な回路構成を示したものであり、第６実施形態の構成について、バッファ８を備えたものに相当している。このため、ここでは第６実施形態と異なる部分についてのみ説明する。

図１２は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態では、電圧制限回路６をツェナーダイオード６ａと２つのＮｃｈＭＯＳＦＥＴ６ｅ１、６ｅ２にて構成している。２つのＮｃｈＭＯＳＦＥＴ６ｅ１、６ｅ２のゲート同士を互いに接続することでカレントミラー接続し、一方のＮｃｈＭＯＳＦＥＴ６ｅ１のドレインをツェナーダイオード６ａを接続すると共に、他方のＮｃｈＭＯＳＦＥＴ６ｅ２のドレインをオペアンプ５の出力端子に接続している。そして、ＮｃｈＭＯＳＦＥＴ６ｅ２のドレインとツェナーダイオード６ａの間において、バッファ８を備えた構造としている。

このような構成の負荷駆動装置でも、バッファ８によってオペアンプ５のインピーダンスを高くすることが可能となり、バッファ８によって電流の供給能力を上げられるため、その分、オペアンプ５による電流の供給能力を下げることが可能となる。そして、ツェナーダイオード６ａによって第１ＮｃｈＭＯＳＦＥＴ７のゲート−ソース間電圧の電位差をクランプする際に、カレントミラー接続された２つのＮｃｈＭＯＳＦＥＴ６ｅ１、６ｅ２を通じてツェナーダイオード６ａに電流が流れるようにしている。このとき、カレントミラー接続された２つのＮｃｈＭＯＳＦＥＴ６ｅ１、６ｅ２のうちのＮｃｈＭＯＳＦＥＴ６ｅ２のドレイン電流がオペアンプ５から供給されることになるため、オペアンプ５の電流の供給能力によってＮｃｈＭＯＳＦＥＴ６ｅ２のドレイン電流の供給量が制限される。このため、カレントミラー接続された２つのＮｃｈＭＯＳＦＥＴ６ｅ１、６ｅ２のうちのもう一つのＮｃｈＭＯＳＦＥＴ６ｅ１の方のドレイン電流の供給量も同様に制限される。その結果、オペアンプ５からＮｃｈＭＯＳＦＥＴ６ｅ２を通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流や、バッファ８からツェナーダイオード６ａやＮｃｈＭＯＳＦＥＴ６ｅ１を通じてＧＮＤなどの所定電圧となる基準点側に流れる消費電流を低減することが可能となる。

（第１３実施形態）
本発明の第１３実施形態について説明する。本実施形態では、駆動用トランジスタをダーリントン接続した構成とし、かつ、電圧制限回路６内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できるようにする。なお、本実施形態の負荷駆動装置の基本構成については、第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。

図１３は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態の負荷駆動装置では、駆動トランジスタとして第１ＰｃｈＭＯＳＦＥＴ４に加えて第２ＰｃｈＭＯＳＦＥＴ９を備えるようにし、第２ＰｃｈＭＯＳＦＥＴ９のソースが第１ＰｃｈＭＯＳＦＥＴ４のゲートに接続される構造としている。また、第２ＰｃｈＭＯＳＦＥＴ９のソースに接続されるにょうに、具体的には第１ＰｃｈＭＯＳＦＥＴ４のゲートおよび第２ＰｃｈＭＯＳＦＥＴ９のソースと電源ＶＢとの間に接続されるように、第２抵抗１０が備えられている。この第２抵抗１０は、プルアップ部を構成するものであるが、抵抗に限らず、定電流源などで構成されていても良い。

そして、このようにダーリントン接続した第１、第２ＰｃｈＭＯＳＦＥＴ４、９のうちオペアンプ５側の第２ＰｃｈＭＯＳＦＥＴ９のゲートとスイッチングデバイス２側の第１ＰｃｈＭＯＳＦＥＴ４のソースとの間に、ツェナーダイオード６ａおよび２つのＰｃｈＭＯＳＦＥＴ６ｃ１、６ｃ２にて構成された電圧制限回路６を配置している。

このような構成の負荷駆動装置では、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧がツェナーダイオード６ａの降伏電圧ＶｚおよびＰｃｈＭＯＳＦＥＴ６ｃ１の閾値Ｖｔ１から第２ＰｃｈＭＯＳＦＥＴ９の閾値Ｖｔ２を差し引いた値（Ｖｚ＋Ｖｔ１−Ｖｔ２）となる。そして、ＰｃｈＭＯＳＦＥＴ６ｃ１と第２ＰｃｈＭＯＳＦＥＴ９を同一チップ内に形成する場合、閾値Ｖｔ１、Ｖｔ２は同等と考えられるため、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧は、ツェナーダイオード６ａの降伏電圧Ｖｚとなり、ツェナーダイオード６ａのみによって決まることになる。

したがって、電圧制限回路６内に備えられるＰｃｈＭＯＳＦＥＴ６ｃ１の温度特性に関わらず、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間電圧がツェナーダイオード６ａの降伏電圧Ｖｚのみによって決まるようにできる。これにより、電圧制限回路６内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

（第１４実施形態）
本発明の第１４実施形態について説明する。本実施形態も、駆動用トランジスタをダーリントン接続した構成とし、かつ、電圧制限回路６内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できるようにする。なお、本実施形態の負荷駆動装置は、基本的には第１３実施形態のＰｃｈＭＯＳＦＥＴをＰＮＰトランジスタに置き換えたものであるため、第１３実施形態と異なる部分についてのみ説明する。

図１４は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態の負荷駆動装置では、駆動トランジスタとして第１ＰＮＰトランジスタ１１に加えて第２ＰＮＰトランジスタ１２を備えるようにし、第２ＰＮＰトランジスタ１２のエミッタが第１ＰＮＰトランジスタ１１のベースに接続される構造としている。また、第２ＰＮＰトランジスタ１２のエミッタに接続されるように、具体的には第１ＰＮＰトランジスタ１１のベースおよび第２ＰＮＰトランジスタ１２のエミッタと電源ＶＢとの間に接続されるように、第２抵抗１０が備えられている。この第２抵抗１０は、プルアップ部を構成するものであるが、抵抗に限らず、定電流源などで構成されていても良い。

そして、このようにダーリントン接続した第１、第２ＰＮＰトランジスタ１１、１２のうちオペアンプ５側の第２ＰＮＰトランジスタ１２のベースとスイッチングデバイス２側の第１ＰＮＰトランジスタ１１のエミッタとの間に、ツェナーダイオード６ａおよびＰＮＰトランジスタ６ｂにて構成された電圧制限回路６を配置している。

このような構成の負荷駆動装置では、第１ＰＮＰトランジスタ１１のベース−エミッタ間電圧がツェナーダイオード６ａの降伏電圧ＶｚおよびＰＮＰトランジスタ６ｂのベース−エミッタ間電圧Ｖｂｅ１から第２ＰＮＰトランジスタ１２のベース−エミッタ間電圧Ｖｂｅ２を差し引いた値（Ｖｚ＋Ｖｂｅ１−Ｖｂｅ２）となる。そして、ＰＮＰトランジスタ６ｂと第２ＰＮＰトランジスタ１２を同一チップ内に形成する場合、電圧Ｖｂｅ１、Ｖｂｅ２は同等と考えられるため、第１ＰＮＰトランジスタ１１のベース−エミッタ間電圧は、ツェナーダイオード６ａの降伏電圧Ｖｚとなり、ツェナーダイオード６ａのみによって決まることになる。

したがって、電圧制限回路６内に備えられるＰＮＰトランジスタ６ｂの温度特性に関わらず、第１ＰＮＰトランジスタ１１のベース−エミッタ間電圧がツェナーダイオード６ａの降伏電圧Ｖｚのみによって決まるようにできる。これにより、電圧制限回路６内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

（第１５実施形態）
本発明の第１５実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス２をオフする際に用いるオフ側のドライバ回路を備える場合において、第１３実施形態と同様の構造を適用したものである。本実施形態の負荷駆動装置は、基本的には第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。

図１５は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態の負荷駆動装置では、駆動トランジスタとして第１ＮｃｈＭＯＳＦＥＴ７に加えて第２ＮｃｈＭＯＳＦＥＴ１３を備えるようにし、第２ＮｃｈＭＯＳＦＥＴ１３のソースが第１ＮｃｈＭＯＳＦＥＴ７のゲートに接続される構造としている。また、第２ＮｃｈＭＯＳＦＥＴ１３のソースに接続されるように、具体的には第１ＮｃｈＭＯＳＦＥＴ７のゲートおよび第２ＮｃｈＭＯＳＦＥＴ１３のソースとＧＮＤなどの所定電圧となる基準点との間に接続されるように、第２抵抗１０が備えられている。この第２抵抗１０は、プルダウン部を構成するものであるが、抵抗に限らず、定電流源などで構成されていても良い。

そして、このようにダーリントン接続した第１、第２ＮｃｈＭＯＳＦＥＴ７、１３のうちオペアンプ５側の第２ＮｃｈＭＯＳＦＥＴ１３のゲートとスイッチングデバイス２側の第１ＮｃｈＭＯＳＦＥＴ７のソースとの間に、ツェナーダイオード６ａおよび２つのＮｃｈＭＯＳＦＥＴ６ｅ１、６ｅ２にて構成された電圧制限回路６を配置している。

このような構成の負荷駆動装置では、第１ＮｃｈＭＯＳＦＥＴ７のゲート−ソース間電圧がツェナーダイオード６ａの降伏電圧ＶｚおよびＮｃｈＭＯＳＦＥＴ６ｅ１の閾値Ｖｔ１から第２ＮｃｈＭＯＳＦＥＴ１３の閾値Ｖｔ２を差し引いた値（Ｖｚ＋Ｖｔ１−Ｖｔ２）となる。そして、ＮｃｈＭＯＳＦＥＴ６ｅ１と第２ＮｃｈＭＯＳＦＥＴ１３を同一チップ内に形成する場合、閾値Ｖｔ１、Ｖｔ２は同等と考えられるため、第１ＮｃｈＭＯＳＦＥＴ７のゲート−ソース間電圧は、ツェナーダイオード６ａの降伏電圧Ｖｚとなり、ツェナーダイオード６ａのみによって決まることになる。

したがって、電圧制限回路６内に備えられるＮｃｈＭＯＳＦＥＴ６ｅ１の温度特性に関わらず、第１ＮｃｈＭＯＳＦＥＴ７のゲート−ソース間電圧がツェナーダイオード６ａの降伏電圧Ｖｚのみによって決まるようにできる。これにより、電圧制限回路６内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

（第１６実施形態）
本発明の第１６実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス２をオフする際に用いるオフ側のドライバ回路を備える場合において、第１４実施形態と同様の構造を適用したものである。なお、本実施形態の負荷駆動装置は、基本的には第１５実施形態のＮｃｈＭＯＳＦＥＴをＮＰＮトランジスタに置き換えたものであるため、第１５実施形態と異なる部分についてのみ説明する。

図１６は、本実施形態にかかる負荷駆動装置の回路図である。この図に示されるように、本実施形態の負荷駆動装置では、駆動トランジスタとして第１ＮＰＮトランジスタ１４に加えて第２ＮＰＮトランジスタ１５を備えるようにし、第２ＮＰＮトランジスタ１５のエミッタが第１ＮＰＮトランジスタ１４のベースに接続される構造としている。また、第２ＮＰＮトランジスタ１５のエミッタに接続されるように、具体的には第１ＮＰＮトランジスタ１４のベースおよび第２ＮＰＮトランジスタ１５のエミッタとＧＮＤなどの所定電圧となる基準点との間に第２抵抗１０が備えられている。この第２抵抗１０は、プルダウン部を構成するものであるが、抵抗に限らず、定電流源などで構成されていても良い。

そして、このようにダーリントン接続した第１、第２ＮＰＮトランジスタ１４、１５のうちオペアンプ５側の第２ＮＰＮトランジスタ１５のベースとスイッチングデバイス２側の第１ＮＰＮトランジスタ１４のエミッタとの間に、ツェナーダイオード６ａおよびＮＰＮトランジスタ６ｄにて構成された電圧制限回路６を配置している。

このような構成の負荷駆動装置では、第１ＮＰＮトランジスタ１４のベース−エミッタ間電圧がツェナーダイオード６ａの降伏電圧ＶｚおよびＮＰＮトランジスタ６ｄのベース−エミッタ間電圧Ｖｂｅ１から第２ＮＰＮトランジスタ１５のベース−エミッタ間電圧Ｖｂｅ２を差し引いた値（Ｖｚ＋Ｖｂｅ１−Ｖｂｅ２）となる。そして、ＮＰＮトランジスタ６ｄと第２ＮＰＮトランジスタ１５を同一チップ内に形成する場合、電圧Ｖｂｅ１、Ｖｂｅ２は同等と考えられるため、第１ＮＰＮトランジスタ１４のベース−エミッタ間電圧は、ツェナーダイオード６ａの降伏電圧Ｖｚとなり、ツェナーダイオード６ａのみによって決まることになる。

したがって、電圧制限回路６内に備えられるＮＰＮトランジスタ６ｄの温度特性に関わらず、第１ＮＰＮトランジスタ１４のベース−エミッタ間電圧がツェナーダイオード６ａの降伏電圧Ｖｚのみによって決まるようにできる。これにより、電圧制限回路６内のトランジスタの温度特性によってクランプ電圧にバラツキが発生することを抑制できる負荷駆動装置とすることが可能となる。

（他の実施形態）
上記第１〜第１２実施形態では、駆動用トランジスタを第１トランジスタ（第１ＰｃｈＭＯＳＦＥＴ４、第１ＮｃｈＭＯＳＦＥＴ７）を１つのみ備えた構成としたが、駆動用トランジスタを第１３〜第１６実施形態で示したようなダーリントン接続した構成とすることもできる。また、上記第１〜第１２実施形態では、駆動用トランジスタとして第１ＰｃｈＭＯＳＦＥＴ４、第１ＮｃｈＭＯＳＦＥＴ７を例に挙げたが、第１４、第１６実施形態で説明したようなＰＮＰトランジスタ１１やＮＰＮトランジスタ１４によって構成しても良い。

上記第７〜第１２実施形態では、バッファ８をオペアンプ５と駆動用トランジスタの制御端子（ゲートやベース）との間に１つ備えた構成について例に挙げて説明した。しかしながら、バッファ８の数については任意に設定でき、バッファ８を複数段備えることもできる。この場合、バッファ８の段数に応じて、オペアンプ側から最も駆動用トランジスタの制御端子側のバッファ８に近づくに連れて、バッファ８の電流能力（引抜能力や供給能力）が徐々に大きくなるように設定される。このため、駆動用トランジスタの制御端子と最も駆動用トランジスタの制御端子側に配置されるバッファ８との間から電圧制限回路６を通じて流れる電流量を、最も駆動用トランジスタの制御端子側に配置されるバッファ８よりもオペアンプ５側に配置されるバッファ８の電流能力によって制限することで、上記第７〜第１２実施形態と同様の効果を得ることができる。

上記各実施形態において、ツェナーダイオード６ａをＰＮＰトランジスタ６ｂやＮＰＮトランジスタ６ｄのエミッタ側に接続したり、ＰｃｈＭＯＳＦＥＴ６ｃやＮｃｈＭＯＳＦＥＴ６ｅのドレイン側に接続する場合について説明した。しかしながら、これらはツェナーダイオード６ａと駆動用トランジスタとの接続形態の一例を示したに過ぎず、ツェナーダイオード６ａをＰＮＰトランジスタ６ｂやＮＰＮトランジスタ６ｄのコレクタ側に接続したり、ＰｃｈＭＯＳＦＥＴ６ｃやＮｃｈＭＯＳＦＥＴ６ｅのソース側に接続することもできる。

また、上記各実施形態では、クランプ電圧を生成する素子として、ツェナーダイオード６ａを例に挙げて説明したが、ツェナーダイオード６ａだけではなく、他の電圧を定めることができる素子、例えばバイポーラトランジスタ等を用いることもできる。

なお、バッファ８については、オペアンプ５の一部として把握することもできる。したがって、第７〜第１２実施形態では、最も駆動用トランジスタの制御端子側に配置されるバッファ８だけ図示しているものとして把握することができる。また、上記第１３〜第１６実施形態では、バッファ８を備えていないが、これら第１３〜第１６実施形態についてもバッファ８を備えた構造とすることができる。

１ 負荷
２ スイッチングデバイス
３、１０ 第１、第２抵抗
４、９ 第１、第２ＰｃｈＭＯＳＦＥＴ
５ オペアンプ
６ 電圧制限回路
６ａ ツェナーダイオード
６ｂ ＰＮＰトランジスタ
６ｃ ＰｃｈＭＯＳＦＥＴ
６ｄ ＮＰＮトランジスタ
６ｅ ＮｃｈＭＯＳＦＥＴ
７、１３ 第１、第２ＮｃｈＭＯＳＦＥＴ
８ バッファ
１１、１２ 第１、第２ＰＮＰトランジスタ
１４、１５ 第１、第２ＮＰＮトランジスタ

Claims (16)

1. 制御端子に駆動電流として定電流が供給されることにより第１端子と第２端子との間に電流を流す半導体スイッチング素子にて構成されたスイッチングデバイス（２）と、
   制御端子および第１、第２端子を有して構成され、前記スイッチングデバイス（２）の制御端子に流される電流を第１、第２端子間に流す第１トランジスタ（４、７、１１、１４）を有する駆動用トランジスタ（４、７、９、１１〜１５）と、前記第１トランジスタ（４、７、１１、１４）の第１端子に接続されると共に前記スイッチングデバイス（２）の制御端子に流れる電流が流されるセンス抵抗としての第１抵抗（３）とを有し、前記第１トランジスタ（４、７、１１、１４）の第２端子が前記スイッチングデバイス（２）の制御端子に接続された定電流形成回路と、
   基準電圧と対応する第１電圧と、前記第１抵抗（３）と前記第１トランジスタ（４、７、１１、１４）との間の第２電圧とが入力され、前記第１、第２電圧を近づけるように前記第１抵抗（３）に流れる定電流をフィードバック制御するオペアンプ（５）と、
   前記第１抵抗（３）と前記第１トランジスタ（４、７、１１、１４）の第１端子との間と前記オペアンプ（５）の出力端子との間に備えられ、これらの間の電位差が所定値以上開くことを制限する電圧制限回路（６）と、を備えていることを特徴とする負荷駆動装置。
2. 前記オペアンプ（５）の出力端子と駆動用トランジスタ（４、７、９、１１〜１５）との間には、前記オペアンプ（５）よりも電流能力が大きなバッファ（８）が備えられ、
   前記オペアンプ（５）と前記電圧制限回路（６）との間を流れる電流量が前記オペアンプ（５）の電流能力によって制限されることにより、前記電圧制限回路（６）と前記駆動用トランジスタ（４、７、９、１１〜１５）との間を流れる電流量が制限されていることを特徴とする請求項１に記載の負荷駆動装置。
3. 前記定電流形成回路と前記オペアンプ（５）および前記電圧制限回路（６）は、前記駆動用トランジスタ（４、１１、１２）をオンすることで前記スイッチングデバイス（２）の制御端子に電流を供給し、該スイッチングデバイス（２）をオンするオン側のドライバ回路を構成し、
   前記電圧制限回路（６）は、前記第１抵抗（３）と前記第１トランジスタ（４、１１）の第１端子との間にカソードが接続されたツェナーダイオード（６ａ）と、前記ツェナーダイオード（６ａ）のアノードにエミッタが接続されると共にコレクタが前記オペアンプ（５）の出力端子に接続され、かつ、ベースが駆動用トランジスタ（４、１１、１２）に接続されたＰＮＰトランジスタ（６ｂ）を有していることを特徴とする請求項１に記載の負荷駆動装置。
4. 前記オペアンプ（５）の出力端子と駆動用トランジスタ（４、１１、１２）との間には、前記オペアンプ（５）よりも電流の引抜能力が大きなバッファ（８）が備えられ、
   前記バッファ（８）は、前記ＰＮＰトランジスタ（６ｂ）のコレクタとベースとの間に備えられており、前記オペアンプ（５）による前記ＰＮＰトランジスタ（６ｂ）のコレクタ電流の引抜量が制限されることで、前記バッファ（８）による前記ＰＮＰトランジスタ（６ｂ）のベース電流の引抜量が制限されているを特徴とする請求項３に記載の負荷駆動装置。
5. 前記駆動トランジスタは、前記第１トランジスタに相当する第１ＰＮＰトランジスタ（１１）と第２ＰＮＰトランジスタ（１２）を含み、前記第１ＰＮＰトランジスタ（１１）と前記第２ＰＮＰトランジスタ（１２）とはダーリントン接続されており、電源（ＶＢ）と前記第１ＰＮＰトランジスタ（１１）のエミッタとの間に前記第１抵抗（３）が備えられていると共に、前記第２ＰＮＰトランジスタ（１２）のエミッタに接続されたプルアップ部（１０）が備えられ、
   前記オペアンプ（５）は、前記電源（ＶＢ）が発生させる電源電圧から基準電圧を差し引いた電圧を第１電圧として入力すると共に、前記第１トランジスタの第１端子に相当する前記第１ＰＮＰトランジスタ（１１）のエミッタと前記第１抵抗（３）との間の電圧を第２電圧として入力し、前記第１電圧と前記第２電圧とが近づくように、前記第２ＰＮＰトランジスタ（１２）を制御しており、
   前記電圧制限回路（６）に備えられたＰＮＰトランジスタ（６ｂ）と前記第２ＰＮＰトランジスタ（１２）とが同一チップに形成されていることを特徴とする請求項３または４に記載の負荷駆動装置。
6. 前記定電流形成回路と前記オペアンプ（５）および前記電圧制限回路（６）は、前記駆動用トランジスタ（４、１１、１２）をオンすることで前記スイッチングデバイス（２）の制御端子に電流を供給し、該スイッチングデバイス（２）をオンするオン側のドライバ回路を構成し、
   前記電圧制限回路（６）は、前記第１抵抗（３）と前記第１トランジスタ（４、１１）の第１端子との間にソースが接続されたＰｃｈＭＯＳＦＥＴ（６ｃ）と、前記ＰｃｈＭＯＳＦＥＴ（６ｃ）のドレインにカソードが接続されたツェナーダイオード（６ａ）とを有し、前記ツェナーダイオード（６ａ）のアノードが前記オペアンプ（５）の出力端子に接続されていることを特徴とする請求項１に記載の負荷駆動装置。
7. 前記定電流形成回路と前記オペアンプ（５）および前記電圧制限回路（６）は、前記駆動用トランジスタ（４、１１、１２）をオンすることで前記スイッチングデバイス（２）の制御端子に電流を供給し、該スイッチングデバイス（２）をオンするオン側のドライバ回路を構成し、
   前記電圧制限回路（６）は、前記第１抵抗（３）と前記第１トランジスタ（４、１１）の第１端子との間にソースが接続された２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）と、前記２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）のうちの一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）のドレインにカソードが接続されたツェナーダイオード（６ａ）とを有し、前記２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）が互いのゲート同士が接続されたカレントミラー接続とされていると共に、前記２つのＰｃｈＭＯＳＦＥＴ（６ｃ１、６ｃ２）のうちの他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレインが前記オペアンプ（５）の出力端子に接続され、かつ、前記ツェナーダイオード（６ａ）のアノードが前記駆動用トランジスタ（４、１１、１２）に接続されていることを特徴とする請求項１に記載の負荷駆動装置。
8. 前記オペアンプ（５）の出力端子と駆動用トランジスタ（４、１１、１２）との間には、前記オペアンプ（５）よりも電流能力が大きなバッファ（８）が備えられ、
   前記バッファ（８）は、前記他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレインと前記ツェナーダイオード（６ａ）のアノードとの間に備えられており、前記オペアンプ（５）による前記他方のＰｃｈＭＯＳＦＥＴ（６ｃ２）のドレイン電流の引抜量が制限されることで、前記バッファ（８）による前記一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）のドレイン電流の引抜量が制限されているを特徴とする請求項７に記載の負荷駆動装置。
9. 前記駆動トランジスタは、前記第１トランジスタに相当する第１ＰｃｈＭＯＳＦＥＴ（４）と第２ＰｃｈＭＯＳＦＥＴ（９）を含み、前記第１ＰｃｈＭＯＳＦＥＴ（４）と前記第２ＰｃｈＭＯＳＦＥＴ（９）とはダーリントン接続されており、電源（ＶＢ）と前記第１ＰｃｈＭＯＳＦＥＴ（４）のソースとの間に前記第１抵抗（３）が備えられていると共に、前記第２ＰｃｈＭＯＳＦＥＴ（９）のソースに接続されたプルアップ部（１０）が備えられ、
   前記オペアンプ（５）は、前記電源（ＶＢ）が発生させる電源電圧から基準電圧を差し引いた電圧を第１電圧として入力すると共に、前記第１トランジスタの第１端子に相当する前記第１ＰｃｈＭＯＳＦＥＴ（４）のソースと前記第１抵抗（３）との間の電圧を第２電圧として入力し、前記第１電圧と前記第２電圧とが近づくように、前記第２ＰｃｈＭＯＳＦＥＴ（９）を制御しており、
   前記一方のＰｃｈＭＯＳＦＥＴ（６ｃ１）と前記第２ＰｃｈＭＯＳＦＥＴ（９）とが同一チップに形成されていることを特徴とする請求項７または８に記載の負荷駆動装置。
10. 前記定電流形成回路と前記オペアンプ（５）および前記電圧制限回路（６）は、前記駆動用トランジスタ（７、１４、１５）をオンすることで前記スイッチングデバイス（２）の制御端子から電流を流し、該スイッチングデバイス（２）をオフするオフ側のドライバ回路を構成し、
    前記電圧制限回路（６）は、前記第１抵抗（３）と前記第１トランジスタ（７、１４）の第１端子との間にアノードが接続されたツェナーダイオード（６ａ）と、前記ツェナーダイオード（６ａ）のカソードにエミッタが接続されると共にコレクタが前記オペアンプ（５）の出力端子に接続され、かつ、ベースが駆動用トランジスタ（７、１４、１５）に接続されたＮＰＮトランジスタ（６ｄ）を有していることを特徴とする請求項１に記載の負荷駆動装置。
11. 前記オペアンプ（５）の出力端子と駆動用トランジスタ（７、１４、１５）との間には、前記オペアンプ（５）よりも電流能力が大きなバッファ（８）が備えられ、
    前記バッファ（８）は、前記ＮＰＮトランジスタ（６ｄ）のコレクタとベースとの間に備えられており、前記オペアンプ（５）による前記ＮＰＮトランジスタ（６ｄ）のコレクタ電流の供給量が制限されることで、前記バッファ（８）による前記ＮＰＮトランジスタ（６ｄ）のベース電流の供給量が制限されているを特徴とする請求項１０に記載の負荷駆動装置。
12. 前記駆動トランジスタは、前記第１トランジスタに相当する第１ＮＰＮトランジスタ（１４）と第２ＮＰＮトランジスタ（１５）を含み、前記第１ＮＰＮトランジスタ（１４）と前記第２ＮＰＮトランジスタ（１５）とはダーリントン接続されており、所定電圧とされる基準点と前記第１ＮＰＮトランジスタ（１４）のエミッタとの間に前記第１抵抗（３）が備えられていると共に、前記第２ＮＰＮトランジスタ（１５）のエミッタに接続されたプルダウン部（１０）が備えられ、
    前記オペアンプ（５）は、基準電圧と対応する電圧を第１電圧として入力すると共に、前記第１トランジスタの第１端子に相当する前記第１ＮＰＮトランジスタ（１４）のエミッタと前記第１抵抗（３）との間の電圧を第２電圧として入力し、前記第１電圧と前記第２電圧とが近づくように、前記第２ＮＰＮトランジスタ（１５）を制御しており、
    前記電圧制限回路（６）に備えられたＮＰＮトランジスタ（６ｄ）と前記第２ＮＰＮトランジスタ（１５）とが同一チップに形成されていることを特徴とする請求項１０または１１に記載の負荷駆動装置。
13. 前記定電流形成回路と前記オペアンプ（５）および前記電圧制限回路（６）は、前記駆動用トランジスタ（７）をオンすることで前記スイッチングデバイス（２）の制御端子から電流を流し、該スイッチングデバイス（２）をオフするオフ側のドライバ回路を構成し、
    前記電圧制限回路（６）は、前記第１抵抗（３）と前記第１トランジスタ（７）の第１端子との間にソースが接続されたＮｃｈＭＯＳＦＥＴ（６ｅ）と、前記ＮｃｈＭＯＳＦＥＴ（６ｅ）のドレインにアノードが接続されたツェナーダイオード（６ａ）とを有し、前記ツェナーダイオード（６ａ）のカソードが前記駆動用トランジスタ（７）に接続されていることを特徴とする請求項１に記載の負荷駆動装置。
14. 前記定電流形成回路と前記オペアンプ（５）および前記電圧制限回路（６）は、前記駆動用トランジスタ（７、１３〜１５）をオンすることで前記スイッチングデバイス（２）の制御端子から電流を流し、該スイッチングデバイス（２）をオフするオフ側のドライバ回路を構成し、
    前記電圧制限回路（６）は、前記第１抵抗（３）と前記第１トランジスタ（７、１４）の第１端子との間にソースが接続された２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）と、前記２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）のうちの一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）のドレインにアノードが接続されたツェナーダイオード（６ａ）とを有し、前記２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）が互いのゲート同士が接続されたカレントミラー接続とされていると共に、前記２つのＮｃｈＭＯＳＦＥＴ（６ｅ１、６ｅ２）のうちの他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレインが前記オペアンプ（５）の出力端子に接続され、かつ、前記ツェナーダイオード（６ａ）のカソードが前記駆動用トランジスタ（７、１３〜１５）に接続されていることを特徴とする請求項１に記載の負荷駆動装置。
15. 前記オペアンプ（５）の出力端子と駆動用トランジスタ（７、１３〜１５）との間には、前記オペアンプ（５）よりも電流能力が大きなバッファ（８）が備えられ、
    前記バッファ（８）は、前記他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレインと前記ツェナーダイオード（６ａ）のカソードとの間に備えられており、前記オペアンプ（５）による前記他方のＮｃｈＭＯＳＦＥＴ（６ｅ２）のドレイン電流の供給量が制限されることで、前記バッファ（８）による前記一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）のドレイン電流の供給量が制限されているを特徴とする請求項１４に記載の負荷駆動装置。
16. 前記駆動トランジスタは、前記第１トランジスタに相当する第１ＮｃｈＭＯＳＦＥＴ（７）と第２ＮｃｈＭＯＳＦＥＴ（１３）を含み、前記第１ＮｃｈＭＯＳＦＥＴ（７）と前記第２ＮｃｈＭＯＳＦＥＴ（１３）とはダーリントン接続されており、所定電圧とされる基準点と前記第１ＮｃｈＭＯＳＦＥＴ（７）のソースとの間に前記第１抵抗（３）が備えられていると共に、前記第２ＮｃｈＭＯＳＦＥＴ（１３）のソースに接続されたプルダウン部（１０）が備えられ、
    前記オペアンプ（５）は、基準電圧と対応する電圧を第１電圧として入力すると共に、前記第１トランジスタの第１端子に相当する前記第１ＮｃｈＭＯＳＦＥＴ（４）のソースと前記第１抵抗（３）との間の電圧を第２電圧として入力し、前記第１電圧と前記第２電圧とが近づくように、前記第２ＮｃｈＭＯＳＦＥＴ（１３）を制御しており、
    前記一方のＮｃｈＭＯＳＦＥＴ（６ｅ１）と前記第２ＮｃｈＭＯＳＦＥＴ（１３）とが同一チップに形成されていることを特徴とする請求項１４または１５に記載の負荷駆動装置。

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