JPH0252521A - Ｃｍｏｓ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、０Ｍ０８回路を用いた半導体回路の出力回路
に係り、特に、０Ｍ０８回路が高圧、大電流の出力回路
である場合の回路の半導体集積回路化に好適なＣＭＯＳ
出力回路に関する。

［従来の技術］ 近年、自動車における電気回路は、そのワイヤリングハ
ーネスの重量を軽減させるため、スイッチの電子化、す
なわち、リレーの半導体化が進められている。このよう
なリレーの負荷としては、通常、ランプ、モータ等のイ
ンダクタンス負荷、圧電素子等の容量性負荷等がある。

このため、リレーと置換する電子スイッチは、電流供給
（電流ソース）動作及び電流引抜き（電流シンク）動作
の両動作を行い得る機能を有することが要求される。

以下、この種電子スイッチの従来技術を図面により説明
する。

第３図は従来技術による電子スイッチの原理を説明する
図である。第３図において、２は暁動回路、５はＰＭＯ
８，６はＮＭＯ８である。

第３図に示す従来技術は、前述の要求を満足させるため
の回路配置であり、ＣＭＯ５によるトーテムポール回路
により構成されるＣＭＯＳ出力回路である。第３図にお
いて、負荷は、例えば、出力端子９と接地電位１１との
間に接続され、スイッチとなるＰＭＯ８５及びＮＭＯ３
６は、制御入力信号端子１からの制御入力信号を受ける
能動回路２により制御される。この回路の電流ソース動
作は、ＰＭＯＳ５により行われ、また、電流シンク動作
は、ＮＭＯ３６により行われる。この場合、駆動回路２
は、ＰＭＯ３５及びＮＭＯ８６が同時にはオンとならな
いようにこれらを制御する必要がある。もし、第３図に
示すＣＭＯＳ出力回路において、ＰＭＯ８５及びＮＭＯ
８６が同時にオンとなると、　゛　　　　　電源供給端
子１０から。

接地電位１１に向って、大電流が流れてしまうことにな
るので、前述の駆動回路２が両ＭＯ８を同時にオンとな
らないように制御することは、必須の要件である。

前述のようなＣＭＯＳスイッチの切換時に、スイッチ内
に貫通電流が流れることを抑止した従来技術が１例えば
、特開昭５８−１８８９３１号公報等により知られてい
る。

第４図は前述のような機能を有する従来技術によるＣＭ
ＯＳ出力回路の一例を示す回路図である。

第４図において、２１はデイレイ型フリップフロップ、
２２はＯＲ回路、２３はＡＮＤ回路であり、他の符号は
第３図の場合と同一である。

第４図に示すＣＭＯＳ出力回路において、除動回路２は
、デイレイ型フリップフロップ２１、ＯＲ回路２２．Ａ
ＮＤ回路２３を備えて構成されており、端子２４には、
図示しないクロックパルス発生回路からのクロック信号
が印加されている。

この第４図に示すＣＭＯＳ出力回路における駆動回路２
は、ＰＭＯ３５をオンからオフに、ＮＭＯ８６をオフか
らオンに制御する場合、及びＰＭＯ８５をオフからオン
に、ＮＭＯ３６をオンからオフに制御する場合のいずれ
の場合にも、端子２４に与えられるクロック信号の１ク
ロック分だけ、ＰＭＯ３５、ＮＭＯ５６の両者ともオフ
となるように、異なった信号でこれらのＭＯＳ５．６を
制御することにより貫通電流の抑制を行うものである。

このような、第４図に示す回路は、クロックパルス発生
器、デイレイ型フリップフロップ、ゲート回路等を必要
とし、回路を作る素子数を増大させるという問題点を有
し、さらに、スイッチとなるＰＭＯ８５及びＮＭＯ３６
のオン、オフの遷移時間より長いクロックパルスを外部
から印加しておかなければならないという問題点を有す
る。

前述の問題点を解決する従来技術として、特開昭５８−
１９６７２５号公報に記載された技術が知られている。

この従来技術は、ＰＭＯ８５のゲート駆動回路及びＮＭ
Ｏ５６のゲート駆動回路のそれぞれを構成するＭＯＳの
ゲート幅／ゲート長を相互に調整する方法である。

また、前述の問題点を解決する従来技術として、特開昭
６０−１６５１１７号公報に記載された技術が知られて
いる。この従来技術は、ＡＮＤ回路、ＯＲ回路、インバ
ータを用いる論理演算によって貫通電流を抑制するもの
である。

しかし、これらの従来技術は、ＣＭＯＳ出力回路の電源
電圧■ＤＤと、駆動回路２の電源電圧とが等しいことを
前提としており、さらに、ＣＭＯＳ出力回路のオン抵抗
が数百オーム程度であって、たとえ、ＰＭＯ８５とＮＭ
Ｏ３６とが同時にオンとなった場合でも、スイッチ内を
流れる貫通電流の程度も数１０ミリアンペア以下である
ようなＣＭＯＳ出力回路を対象としたものであった。

［発明が解決しようとする課題］ 前述の従来技術は、いずれも、ＣＭＯＳ出力回路の電源
電圧と駆動回路の電源電圧とが等しいことを前提として
おり、そのオン抵抗が数百オーム程度のＣＭＯＳ出力回
路であり、自動車用等のように、オン抵抗が極めて小さ
いＣＭＯＳ出力回路に適用することが困難であるという
問題点があった。すなわち、本発明が対象としているＣ
ＭＯＳ出力回路は、自動車用等のオン抵抗が極めて小さ
いＣＭＯＳ出力回路における貫通電流の抑制を可能とす
るものである。従って、本発明では、従来技術に比較し
て、次のような点の解決が要求される。

（１）電源供給端子１０に接続される電源電圧ＶＤＤは
、自動車のバッテリ電圧に等しく、８ボルトから２８で
ある。また、この電源に接続された他の機器から発生す
る電磁誘導干渉によってサージ電圧が発生し、少なくと
も、８０ボルトのサージ電圧に対する保護を考慮する必
要がある。

（２）　　リレーの固体電子化を行うものであるため、
スイッチにおける電圧降下を極力低く抑える必要があり
、スイッチとしてのＰＭＯ８５，ＮＭｏ５６は、そのオ
ン抵抗が数オームの素子を使用しなければならない。こ
のため、ＰＭＯ８５と８ＭＯ３６が同時にオンとなった
場合、スイッチ内を流れる貫通電流は、数１０アンペア
に達する。

従って、ＰＭＯ８５，ＮＭｏ８６によるスイッチのオン
、オフの遷移時に、一方のスイッチが確実にオフ状態と
なってから他方のスイッチをオン駆動しないと、数１０
アンペアの貫通電流が容易に流れ得ることになる。

前記（１）に述べたように、電源供給端子１０に接続さ
れる電源電圧が高くなると、出力用のＰＭＯ８５をオン
、オフさせるためのゲート電圧が、これを制御する駆動
回路を構成するＭｏ８のゲート電圧と異なることになり
、ＰＭＯ８５のゲートを直接駆動回路２と接続すること
が不可能となる。

従って、前述の従来技術は、本発明が対象とするスイッ
チ内を流れる貫通電流が数１０Ａに達するＣＭＯＳ出力
回路の貫通電流抑制のために適用することができないも
のであった。

本発明の目的は、大きな貫通電流の抑制が可能で、サー
ジ電圧に対する保護機能をも備え１回路構成の簡易なＣ
ＭＯＳ出力回路を提供することにある。

［課題を解決するための手段］ 本発明によれば、前記目的は、スイッチとなる２個のＣ
Ｍｏ８のそれぞれのゲートに、ゲート容量の充放電時間
を調整する抵抗負荷型ＭＯＳインバータを備え、かつ、
ゲート・ソース間にゼナーダイオードを挿入することに
より達成される。

［作用］ スイッチとなる２個のＣＭｏ８のゲートのそれぞれに備
えたゲート容量の充放電時間を調整可能な抵抗負荷型の
ＭＯＳインバータは、それぞれのＣＭｏ３のターンオン
及びターンオフの時間を調整できるので、２個のＣＭｏ
８が同時にオンとなることがないように調整することが
できる。これにより、確実にスイッチ内の貫通電流を抑
制することが可能となる。また、ゲート・ソース間に設
けられたゼナーダイオードは、電源に重畳されるサージ
電圧を吸収する作用を行い１回路をサージ電圧から保護
する。

［実施例］ 以下、本発明によるＣＭＯＳ出力回路の実施例を図面に
より詳細に説明する。

第１図は本発明の第１の実施例を示す回路図である。第
１図において、３，４はＮＭｏ８．４１゜４２はゼナー
ダイオードであり、他の符号は第４図の場合と同一であ
る。

第１図に示す本発明の第１の実施例は、トーテムポール
接続された出力スイッチとなるＰＭＯ８５のゲートに抵
抗負荷されたＮＭｏ８・３によるインバータが接続され
、出力スイッチとなるＮＭｏ８６のゲートに抵抗負荷さ
れたＮＭｏ８４によるインバータが接続され、さらに、
ＰＭＯ８５及びＮＭＯＳ６のゲート・ソース間にゼナー
ダイオード４２及び４１が接続されて構成されている。

この実施例に示されているｃｔｐは、出力スイッチとな
るＰＭＯＳ５のゲート・ソース間静電容量であり、Ｃｔ
、は、出力スイッチとなる８ＭＯ３６のゲート・ソース
間静電容量を表わしている。これらのゲート・ソース間
静電容量は、出力スイッチとなるＣＭｏ８５．６のオン
抵抗を数オーム以下とするため、そのセル面積が１〜５
Ｉ２と大きくなっているので、数百〜数千ピコファラッ
ドの大きさとなっている。

前述のような構成を有する本発明の第１の実施例の動作
を次に説明する。

説明の簡単化のため、ゼナーダイオード４１及び４２は
、サージ電圧が印加されたときにのみ動作するものとし
、以下に述べる貫通電流の抑制動作については、その存
在を考慮しないことにする。

いま、制御入力信号端子１に印加される論理レベル信号
が、ハイレベルとなっていて、ＮＭＯＳ３及びＮＭＯＳ
４がオン状態にあるとする。この状態では、ＰＭＯ８５
はオン状態に、ＮＭＯＳ６はオフ状態にされている。

端子１に加えられる制御入力信号がハイレベルからロー
レベルに変化すると、ＮＭＯＳ３．４がオン状態からオ
フ状態に移行し、これによって、出力ＰＭＯ３５が、オ
ン状態からオフ状態に移行しようとし、出力ＮＭＯ３６
が、オフ状態からオン状態に移行しようとする。この場
合、ＣＭＯＳ出力回路内の貫通電流、すなわち、２ＭＯ
３５及びＮＭＯＳ６を介して流れる貫通電流を抑制する
ためには、２ＭＯ３５が完全にオフ状態に移行した後に
、ＮＭＯＳ６がオフ状態からオン状態に移行するように
、ＰＭＯ８５及びＮＭＯＳ６の制御を行えばよい。

第１図に示す回路において、前述の制御を可能とする条
件を求めると次のようになる。

ＰＭＯ８５及びＮＭＯＳ６のゲート・ソース間スレッシ
ホールド電圧を、それぞれ、−■い、。

Ｖｔｋｎとし、ＮＭＯＳ３，４のオン抵抗を、それぞれ
、Ｒ，イ３ｒＲＯｎ＊とすると、 Ｒ□＋Ｒ２＞Ｒ，，３・・・・・・（１）Ｒｆｆ＞　Ｒ
ｏｏ、　　　　　　　　　　　　　・−＝　（２）を満
足するようにＲ□、　Ｒ２，Ｒ３が選ばれる。このとき
、ＮＭＯＳ３が、オン状態からオフ状態に遷移してから
、ＰＭＯ８５が、オン状態からオフ状態に遷移するに要
する時間を、ｊ　ＰＯＮｎＯＦＦとすると。

と表わすことができる。但し、（３）式において、Ｑｎ
は自然対数を示す。

一方、ＮＭＯＳ４がオン状態からオフ状態に遷移してか
ら、ＮＭＯＳ６が、オフ状態からオン状態に遷移するに
要する時間を、ｔｎＯＦＦｍＯＮとすると、 ・・・・・・（４） と表わすことができる。

ＩＱＭＯ３３，４のスレッシホールド電圧が同一である
とすれば、端子１に印加される制御入力信号がハイレベ
ルからローレベルに変化したとき、ＮＭＯＳ３とＮＭＯ
Ｓ４とは、同時にオフ状態に制御されるので、前述の制
御、すなわち、ＰＭＯ８５が完全にオフ状態に移行した
後に、ＮＭＯＳ６がオン状態に移行する制御の条件は、
ｔＰＯＮ４ＯＦＦ　＜　ｔｎＯＦＦｓＯＮとなる。

次に、端子１に印加される制御人力信号が、ローレベル
からハイレベルに変化すると、ＮＭＯＳ３．４が共に、
オフ状態からオン状態に遷移し、これによって、ＰＭＯ
５５が、オフ状態からオン状態に移行しようとし、ＮＭ
ＯＳ６がオン状態がらオフ状態に変化しようとする。こ
の場合、ＣＭ・・・・・・（５） Ｏ８出力回路内の貫通電流を抑制するためには。

ＮＭＯＳ６が完全にオフ状態に移行した後に、２ＭＯ３
５がオフ状態からオン状態に移行するように、ＰＭＯ８
５及びＮＭＯＳ６の制御を行えばよい。

第１図に示す回路において、前述の制御を可能とする条
件を求めると次のようになる。

前述と同様に、ＮＭＯＳ４がオフ状態からオン状態に遷
移してから、ＮＭＯＳ６がオン状態からオフ状態に遷移
するに要する時間を、ｔ　ｎ０Ｎ−ＯＦＦとすると、 と表わすことができる。

また、ＮＭＯＳ３がオフ状態からオン状態に遷移してか
ら、ＰＭＯ８５がオフ状態からオン状態に遷移するに要
する時間を、ｔｐｏｐＦ＋。、とすると、・・・・・・
（７） と表わすことができる。

従って、制御入力信号がハイレベルからローレベルに変
化したときに、ＮＭＯＳ６が完全にオフ状態に移行した
後に、ＰＭＯ８５がオフ状態からオン状態に移行する制
御の条件は、 ｊ　ＰＯＦＦ４ＯＮ＞　ｊ　ｌｌ０Ｎ−１ＯＦＦ　　　
　　　　　　”’　”’　（８）となる。

本発明の第１の実施例においては、前述で求められた、
（５）式及び（「）式の条件を同時に満足するように、
抵抗Ｒ，，Ｒ，，Ｒ，の値が設定される。

これにより、本発明の第１の実施例は、確実に出力回路
内の貫通電流を抑制することができる。

次に、第１図に示す本発明の第１の実施例におけるサー
ジ電圧に対する保護動作について説明する。

本発明によるＣＭＯＳ出力回路が使用される自動車等に
おいては、エンジン始動時に運転されるセルモータ等に
よって発生する電磁誘導干渉によって、電源ＶＤＤに重
畳されるサージ電圧は、数百ボルトに達する。このサー
ジ電圧は、電力用ゼナーダイオードにより低減されるが
、ゼナーダイオードの動作遅れ時間である数１０＋１秒
の間に発生するサージ電圧は、約８０ボルト程度となる
。

これに対し、電源ｖＤＤを降圧して作られる論理回路用
の低圧電源は、大容量のキャパシター等により、サージ
電圧を消去できるので、サージ電圧に対する保護を考慮
する必要はない６従って、電源ｖ０のラインに直接接続
され、ランプ負荷等を直接駆動する本発明によるＣＭＯ
Ｓ出力回路は、電源供給端子１０に接続される電源Ｖ。

０に重畳される８０ボルト程度のサージ電圧に対する保
護について考慮する必要がある。

一般に、個別素子及び集積回路において、８０ボルト程
度のドレーン・ソース間耐圧を持った０Ｍ０８回路を製
造することは、製造技術上特に問題はない。しかし、ゲ
ート酸化膜は、通常０．０５μ−の厚さであり、そのゲ
ート・ソース間の耐圧は、２０〜４０ボルト程度である
。従って、ゲート・ソース間に対してサージ電圧保護を
行えばよいことになる。

第１図に示す本発明の第１の実施例においては。

このため、電源ＶＤＤに接続されたＣＭＯ５出力回路の
ＰＭＯ８５及びＮＭＯＳ６のゲート・ソース間にゼナー
ダイオード４２及び４１を接続してサージ保護を行って
いる。ゼナーダイオード４１゜４２は、その電流通路に
直列に電流制限用抵抗を必要とするが、第１図に示す本
発明の実施例においては１貫通電流抑制用のＮＭＯＳイ
ンバータの負荷抵抗が、ゼナーダイオードに対する電流
制限用抵抗として代用される。すなわち、ＮＭＯＳ３゜
４がＯＮである場合、ゼナーダイオード４２に対する電
流制限抵抗は、抵抗Ｒ２であり、ゼナーダイオード４１
に対する電流制限抵抗は、抵抗Ｒ１である。

前述した（５）式、（８）式を満たし、又、電流制限か
ら、抵抗ＲヨとＲ２は数千キロオーム、抵抗Ｒ３は数１
０キロオーム以上が使用される。また、８ＭＯ３３，６
、ＰＭＯ８５は、ドレーン・ソース間耐圧が８０ボルト
以上のＭＯ８素子が使用され。

ＮＭＯＳ４は、そのドレーン・ソース間耐圧がゼナーダ
イオード４１の動作電圧以上の素子が使用される。

前述した本発明の第１の実施例によれば、オン抵抗が極
めて低く、貫通電流の大きい出力回路に対しても、確実
に貫通電流の抑制をすることができ、また、サージ電圧
に対する保護も確実に行い得るＣＭＯＳ出力回路を提供
することができる。

前述した本発明の第１の実施例の説明において、（４）
式及び（６）式から、電源Ｖ。Ｄが小さいほど、（５）
式及び（８）式を満足させ易いことがわかる６また。

ＮＭＯＳ６のスレッシホールド電圧Ｖい。は、約１ボル
ト程度であり、実際に、このＮＭＯＳ６を充分オンさせ
るためには、スレッシホールド電圧の５倍、すなわち、
約５ボルトをゲート・ソース間に印加すればよい。

第２図は前述の点を考慮した本発明の第２の実施例を示
す回路図である。第２図において、４３はゼナーダイオ
ードであり、他の符号は第１図の場合と同一である。

第２図に示す本発明の第２の実施例は、第１図に示す実
施例におけるＮＭＯ８６のゲート・ソース間電圧の最大
値が、前述に鑑み７ボルト以上とならないようにするた
め、動作電圧７ｖのゼナーダイオード４３を、電源端子
１０と接地間に設け、抵抗Ｒ３とＮＭＯ８４とによる抵
抗負荷型インバータに対する印加電圧を７ボルトに制限
したものである。この第２の実施例では、ゼナーダイオ
ード４３に対する電流制限抵抗は、抵抗Ｒ４である。

そして、この場合、ゼナーダイオ−１く４１は省略して
よい。

この第２図に示す本発明の第２の実施例において、貫通
電流抑制の行い得るような抵抗Ｒ工、Ｒ２及びＲ３の抵
抗値を求める場合、第１の実施例で説明した、これらの
抵抗値を求めるための条件式におけるｖＤＤに代わり、
ゼナーダイオード４３の動作電圧７ボルトを代入して求
めればよい。この実施例によれば、前記（５）式、（ｇ
）式を満足させやすいものとなり、かつ、第１の実施例
と同様な効果を奏することができる。

前述した本発明によるＣＭＯＳ出力回路は、誘電体分離
等による素子分離法を使用することにより、容易に集積
回路化することができる。この場合、抵抗負荷型ＭＯＳ
インバータに使用される抵抗Ｒ，，Ｒ，，Ｒ，は、拡散
抵抗を使用して構成してもよく、また、ＭＯ８素子で代
用するような構成としてもよい。

本発明によるＣＭＯＳ出力回路の負荷は、第１図、第２
図における端子９と、接地１１あるいは電源端子１０と
の間に接続されればよく、本発明は、自動車等における
各種ランプ、モータ等の制御を行うスイッチとして使用
して極めて効果的である。また、本発明は、このような
利用法に限らず、大電流の制御を行う固体リレーとして
、広い分野において使用することができる。

［発明の効果］ 以上説明したように、本発明によれば、抵抗負荷型ＭＯ
Ｓインバータを用いることによって、ＣＭＯ５出力回路
を構成する各ＣＭＯＳのゲート容量の充放電時間を調整
することができるので、ＣＭＯＳ出力回路内を流れる貫
通電流を抑制することができ、かつ、出力用ＣＭＯＳの
ゲート・ソース間に設けたゼナーダイオードと前記イン
バータの抵抗とによって、サージ電圧に対する回路の保
護を行うことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来技術
の原理を説明する図、第４図は従来技術の一例を示す回
路図である。 ２・・・・・・乱動回路、３，４，６・・・・・・ＮＭ
Ｏ８，５・・・・・ＰＭＯ３，２１・・・・・・デイレ
イ型フリップフロップ、２２・・・・・ＯＲ回路、２３
・・・・・・ＡＮＤ回路、４１〜４３・・・・・・ゼナ
ーダイオード。 第１図 ７・惨１旬ｐ入力’ｆｆｆｔＩ昂予 ３；団力ＰＭＯ５製ψ力ＮＭＯ５ ４：出力ＮＭｏ５ｙｚ勧ＮＭＯ５ ５：　ＰＭＯ５ ６：ＮＭＯ５ ９・士力ｍ制子 ７０；彎源ｇ＋１誘賜チ ア７弓１止［株］値 第３ 図 ｆ：％リイ卸へ力作’７Ｍ’ｆｉｎ”ｒ５：ＰＭＯ５ ９：出力び予 ７７二Ｎミ　↑ｔ＝　″￥’ｒ了ｒ ２：、駆動口語 ６’ＮＭＯ５ ７０：電源倶珍聾チ

Claims (1)

1. 【特許請求の範囲】 １、トーテムポール型のＣＭＯＳ出力回路において、そ
   れぞれのＣＭＯＳのゲートに、該ＣＭＯＳのゲート容量
   の充放電時間を調整する抵抗負荷型ＭＯＳインバータを
   接続したことを特徴とするＣＭＯＳ出力回路。 ２、前記それぞれのＣＭＯＳのゲート・ソース間に、サ
   ージ電圧吸収用のゼナーダイオードを接続したことを特
   徴とする特許請求の範囲第１項記載のＣＭＯＳ出力回路
   。 ３、前記ＣＭＯＳの一方のゲート・ソース間に、サージ
   電圧吸収用のゼナーダイオードが接続され、ＣＭＯＳの
   他方のゲートに接続されたＭＯＳインバータに対する印
   加電圧を規定するゼナーダイオードが備えられることを
   特徴とする特許請求の範囲第１項記載のＣＭＯＳ出力回
   路。