KR20110031246A - 전력용 반도체 소자의 구동 회로 - Google Patents

전력용 반도체 소자의 구동 회로 Download PDF

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Abstract

간단한 회로 구성으로, 소비 전력을 억제하면서, 전압 변동 dV/dt에 대한 고속 응답이 가능하고, 전력용 반도체 소자의 오동작을 방지할 수 있는 전력용 반도체 소자의 구동 회로를 얻기 위해, 전력용 반도체 소자의 온 오프를 제어하는 제어 회로와, 전력용 반도체 소자의 제어 단자 사이에 전압을 공급하는 직류 전원과, 전력용 반도체 소자의 제어 단자 사이에 접속된 스위칭 소자를 구비하고, 스위칭 소자는, 직류 전원의 전원 전압이 저하된 경우에 온하거나, 또는, 직류 전원의 전원 전압이 저하된 상태에서 전력용 반도체 소자의 제어 단자 사이 전압이 상승한 경우에 온하여, 전력용 반도체 소자의 제어 단자 사이를 단락시킨다.

Description

전력용 반도체 소자의 구동 회로{DRIVING CIRCUIT FOR POWER SEMICONDUCTOR ELEMENT}
본 발명은, 전력용 반도체 소자의 구동 회로에 관한 것이며, 특히 전압 변동 dV/dt에 의해, 전력용 반도체 소자가 오동작하는 것을 방지하는 기능을 갖는 전력용 반도체 소자의 구동 회로에 관한 것이다.
종래의 전력용 반도체 소자의 구동 회로에서, IGBT(Insulated Gate Bipolar Transistor) 등의 자기 소호형(self turn-off type)의 전력용 반도체 소자를 이용하는 경우에는, 전력용 반도체 소자의 콜렉터-이미터 사이에 전압 변동 dV/dt가 인가되면, 전력용 반도체 소자의 게이트에 부수하는 기생 용량에 의해, 게이트 전압이 상승한다. 게이트 전압이 소정의 역치 전압을 초과하면, 전력용 반도체 소자가 잘못 온(on)하여, 암 단락(arm short-circuit)이 발생하여, 전력용 반도체 소자가 파괴된다고 하는 문제가 발생한다. 이 문제를 회피하기 위해, 전력용 반도체 소자가 오프(off)인 상태에서 게이트-이미터 사이에 부전압을 인가하는 방법이 있다. 그러나, 이 방법에서는 게이트 구동 회로의 전원 전압이 확립되지 않고 있는 상태에서 전압 변동 dV/dt의 전압이 인가되면, 전력용 반도체 소자의 스위칭 동작이 오동작할 가능성이 있다.
반도체 소자의 구동 전력을 전력 변환기의 주회로에서 공급하는 전원 자급식의 구동 회로에서, 주전원 투입 후, 게이트 구동 회로의 전원 전압이 확립될 때까지, 반도체 소자의 스위칭 동작이 오동작하는 것을 방지하는 방법이 있다. 구체적으로는, 게이트 구동 회로에서는 반도체 소자의 게이트와 이미터의 사이에 저항과 P채널 FET(Field Effect Transistor) 또는 N채널 FET를 접속한다. 그리고, 게이트 구동 회로의 전원 전압이 상승하기 전에 게이트 전압이 상승한 경우에는, P채널 FET 또는 N채널 FET를 온하는 것으로, 게이트 전압의 상승을 제한하여, 반도체 소자의 스위칭 동작의 오동작을 방지한다(예컨대, 특허 문헌 1 참조).
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 평 10-285909 호
종래의 전력용 반도체 소자의 구동 회로에서는, 게이트 구동 회로의 전원 전압이 상승한 뒤에는 P채널 FET 또는 N채널 FET를 오프 상태로 유지하기 위해, 상시, 저항에 전류를 계속 흐르게 할 필요가 있어, 구동 회로의 소비 전력이 증가한다고 하는 문제가 있었다. 또한, 게이트 전압이 소정 레벨에 도달한 것을 검출하기 위한 레벨 검출 회로가 필요했다. 또한, 특허 문헌 1에서는 상정되어 있지 않지만, 구동 회로의 운전 중에 정전이 발생한 경우에는, 프리 휠 다이오드(free wheel diode)의 리커버리에 의해 큰 전압 변동 dV/dt가 전력용 반도체 소자에 인가되는 경우가 있어, 구동 회로에는 전압 변동 dV/dt에 대한 고속 응답성이 필요하게 된다. 이 문제를 해결하기 위해, 예컨대, N채널 FET에 접속되는 저항의 저항치를 작게 하는 것을 생각할 수 있지만, 소비 전력이 더 증가한다고 하는 문제도 있었다. 또, 특허 문헌 1에는, 정상적 온(normally-ON)의 반도체 소자를 이용한다고 하는 기재가 있지만, 구체적인 회로도에 대해서는 나타내고 있지 않다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 간단한 회로 구성으로, 소비 전력을 억제하면서, 전압 변동 dV/dt에 대하여 고속으로 응답하여, 전력용 반도체 소자의 오동작 방지 기능을 갖는 전력용 반도체 소자의 구동 회로를 얻는 것이다.
본 발명에 따른 전력용 반도체 소자의 구동 회로는, 전력용 반도체 소자의 온 오프를 제어하는 제어 회로와, 전력용 반도체 소자의 제어 단자 사이에 전압을 공급하는 직류 전원과, 전력용 반도체 소자의 제어 단자 사이에 접속된 스위칭 소자를 구비하고, 스위칭 소자는, 직류 전원의 전원 전압이 저하된 경우에 온하거나, 또는, 직류 전원의 전원 전압이 저하된 상태에서 전력용 반도체 소자의 제어 단자 사이 전압이 상승한 경우에 온하여, 전력용 반도체 소자의 제어 단자 사이를 단락시키는 것을 특징으로 하는 것이다.
본 발명에 따른 전력용 반도체 소자의 구동 회로는, 전력용 반도체 소자의 제어 단자 사이에 접속된 스위칭 소자가, 직류 전원의 전원 전압이 저하된 경우에 온하거나, 또는, 직류 전원의 전원 전압이 저하된 상태에서 전력용 반도체 소자의 제어 단자 사이 전압이 상승한 경우에 온하여, 전력용 반도체 소자의 제어 단자 사이를 단락시키기 때문에, 간단한 회로 구성으로, 소비 전력을 억제하면서, 전압 변동 dV/dt에 대하여 고속으로 응답하여, 전력용 반도체 소자의 오동작을 방지할 수 있다.
도 1은 본 발명의 실시의 형태 1에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다.
도 2는 본 발명의 실시의 형태 2에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다.
도 3은 본 발명의 실시의 형태 3에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다.
도 4는 본 발명의 실시의 형태 4에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시의 형태 4에 있어서의 다른 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다.
도 6은 본 발명의 실시의 형태 5에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다.
도 7은 본 발명의 실시의 형태 6에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다.
(실시의 형태 1)
도 1은 본 발명을 실시하기 위한 실시의 형태 1에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다. 도 1에 있어서, 전력용 반도체 소자의 구동 회로(100)는, 제어 회로(3), 온용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(4), 오프용 MOSFET(5), 게이트 저항(6, 7), 제 1 직류 전원(8), 제 2 직류 전원(9), dV/dt 오동작 방지 회로(10)에 의해 구성되어 있다. 구동 회로(100)에는, 전력용 반도체 소자인 IGBT(1)가 접속되어 있다. IGBT(1)는, 병렬 접속된 다이오드를 구비하고 있다.
제어 회로(3)는, 전력용 반도체 소자인 IGBT(1)의 온 오프를 제어하는 것으로, 외부로부터의 제어 신호(2)에 따라, 온용 MOSFET(4) 및 오프용 MOSFET(5)를 제어한다. 온용 MOSFET(4)는 게이트 저항(6)을 사이에 두고 IGBT(1)의 게이트에 접속되고, 오프용 MOSFET(5)는 게이트 저항(7)을 사이에 두고 IGBT(1)의 게이트에 접속되어 있다. 제어 회로(3)가 온용 MOSFET(4)를 온, 오프용 MOSFET(5)를 오프함으로써, 게이트 저항(6)을 통해 IGBT(1)의 게이트에 충방전 전류가 흘러, IGBT(1)를 온한다. 한편, 제어 회로(3)가 온용 MOSFET(4)를 오프, 오프용 MOSFET(5)를 온함으로써, 게이트 저항(7)을 통해 IGBT(1)의 게이트에 충방전 전류가 흘러, IGBT(1)를 오프한다.
제 1 직류 전원(8) 및 제 2 직류 전원(9)은, IGBT(1)의 제어 단자 사이에 전압을 공급하는 직류 전원을 구성하고 있다. 제 1 직류 전원(8)은, IGBT(1)가 온 상태에서 IGBT(1)의 제어 단자 사이인 게이트-이미터 사이에 정전압을 공급하고, 제 2 직류 전원(9)은, IGBT(1)가 오프 상태애서 IGBT(1)의 제어 단자 사이인 게이트-이미터 사이에 부전압을 공급하는 것이다. IGBT(1)가 온 상태인 경우에는, 제어 회로(3)에 의해 온용 MOSFET(4)가 온, 오프용 MOSFET(5)가 오프로 되어 있기 때문에, IGBT(1)의 게이트-이미터 사이에는, 제 1 직류 전원(8)의 전원 전압에 의해 정전압이 인가된다. IGBT(1)의 이미터에는 제 2 직류 전원(9)이 접속되어 있고, IGBT(1)가 오프 상태인 경우에는, 제어 회로(3)에 의해 온용 MOSFET(4)가 오프, 오프용 MOSFET(5)가 온으로 되어 있기 때문에, IGBT(1)의 게이트-이미터 사이에는, 제 2 직류 전원(9)의 전원 전압 Ve에 의해 부전압 -Ve가 인가된다.
IGBT(1)의 게이트-이미터 사이에는 dV/dt 오동작 방지 회로(10)가 접속되어 있다. dV/dt 오동작 방지 회로(10)는, 정상적 온 소자인 n채널 JFET(Junction Field Effect Transistor)(11), 및, IGBT(1)의 이미터측에서 게이트측으로 역전류가 흐르는 것을 방지하기 위해 마련된 다이오드(12)에 의해 구성되어 있다. JFET(11)는, IGBT(1)의 게이트-이미터 사이(전력용 반도체 소자의 제어 단자 사이)에 접속된 스위칭 소자이다. JFET(11)의 게이트(제어 단자)는 제 2 직류 전원(9)의 음극측인 구동 회로(100)의 GND에 접속되고, JFET(11)의 소스는 IGBT(1)의 이미터에 접속되고, JFET(11)의 드레인은 다이오드(12)를 사이에 두고 IGBT(1)의 게이트에 접속되어 있다. 다이오드(12)는, JFET(11)에 대하여 직렬 접속되고, IGBT(1)의 게이트-이미터 사이에 접속되어 있다. 다이오드(12)의 애노드는, IGBT(1)의 게이트에 접속되고, 다이오드(12)의 캐소드는, JFET(11)에 접속되어 있다.
다음으로, 구동 회로(100)의 동작에 대하여 설명한다. 정상 상태, 즉, 제 2 직류 전원(9)의 전원 전압이 확립되어 있는 상태에서는, IGBT(1)의 오프 기간 중에, 예컨대 IGBT(1)에 병렬 접속된 다이오드의 리커버리 동작 등에 의해 IGBT(1)에 전압 변동 dV/dt가 인가된 경우에도, IGBT(1)의 게이트-이미터 사이에는 부전압 -Ve가 인가되고 있다. 이 때문에, IGBT(1)의 게이트-이미터 사이의 전압이 상승했다고 해도, 게이트-이미터 사이의 전압은 IGBT(1)의 역치 전압 이하로 억제되기 때문에, IGBT(1)가 잘못 온하지 않는다. 또한, JFET(11)의 게이트-소스 사이에는 부전압 -Ve가 인가되고 있고, JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜를 부전압 -Ve의 절대치 ｜Ve｜보다 낮게 설정함으로써, JFET(11)는 오프가(로) 되어, dV/dt 오동작 방지 회로(10)에는 전류는 흐르지 않는다. 이 때문에, 정상 상태에서의 IGBT(1)의 스위칭 동작에 영향을 주지 않는다.
한편, 이상 상태, 즉, 정전 등에 의해 제 2 직류 전원(9)의 전원 전압이 저하되면, IGBT(1)의 게이트-이미터 사이에 인가되는 부전압 -Ve의 절대치 ｜Ve｜가 저하된다. 그리고, 부전압 -Ve의 절대치 ｜Ve｜가 JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜보다 저하되면 JFET(11)가 온한다. 다시 말해, 직류 전원인 제 2 직류 전원(9)의 전원 전압이 저하된 경우에, JFET(11)가 온한다. 이 결과, JFET(11)는, IGBT(1)의 게이트-이미터 사이를 단락한다. 이 때문에, 이 상태에서 IGBT(1)에 전압 변동 dV/dt가 인가되더라도 IGBT(1)의 게이트 전압의 상승이 억제되어, IGBT(1)가 잘못 온하는 오동작을 방지할 수 있다.
본 발명의 전력용 반도체 소자의 구동 회로에서는, JFET(11)를 구동하기 위해 별도의 구동 회로나 전원 등을 마련할 필요가 없고, 간단한 회로 구성에 의해, 전압 변동 dV/dt에 기인하는 IGBT(1)의 오동작을 억제할 수 있다. 또한, 정상시에는, JFET(11)를 포함하는 dV/dt 오동작 방지 회로(10) 내에 전류가 흐르지 않기 때문에, 구동 회로(100)의 소비 전력을 억제할 수 있다. 또한, 제 2 직류 전원(9)의 전원 전압이 저하되어, 부전압 -Ve의 절대치 ｜Ve｜가 JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜보다 저하된 시점에 JFET(11)가 온하기 때문에, 고속 응답성이 좋아, IGBT(1)의 게이트 구동용 전원의 상승시뿐만 아니라, 운전 상태에서 정전이 발생하여, 다이오드의 리커버리에 의한 큰 전압 변동 dV/dt가 인가된 경우에 대해서도 IGBT(1)의 오동작을 방지할 수 있다.
본 실시의 형태에 나타낸 dV/dt 오동작 방지 회로(10)의 회로 구성은 일례이며, 전압 변동 dV/dt에 의한 오동작 방지의 기능을 만족시키고 있으면 좋고, JFET(11)를 다수 병렬로 이용하거나, 전류 제한용으로 전압 변동 dV/dt의 인가에 의해서도 IGBT(1)가 오동작하지 않을 정도의 낮은 임피던스의 저항을 JFET(11)의 게이트 또는 드레인에 접속하거나 하더라도 좋다. 또한, 본 실시의 형태에서는 정상적 온 소자로서 JFET(11)를 이용했지만, 그 기능을 만족시키고 있으면 좋고, 예컨대 디프레션(depression)형 MOSFET 등으로 치환하더라도 좋다.
이상과 같이, 정상적 온 소자를 IGBT(1)의 게이트-이미터 사이에 접속한다고 하는 간단한 회로 구성으로, 소비 전력을 억제하면서, 전압 변동 dV/dt에 대한 고속 응답이 가능하고, 전력용 반도체 소자의 오동작 방지 기능을 갖는 전력용 반도체 소자의 구동 회로를 얻을 수 있다.
(실시의 형태 2)
도 2는 본 발명을 실시하기 위한 실시의 형태 2에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다. 본 실시의 형태의 전력용 반도체 소자의 구동 회로는, dV/dt 오동작 방지 회로에 전류 증폭단을 구비한 점이 실시의 형태 1과 다르다. 전류 증폭단은, 전력용 반도체 소자의 게이트 용량이 크고, 정상적 온 소자인 JFET의 전류 용량이 부족한 경우에 대응하여, JFET의 소스 전류를 증폭하여, dV/dt 오동작 방지 회로에 흐르는 전류를 크게 하는 증폭 회로이다. 도 2에 있어서, 도 1과 동일한 부호를 붙인 것은, 동일하거나 또는 이에 상당하는 것이며, 이것은 명세서의 전문에 있어서 공통된 것이다. 또한, 명세서 전문에 나타내고 있는 구성 요소의 형태는, 어디까지나 예시이고 이들의 기재에 한정되는 것이 아니다.
본 실시의 형태의 dV/dt 오동작 방지 회로(30)에 있어서, 정상적 온 소자인 JFET(11)의 게이트가 구동 회로(110)의 GND에 접속되고, JFET(11)의 드레인이 다이오드(12)를 사이에 두고 IGBT(1)의 게이트에 접속되는 점은 실시의 형태 1과 같다. 그리고, dV/dt 오동작 방지 회로(30)에는, 증폭 회로를 구성하는 전류 증폭용 npn 트랜지스터(13), 다이오드(14), 및 저항(15)이 추가되어 있다. npn 트랜지스터(13)는, IGBT(1)의 게이트-이미터 사이에 접속되고, JFET(11)에 흐르는 전류를 증폭하는 정상적 오프(normally-OFF)의 스위칭 소자이다. JFET(11)의 소스는 저항(15)을 사이에 두고, IGBT(1)의 이미터에 접속된다. 또한, JFET(11)의 소스는 전류 증폭용 npn 트랜지스터(13)의 제어 단자인 베이스에도 접속되어 있다. npn 트랜지스터(13)의 이미터는 IGBT(1)의 이미터에, npn 트랜지스터(13)의 콜렉터는 다이오드(14)를 사이에 두고 IGBT(1)의 게이트에 접속되어 있다.
다음으로, 구동 회로(110)의 동작에 대하여 설명한다. 정상 상태, 즉, 제 2 직류 전원(9)의 전원 전압이 확립된 상태에서는, JFET(11)는 오프하고 있고, npn 트랜지스터(13)도 오프가 되어, dV/dt 오동작 방지 회로(30) 내에 전류는 흐르지 않는다. 이상 상태, 즉, 정전 등에 의해 제 2 직류 전원(9)의 전원 전압이 저하되면, IGBT(1)의 게이트-이미터 사이에 인가되는 부전압 -Ve의 절대치 ｜Ve｜가 저하된다. 그리고, 부전압 -Ve의 절대치 ｜Ve｜가 JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜보다 저하되면 JFET(11)가 온한다. 이 상태에서 IGBT(1)에 전압 변동 dV/dt가 인가되면, IGBT(1)의 게이트 전압이 상승하고, npn 트랜지스터(13)의 베이스에 전류가 흘러, npn 트랜지스터(13)가 온한다. 다시 말해, 직류 전원인 제 2 직류 전원(9)의 전원 전압이 저하된 상태에서 IGBT(1)의 제어 단자 사이 전압인 게이트 전압이 상승한 경우에, npn 트랜지스터(13)가 온한다. 이에 의해, IGBT(1)의 게이트-이미터 사이가 단락되어, IGBT(1)의 게이트 전압의 상승이 억제되어, IGBT(1)가 잘못 온하는 오동작을 방지할 수 있다.
npn 트랜지스터(13)를 구비한 것에 의해, 실시의 형태 1에 나타낸 dV/dt 오동작 방지 회로(10)에 비하여 dV/dt 오동작 방지 회로(30)에 흐르는 전류가 증폭되기 때문에, IGBT(1)의 게이트 용량이 큰 경우에도, IGBT(1)의 오동작을 방지할 수 있다. 또, JFET(11)의 역치 Vgs(off)의 절대치 ｜Vgs｜는, 실시의 형태 1과 같이 정상시의 부전압 -Ve의 절대치 ｜Ve｜보다 낮게 설정할 필요가 있지만, 본 실시의 형태에서는 npn 트랜지스터(13)가 온하는 베이스-이미터 사이 전압 Vbe도 JFET(11)의 소스에 인가되기 때문에, npn 트랜지스터(13)의 베이스-이미터 사이 전압 Vbe의 절대치 ｜Vbe｜를 JFET(11)의 역치 Vgs(off)의 절대치 ｜Vgs｜보다 낮게 설정한다.
본 실시의 형태에 있어서, 전류 증폭용 트랜지스터로서 npn 트랜지스터(13)를 이용했지만, n채널 MOSFET를 이용하더라도 좋다. 이 경우에는, MOSFET의 게이트-소스 사이의 역치 전압 Vth의 절대치 ｜Vth｜를 JFET(11)의 역치 Vgs(off)의 절대치 ｜Vgs｜보다 낮게 설정한다. 또, 본 실시의 형태에 있어서 설명한 dV/dt 오동작 방지 회로(30)의 구성은 JFET(11)의 소스 전류를 증폭하기 위한 일례이며, dV/dt 오동작 방지 회로가 그 기능을 만족시키고 있으면 좋고, 필요한 전류 용량에 따라 JFET(11)나 npn 트랜지스터(13)를 다수 병렬로 이용하더라도 좋고, npn 트랜지스터(13)를 달링턴 접속(Darlington connection)하더라도 좋고, JFET(11)의 게이트나 드레인, npn 트랜지스터(13)의 콜렉터나 베이스에 전류 제한용 저항을 접속하더라도 좋다.
이상과 같은 구성에 의해, IGBT(1)의 게이트-이미터 사이에 정상적 온 소자인 JFET(11)만을 접속한 경우에 비하여, npn 트랜지스터(13) 등에 의해 전류가 증폭되기 때문에, IGBT(1)의 제어 단자(게이트 단자)의 용량이 크고, JFET(11)만으로는 전류 용량이 부족한 경우에도, IGBT(1)가 잘못 온하는 오동작을 방지할 수 있다.
(실시의 형태 3)
도 3은 본 발명을 실시하기 위한 실시의 형태 3에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다. 본 실시의 형태의 전력용 반도체 소자의 구동 회로는, dV/dt 오동작 방지 회로의 전류 증폭용 트랜지스터로서 pnp 트랜지스터를 구비한 점이 실시의 형태 2와 다르다. dV/dt 오동작 방지 회로(40)에는, 증폭 회로를 구성하는 전류 증폭용 pnp 트랜지스터(16), 다이오드(14), 및 저항(15)이 마련되어 있다.
본 실시의 형태의 dV/dt 오동작 방지 회로(40)에 있어서, 정상적 온 소자인 JFET(11)의 게이트가 구동 회로(120)의 GND에 접속되고, JFET(11)의 소스가 IGBT(1)의 이미터에 접속되고, JFET(11)의 드레인은 저항(15) 및 다이오드(12)를 사이에 두고 IGBT(1)의 게이트에 접속되어 있다. 또한, JFET(11)의 드레인은 pnp 트랜지스터(16)의 제어 단자인 베이스에도 접속되어 있다. pnp 트랜지스터(16)는, IGBT(1)의 게이트-이미터 사이에 접속되고, JFET(11)에 흐르는 전류를 증폭하는 정상적 오프의 스위칭 소자이다. pnp 트랜지스터(16)의 이미터는 다이오드(14)를 사이에 두고 IGBT(1)의 게이트에 접속되고, pnp 트랜지스터(16)의 콜렉터는 IGBT(1)의 이미터에 접속되어 있다.
또, 본 실시의 형태에서는, 다이오드(12)의 애노드를 IGBT(1)의 게이트에 접속하고 있지만, 다이오드(12)의 애노드를 제 1 직류 전원(8)의 양극측에 접속하거나, 다이오드(12)를 설치하지 않고서, 저항(15)을 제 1 직류 전원(8)의 양극측에 접속하거나 하더라도 좋다. 또한, pnp 트랜지스터(16)의 콜렉터를 IGBT(1)의 이미터에 접속하고 있지만, pnp 트랜지스터(16)의 콜렉터를 구동 회로(120)의 GND에 접속하더라도 좋다.
다음으로, 구동 회로(120)의 동작에 대하여 설명한다. 정상 상태, 즉, 제 2 직류 전원(9)의 전원 전압이 확립된 상태에서는, JFET(11)는 오프하고 있고, pnp 트랜지스터(16)도 오프가 되어, dV/dt 오동작 방지 회로(40) 내에 전류는 흐르지 않는다. 이상 상태, 즉, 정전 등에 의해 제 2 직류 전원(9)의 전원 전압이 저하되면, IGBT(1)의 게이트-이미터 사이에 인가되는 부전압 -Ve의 절대치 ｜Ve｜가 저하된다. 그리고, 부전압 -Ve의 절대치 ｜Ve｜가 JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜보다 저하되면 JFET(11)가 온한다. 이 상태에서 IGBT(1)에 전압 변동 dV/dt가 인가되면, IGBT(1)의 게이트 전압이 상승하고, pnp 트랜지스터(16)의 베이스에 전류가 흘러, pnp 트랜지스터(16)가 온한다. 다시 말해, 직류 전원인 제 2 직류 전원(9)의 전원 전압이 저하된 상태에서 IGBT(1)의 제어 단자 사이 전압인 게이트 전압이 상승한 경우에, pnp 트랜지스터(16)가 온한다. 이에 의해, IGBT(1)의 게이트-이미터 사이가 단락되어, IGBT(1)의 게이트 전압의 상승이 억제되어, IGBT(1)가 잘못 온하는 오동작을 방지할 수 있다.
pnp 트랜지스터(16)를 구비한 것에 의해, 실시의 형태 1에 나타낸 dV/dt 오동작 방지 회로(10)에 비하여 dV/dt 오동작 방지 회로(40)에 흐르는 전류가 증폭되기 때문에, IGBT(1)의 게이트 용량이 큰 경우에도, IGBT(1)의 오동작을 방지할 수 있다.
여기서, 전류 증폭용 트랜지스터로서 npn 트랜지스터 대신 pnp 트랜지스터(16)를 이용하는 것의 특징에 대하여 설명한다. 실시의 형태 2와 같이 npn 트랜지스터(또는 p채널 MOSFET)를 이용하는 경우에는, npn 트랜지스터의 베이스-이미터 사이 전압이 JFET(11)의 소스-게이트 사이에도 인가되기 때문에, JFET(11)의 역치 Vgs(off)의 절대치 ｜Vgs｜를, npn 트랜지스터(13)의 베이스-이미터 사이 전압 Vbe의 절대치 ｜Vbe｜ 또는 MOSFET의 게이트-소스 사이의 역치 전압 Vth의 절대치 ｜Vth｜보다 높게 설정할 필요가 있었다. 그러나, 본 실시의 형태와 같이 pnp 트랜지스터(16)를 이용하는 경우에는, JFET(11)의 게이트-소스 사이에 인가되는 전압은 제 2 직류 전원(9)의 전원 전압에 의한 부전압 -Ve만이 되어, JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜를, npn 트랜지스터(13)의 베이스-이미터 사이 전압 Vbe의 절대치 ｜Vbe｜ 또는 MOSFET의 게이트-소스 사이의 역치 전압 Vth의 절대치 ｜Vth｜보다 높게 설정할 필요가 없다. 간단히 정상시의 제 2 직류 전원(9)의 전원 전압에 의한 부전압 -Ve에 대하여, JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜를 부전압 -Ve의 절대치 ｜Ve｜보다 낮게 설정하면 되고, 넓은 범위로 역치를 설정할 수 있다.
또, 본 실시의 형태에 있어서 설명한 dV/dt 오동작 방지 회로(40)의 구성은 JFET(11)의 소스 전류를 증폭하기 위한 일례이며, dV/dt 오동작 방지 회로가 그 기능을 만족시키고 있으면 좋고, 필요한 전류 용량에 따라 JFET(11)나 pnp 트랜지스터(16)를 다수 병렬로 이용하더라도 좋고, pnp 트랜지스터(16)를 달링턴 접속하더라도 좋고, JFET(11)의 게이트나 드레인, pnp 트랜지스터(16)의 콜렉터나 베이스에 전류 제한용 저항을 접속하더라도 좋다.
이상과 같은 구성에 의해, IGBT(1)의 게이트-이미터 사이에 정상적 온 소자인 JFET(11)만을 접속한 경우에 비하여, pnp 트랜지스터(16) 등에 의해 전류가 증폭되기 때문에, IGBT(1)의 제어 단자(게이트 단자)의 용량이 크고, JFET(11)만으로는 전류 용량이 부족한 경우에도, IGBT(1)가 잘못 온하는 오동작을 방지할 수 있다.
(실시의 형태 4)
도 4는 본 발명을 실시하기 위한 실시의 형태 4에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다. 본 실시의 형태의 전력용 반도체 소자의 구동 회로는, 전원 전압 검지 회로를 구비한 점이 실시의 형태 1과 다르다.
실시의 형태 1~3에 있어서는, 정전 등에 의해 구동 회로 내의 직류 전원의 전원 전압이 저하된 경우에는, JFET, 트랜지스터, 또는 MOSFET를 이용하여 IGBT(1)의 게이트-이미터 사이를 단락함으로써 IGBT(1)가 잘못 온하는 오동작을 방지하고 있다. 그러나, IGBT(1)가 온 상태에서 정전 등이 발생하여 직류 전원의 전원 전압이 저하되는 경우도 일어날 수 있다. 이 경우, 게이트 저항을 통해 IGBT(1)를 오프하는 것보다 먼저, dV/dt 오동작 방지 회로가 동작하면, IGBT(1)의 게이트-이미터 사이가 단락되어, 급속히 IGBT(1)가 턴오프(turn off)하여버린다고 하는 문제가 발생할 가능성이 있다. dV/dt 오동작 방지 회로에 제한 저항을 마련하는 것에 의해, 급속한 IGBT(1)의 턴오프를 회피하는 것도 가능하지만, 큰 전압 변동 dV/dt가 인가된 경우에는, dV/dt 오동작 방지 회로의 동작이 늦을 가능성도 있다. 그래서, 본 실시의 형태에 있어서의 전력용 반도체 소자의 구동 회로는, dV/dt 오동작 방지 회로가 동작하기 전에, IGBT(1)를 정상으로 턴오프하는 기능을 추가한 것이다.
도 4에 있어서, 전력용 반도체 소자의 구동 회로(130)에는, 실시의 형태 1에 나타낸 전력용 반도체 소자의 구동 회로(100)에 더하여, 전원 전압 검지 회로(17)가 추가되어 있다. 또, 실시의 형태 1~3에 나타낸 것 이외의 dV/dt 오동작 방지 회로라도 직류 전원의 전원 전압이 저하된 상태에서 IGBT의 게이트 전압의 상승을 억제한다고 하는 기능이 있으면, 예컨대 정상적 온 소자를 이용하지 않고서, 정상적 오프 소자를 이용한 회로라도, 급속한 IGBT의 턴오프를 회피한다고 하는 기능은 만족한다.
전원 전압 검지 회로(17)는 예컨대 비교기 등에 의해 구성되고, 제 2 직류 전원(9)의 전원 전압을 검지하기 위해, 제 2 직류 전원(9)의 양극측에 접속되어 있다. 전원 전압 검지 회로(17)의 전압 검지 레벨은, 제 2 직류 전원(9)의 전원 전압이 ΔV 저하된 시점에 전압 저하를 검지할 수 있도록 설정되어 있다. 여기서, ΔV는 전원 전압 검지 회로(17)가 검지하는 소정의 전원 전압 저하량이다. 또한, 전원 전압 검지 회로(17)의 전압 검지 레벨은, dV/dt 오동작 방지 회로(10)가 동작하기 시작하는 전압보다 높게 설정되어 있다. 제 2 직류 전원(9)의 전원 전압이 전압 검지 레벨 이하로 저하되면, 다시 말해, 제 2 직류 전원(9)의 전원 전압이 소정의 전원 전압 저하량에 도달하면, 전원 전압 검지 회로(17)는 제어 회로(3)에 오프 신호를 출력하고, 제어 회로(3)는 IGBT(1)를 턴오프하거나, 또는, IGBT(1)의 오프 상태를 유지하도록 온용 MOSFET(4) 및 오프용 MOSFET(5)를 제어한다. 이러한 동작을 행하기 때문에, 정전 등에 의해 제 2 직류 전원(9)의 전원 전압이 저하된 경우에도, dV/dt 오동작 방지 회로(10)가 동작하기 전에 IGBT(1)를 정상으로 턴오프할 수 있다.
여기서, 실시의 형태 1에 나타낸 dV/dt 오동작 방지 회로를 이용한 경우에 있어서의, 전원 전압 검지 회로(17)의 전압 검지 레벨 「Ve-ΔV」의 설정에 대하여 설명한다. JFET(11)의 역치 전압 Vgs(off)의 절대치 ｜Vgs｜에 대하여 전원 전압 검지 회로(17)의 전압 검지 레벨 「Ve-ΔV」의 절대치 ｜Ve-ΔV｜가, ｜Ve-ΔV｜>｜ Vgs｜의 관계를 만족시키도록 전압 검지 레벨을 설정한다. 여기서, 전원 전압 Ve와 스위칭 소자인 JFET(11)가 온하는 역치 전압 Vgs(off)의 차분이, JFET(11)가 온하는 제 2 직류 전원(9)의 전원 전압의 저하량이 된다. 다시 말해, ｜Ve-ΔV｜>｜Vgs｜의 관계를 만족시킨다는 것은, 전원 전압 검지 회로(17)가 검지하는 소정의 전원 전압 저하량을 JFET(11)가 온하는 제 2 직류 전원(9)의 전원 전압의 저하량보다 작게 하는 것이다.
이와 같이 설정함으로써, IGBT(1)가 온 상태에서 제 2 직류 전원(9)의 전원 전압이 저하된 경우, 제 2 직류 전원(9)의 전원 전압이 정상치 Ve에서 ΔV 저하된 시점에, 전원 전압 검지 회로(17)가 제 2 직류 전원(9)의 전원 전압의 저하를 검지한다. 그리고, 전원 전압 검지 회로(17)가 제어 회로(3)에 오프 지령을 출력하고, 제어 회로(3)가 IGBT(1)를 턴오프한다. 다음으로, 제 2 직류 전원(9)의 전원 전압이 JFET(11)의 역치 전압 Vgs(off)까지 저하된 시점에 JFET(11)가 온 상태가 되어, 전압 변동 dV/dt가 인가되더라도 IGBT(1)의 게이트 전압의 상승을 억제한다.
또, 도 4의 전력용 반도체 소자의 구동 회로(130)에서는, 전원 전압 검지 회로(17)가 제 2 직류 전원(9)의 전원 전압의 저하를 검지하는 예를 나타내고 있다. 그러나, 도 5의 전력용 반도체 소자의 구동 회로(140)에 나타내는 바와 같이, 전원 전압 검지 회로(17)를 제 1 직류 전원(8)의 양극측에 접속하여, 제 1 직류 전원(8)과 제 2 직류 전원(9)을 합한 전원 전압의 전압 저하를 검지하더라도 좋다. 이 경우에도, 전원 전압 검지 회로(17)가 전원 전압의 전압 저하를 검지하여, IGBT(1)를 턴오프하기 전에, dV/dt 오동작 방지 회로(10)가 동작하지 않도록 전원 전압 검지 회로(17)의 전압 검지 레벨과 dV/dt 오동작 방지 회로(10)가 동작하기 시작하는 전압(예컨대, JFET(11)의 역치 전압 Vge(off))을 설정한다.
도 5와 같이, 제 1 직류 전원(8)의 양극측에서 전압 검지를 행하면, 제 1 직류 전원(8)과 제 2 직류 전원(9) 중 어느 쪽의 전원 전압이 어떠한 비율로 저하되어 있는지 불명이지만, 제 2 직류 전원(9)의 전원 전압만이 저하된다고 하는 전제로 전압 검지 레벨을 설정해 두면, dV/dt 오동작 방지 회로(10)가 먼저 동작하지 않도록 설정할 수 있다. 예컨대, 제 2 직류 전원(9)의 전원 전압만이 저하되는 경우, 전원 전압 검지 회로(17)는 제 1 직류 전원(8)과 제 2 직류 전원(9)을 합한 전원 전압이 ΔV 저하된 시점에 검지하도록, ｜Ve-ΔV｜>｜Vgs｜의 관계를 만족시키도록 전압 검지 레벨 「Ve-ΔV」를 설정한다. 그리고, 직류 전원의 종류에 따라서는 정전이 발생한 경우에, 제 1 직류 전원(8)과 제 2 직류 전원(9)의 저하의 비율이 결정되는 경우도 있기 때문에, 그 경우에는 그 저하의 비율에 따라 전압 검지 회로(17)의 전압 검지 레벨과 JFET(11)의 역치 전압 Vgs(off)의 설정 범위를 넓히면 된다.
또, 실시의 형태 2, 3에 대해서도, 본 실시의 형태에 있어서 나타낸 전원 전압 검지 회로(17)를 더하는 것에 의해, 실시의 형태 2, 3에서 설명한 효과에 더하여, 본 실시의 형태에서 얻어지는 효과도 더불어 얻을 수 있다.
이상과 같이 제 1 직류 전원(8) 및 제 2 직류 전원(9) 중 적어도 어느 한쪽에서 공급되는 전압의 저하를 검지하는 전원 전압 검지 회로(17)를 구비했기 때문에, 전력용 반도체 소자의 온 기간 중에 정전 등에 의해 구동 회로(130)의 직류 전원의 전원 전압이 저하된 경우에도, 스위칭 소자가 온하기 전에, 전원 전압 검지 회로(17)에 의해 전력용 반도체 소자를 정상으로 오프할 수 있기 때문에, 전력용 반도체 소자를 고속으로 턴오프하는 것을 막을 수 있다.
(실시의 형태 5)
도 6은 본 발명을 실시하기 위한 실시의 형태 5에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다. 본 실시의 형태의 전력용 반도체 소자의 구동 회로는, dV/dt 오동작 방지 회로에 정상적 온 소자 대신에 정상적 오프 소자를 이용한 점이 실시의 형태 4와 다르다.
정상적 오프 소자를 이용한 dV/dt 오동작 방지 회로(50)는, 제 1 npn 트랜지스터(18), 제 2 npn 트랜지스터(19), 제 1 npn 트랜지스터(18)의 베이스-이미터 사이에 제 2 직류 전원(9)의 전원 전압을 분압하여 입력하기 위한 저항(20, 21), IGBT(1)의 게이트-이미터 사이에 직렬 접속되고, 그 접속점에 제 1 npn 트랜지스터(18)의 콜렉터 및 제 2 npn 트랜지스터(19)의 베이스가 접속되어 있는 저항(22, 23)에 의해 구성되어 있다.
구동 회로(150)의 동작에 대하여 설명한다. 정상 상태, 즉, 제 2 직류 전원(9)의 전원 전압이 확립된 상태에서는, 제 1 npn 트랜지스터(18)의 베이스-이미터 사이에는 제 2 직류 전원(9)의 전원 전압을 저항(20, 21)으로 분압한 전압이 인가되어, 제 1 npn 트랜지스터(18)가 온 상태가 된다. 제 1 npn 트랜지스터(18)가 온 상태가 되면, 제 2 npn 트랜지스터(19)의 베이스 전압은 구동 회로(150)의 GND 상당의 전압이 되어, 제 2 npn 트랜지스터(19)는 오프 상태가 되어, IGBT(1)의 통상의 스위칭 동작에 영향을 주지 않는다.
정전 등에 의해 제 2 직류 전원(9)의 전원 전압이 저하된 경우, 전원 전압 검지 회로(17)의 전압 검지 레벨을 dV/dt 오동작 방지 회로(50)의 역치보다 높게 설정하고 있기 때문에, 우선, 전원 전압 검지 회로(17)가 동작하여, IGBT(1)를 턴오프 또는 오프 상태를 유지한다. 그리고, 제 2 직류 전원(9)의 전원 전압이 더 저하되면 제 1 npn 트랜지스터(18)의 베이스-이미터 사이 전압이 저하되어, 제 1 npn 트랜지스터(18)가 오프한다. 이 상태에서 전압 변동 dV/dt가 인가되어 IGBT(1)의 게이트 전압이 상승하면, 저항(22)을 통해 제 2 npn 트랜지스터(19)의 베이스에 전류가 흘러, 제 2 npn 트랜지스터(19)가 온한다. 제 2 npn 트랜지스터(19)가 온함으로써, IGBT(1)의 게이트-이미터 사이가 단락되어, IGBT(1)의 게이트 전압의 상승을 억제할 수 있다. 다시 말해, 실시의 형태 4와 같이 전원 전압 검지 회로(17)가 검지하는 소정의 전원 전압 저하량을, IGBT(1)의 제어 단자 사이 전압인 게이트 전압이 상승한 경우에, 제 2 npn 트랜지스터(19)가 온하는 제 2 직류 전원(9)의 전원 전압의 저하량보다 작게 하고 있다.
또, 제 1 및 제 2 npn 트랜지스터(18, 19)의 특성이나 회로 상수에 따라서는 제 2 npn 트랜지스터(19)에 역전류가 흐르는 경우가 있기 때문에, 그와 같은 경우에는 제 2 npn 트랜지스터(19)와 IGBT(1)의 게이트의 사이에 역전류 방지용 다이오드를 삽입하면 된다. 이 역전류 방지용 다이오드는, 캐소드가 제 2 npn 트랜지스터(19)측이 되도록 삽입한다.
또, 본 실시의 형태에 있어서 설명한 dV/dt 오동작 방지 회로(50)의 구성은 일례이며, dV/dt 오동작 방지 회로가 그 기능을 만족시키고 있으면 좋고, 필요한 전류 용량에 따라 제 2 npn 트랜지스터(19)를 다수 병렬로 이용하더라도 좋고, 제 2 npn 트랜지스터(19)를 달링턴 접속하더라도 좋고, JFET(11)의 게이트나 드레인, 제 2 npn 트랜지스터(19)의 콜렉터나 베이스에 전류 제한용 저항을 접속하더라도 좋다.
또한, 본 실시의 형태에 있어서, 정상시에는 제 1 npn 트랜지스터(18)가 온 상태이며, IGBT(1)도 온 상태이면, 저항(22)에 전류가 계속 흐른다. 이 때문에, 저항(22)에서의 소비 전력을 억제하기 위해서는 저항(22)의 저항치를 크게 할 필요가 있다. 이에 의해, 제 2 npn 트랜지스터(19)의 베이스 전류가 작아지기 때문에, 제 2 npn 트랜지스터(19)를 달링턴 접속하는 것은 유효하다. 또한, 본 실시의 형태에 있어서는 npn 트랜지스터를 이용했지만, npn 트랜지스터 대신에 n채널 MOSFET를 사용할 수 있다.
또한, 도 6에 있어서, 전원 전압 검지 회로(17)가 제 2 직류 전원(9)의 전원 전압의 저하를 검지하는 예를 나타내고 있지만, 실시의 형태 4에서 설명한 바와 같이 전원 전압 검지 회로(17)를 제 1 직류 전원(8)의 양극측과 구동 회로(150)의 GND의 사이에 접속하여, 제 1 직류 전원(8)과 제 2 직류 전원(9)을 합한 전원 전압의 전압 저하를 검지하더라도 좋다. 이 경우에도, 전원 전압 검지 회로(17)가 전원 전압의 전압 저하를 검지하여, IGBT(1)를 턴오프하기 전에, dV/dt 오동작 방지 회로(50)가 동작하지 않도록 전원 전압 검지 회로(17)의 전압 검지 레벨과 dV/dt 오동작 방지 회로(50)가 동작하기 시작하는 전압을 설정한다.
이상과 같이, dV/dt 오동작 방지 회로(50)에 정상적 오프 소자인 제 1 및 제 2 npn 트랜지스터(18, 19)를 이용했기 때문에, 간단한 회로 구성으로 IGBT(1)의 오동작을 억제할 수 있다. 또한, 전원 전압 검지 회로(17)를 마련한 것에 의해, IGBT(1)의 온 기간 중에 정전 등에 의해 구동 회로(150)의 직류 전원의 전원 전압이 저하된 경우에도, dV/dt 오동작 방지 회로(50)의 정상적 오프 소자가 온하기 전에, 전력용 반도체 소자를 정상으로 오프할 수 있기 때문에, 전력용 반도체 소자를 고속으로 턴오프하는 것을 막을 수 있다.
(실시의 형태 6)
도 7은 본 발명을 실시하기 위한 실시의 형태 6에 있어서의 전력용 반도체 소자의 구동 회로의 구성을 나타내는 회로도이다. 본 실시의 형태의 전력용 반도체 소자의 구동 회로는, 직류 전원이 IGBT(1)의 제어 단자 사이인 게이트-이미터 사이에 정전압을 공급하는 제 1 직류 전원만으로 구성되는 점이 실시의 형태 5와 다르다. 본 실시의 형태는 콜렉터-이미터 사이의 전압 변동 dV/dt가 작은 경우 등, 오프 상태에서 게이트-이미터 사이에 부전압을 인가하지 않더라도 전력용 반도체 소자가 오동작하지 않는 경우에 적용되는 것이다.
도 7에 있어서, 전원 전압 검지 회로(17)를 제 1 직류 전원(8)의 양극측에 접속하여, 제 1 직류 전원(8)의 전압 저하를 검지하고 있다. 또한, 저항(20)은 제 1 직류 전원(8)의 음극측이 아닌, 제 1 직류 전원(8)의 양극측에 접속되어 있다. 정상적 오프 소자를 이용한 dV/dt 오동작 방지 회로(60)는, 제 1 npn 트랜지스터(18), 제 2 npn 트랜지스터(19), 제 1 npn 트랜지스터(18)의 베이스-이미터 사이에 제 1 직류 전원(8)의 전원 전압을 분압하여 입력하기 위한 저항(20, 21), IGBT(1)의 게이트-이미터 사이에 직렬 접속되고, 그 접속점에 제 1 npn 트랜지스터(18)의 콜렉터 및 제 2 npn 트랜지스터(19)의 베이스가 접속되어 있는 저항(22, 23)에 의해 구성되어 있다.
구동 회로(160)의 동작에 대하여 설명한다. 정상 상태, 즉, 제 1 직류 전원(8)의 전원 전압이 확립된 상태에서는, 제 1 직류 전원(8)의 양극측에 접속된 저항(20)을 통해 제 1 직류 전원(8)의 전원 전압을 저항(20, 21)으로 분압한 전압이, 제 1 npn 트랜지스터(18)의 베이스-이미터 사이에 인가되어, 제 1 npn 트랜지스터(18)가 온 상태가 된다. 여기서 제 1 npn 트랜지스터(18)의 콜렉터-이미터 사이 전압을 제 2 npn 트랜지스터(19)가 온 상태가 되는 베이스-이미터 사이 전압보다 낮아지도록 설정함으로써, 제 2 npn 트랜지스터(19)는 오프 상태가 되어, IGBT(1)의 통상의 스위칭 동작에 영향을 주지 않는다.
정전 등에 의해 제 1 직류 전원(8)의 전원 전압이 저하된 경우, 전원 전압 검지 회로(17)의 전압 검지 레벨을 dV/dt 오동작 방지 회로(60)의 역치보다 높게 설정하고 있기 때문에, 우선, 전원 전압 검지 회로(17)가 동작하여, IGBT(1)를 턴오프 또는 오프 상태를 유지한다. 그리고, 제 1 직류 전원(8)의 전원 전압이 더 저하되면 제 1 npn 트랜지스터(18)의 베이스-이미터 사이 전압이 저하되어, 제 1 npn 트랜지스터(18)가 오프한다. 이 상태에서 전압 변동 dV/dt가 인가되어 IGBT(1)의 게이트 전압이 상승하면, 저항(22)을 통해 제 2 npn 트랜지스터(19)의 베이스에 전류가 흘러, 제 2 npn 트랜지스터(19)가 온한다. 제 2 npn 트랜지스터(19)가 온함으로써, IGBT(1)의 게이트-이미터 사이가 단락되어, IGBT(1)의 게이트 전압의 상승을 억제할 수 있다.
또, 제 1 및 제 2 npn 트랜지스터(18, 19)의 특성이나 회로 상수에 따라서는 제 2 npn 트랜지스터(19)에 역전류가 흐르는 경우가 있기 때문에, 그와 같은 경우에는 제 2 npn 트랜지스터(19)와 IGBT(1)의 게이트의 사이에 역전류 방지용 다이오드를 삽입하면 된다. 이 역전류 방지용 다이오드는, 캐소드가 제 2 npn 트랜지스터(19)측이 되도록 삽입한다.
또, 본 실시의 형태에 있어서 설명한 dV/dt 오동작 방지 회로(60)의 구성은 일례이며, dV/dt 오동작 방지 회로가 그 기능을 만족시키고 있으면 좋고, 필요한 전류 용량에 따라 제 2 npn 트랜지스터(19)를 다수 병렬로 이용하더라도 좋고, 제 2 npn 트랜지스터(19)를 달링턴 접속하더라도 좋고, JFET(11)의 게이트나 드레인, 제 2 npn 트랜지스터(19)의 콜렉터나 베이스에 전류 제한용 저항을 접속하더라도 좋다.
이상과 같이, 직류 전원을 제 1 직류 전원만으로 구성하더라도, dV/dt 오동작 방지 회로(60)에 정상적 오프 소자인 제 1 및 제 2 npn 트랜지스터(18, 19)를 이용했기 때문에, 간단한 회로 구성으로 IGBT(1)의 오동작을 억제할 수 있다. 또한, 전원 전압 검지 회로(17)를 마련한 것에 의해, IGBT(1)의 온 기간 중에 정전 등에 의해 구동 회로(160)의 직류 전원의 전원 전압이 저하된 경우에도, dV/dt 오동작 방지 회로(60)의 정상적 오프 소자가 온하기 전에, 전력용 반도체 소자를 정상으로 오프할 수 있기 때문에, 전력용 반도체 소자를 고속으로 턴오프하는 것을 막을 수 있다.
또, 모든 실시의 형태에 있어서, 전력용 반도체 소자로서 IGBT를 이용하고 있지만, 예컨대 MOSFET 등의 전압 구동형 전력용 반도체 소자에 대해서도, 모든 실시의 형태에서 나타낸 전력용 반도체 소자의 구동 회로를 적용할 수 있다. 또한, 반도체로서 Si뿐만 아니라, SiC 등의 와이드갭 반도체에 대해서도, 모든 실시의 형태에서 나타낸 구동 회로를 적용할 수 있다. 또, SiC 등의 와이드갭 반도체는 역치 전압 Vth가 낮은 경우가 있어, 오동작하기 쉽기 때문에, SiC 등으로 제작한 전력용 반도체 소자에 대해서는, 모든 실시의 형태에서 나타낸 구동 회로를 이용하여 오동작을 방지할 수 있다고 하는 효과가 더욱 커진다.
1 : IGBT(전력용 반도체 소자)
2 : 제어 신호
3 : 제어 회로
4 : 온용 MOSFET
5 : 오프용 MOSFET
6, 7 : 게이트 저항
8 : 제 1 직류 전원
9 : 제 2 직류 전원
10, 30, 40, 50, 60 : dV/dt 오동작 방지 회로
11 : JFET
12, 14 : 다이오드
13 : npn 트랜지스터
15, 20~23 : 저항
16 : pnp 트랜지스터
17 : 전원 전압 검지 회로
18 : 제 1 npn 트랜지스터
19 : 제 2 npn 트랜지스터
100, 110, 120, 130, 140, 150, 160 : 구동 회로

Claims (10)

  1. 전력용 반도체 소자의 온 오프(on off)를 제어하는 제어 회로와,
    상기 전력용 반도체 소자의 제어 단자 사이에 전압을 공급하는 직류 전원과,
    상기 전력용 반도체 소자의 제어 단자 사이에 접속된 스위칭 소자
    를 구비하고,
    상기 스위칭 소자는, 상기 직류 전원의 전원 전압이 저하된 경우에 온하거나, 또는, 상기 직류 전원의 전원 전압이 저하된 상태에서 상기 전력용 반도체 소자의 제어 단자 사이 전압이 상승한 경우에 온하여, 상기 전력용 반도체 소자의 제어 단자 사이를 단락시키는 것
    을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  2. 제 1 항에 있어서,
    상기 직류 전원은, 상기 전력용 반도체 소자가 온 상태에서 상기 전력용 반도체 소자의 제어 단자 사이에 정전압을 공급하는 제 1 직류 전원과, 상기 전력용 반도체 소자가 오프 상태에서 상기 전력용 반도체 소자의 제어 단자 사이에 부전압을 공급하는 제 2 직류 전원에 의해 구성되고,
    상기 스위칭 소자는, 상기 제 2 직류 전원의 전원 전압이 저하된 경우에 온하거나, 또는, 상기 제 2 직류 전원의 전원 전압이 저하된 상태에서 상기 전력용 반도체 소자의 제어 단자 사이 전압이 상승한 경우에 온하여, 상기 전력용 반도체 소자의 제어 단자 사이를 단락시키는 것
    을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  3. 제 1 항에 있어서,
    상기 직류 전원의 전원 전압의 저하를 검지하여, 상기 직류 전원의 전원 전압이 소정의 전원 전압 저하량에 도달한 경우에 상기 전력용 반도체 소자를 오프하는 신호를 상기 제어 회로에 출력하는 전원 전압 검지 회로를 구비하고,
    상기 소정의 전원 전압 저하량을 상기 스위칭 소자가 온하는 상기 직류 전원의 전원 전압의 저하량보다 작게, 또는, 상기 소정의 전원 전압 저하량을 상기 전력용 반도체 소자의 제어 단자 사이 전압이 상승한 경우에 상기 스위칭 소자가 온하는 상기 직류 전원의 전원 전압의 저하량보다 작게 하는 것
    을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  4. 제 1 항에 있어서,
    상기 스위칭 소자는, 정상적 온(normally-ON) 소자인 것을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  5. 제 2 항에 있어서,
    상기 스위칭 소자는, 정상적 온 소자이며,
    상기 스위칭 소자의 제어 단자는, 상기 제 2 직류 전원의 음극측에 접속된 것
    을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  6. 제 1 항에 있어서,
    상기 스위칭 소자는, 정상적 오프(normally-OFF) 소자인 것을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  7. 제 1 항에 있어서,
    상기 전력용 반도체 소자의 제어 단자 사이에 접속되고, 상기 스위칭 소자에 흐르는 전류를 증폭하는 증폭 회로를 구비한 것을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  8. 제 1 항에 있어서,
    상기 전력용 반도체 소자의 제어 단자 사이에 상기 스위칭 소자와 직렬로 다이오드가 삽입되고,
    상기 다이오드는, 애노드측이 상기 전력용 반도체 소자의 게이트 단자측이 되도록 접속된 것
    을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  9. 제 2 항에 있어서,
    상기 스위칭 소자의 역치 전압의 절대치를, 상기 제 2 직류 전원의 정상시의 상기 부전압의 절대치보다 낮게 설정한 것을 특징으로 하는 전력용 반도체 소자의 구동 회로.
  10. 제 1 항에 있어서,
    상기 전력용 반도체 소자는, SiC 반도체인 것을 특징으로 하는 전력용 반도체 소자의 구동 회로.
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