DE112018001884T5 - Leistungsmodul - Google Patents

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transistors
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transistor
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Tatsuya Miyazaki
Hirotaka Otake
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Rohm Co Ltd
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Rohm Co Ltd
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Abstract

Ein Leistungsmodul (2) weist Folgendes auf: erste Transistoren Q1, Q4, die wenigstens eine Halbbrücke (1) bilden und bei einem oberen und unteren Arm von dieser angeordnet sind; zweite Transistoren QM1, QM4, deren Drains jeweils mit den Seiten von Gates G1 und G4 der ersten Transistoren verbunden sind und deren Sources jeweils mit den Seiten von Sources S1, S4 von diesen verbunden sind; Source-Signalverdrahtungsstrukturen SSP1, SSP4, die jeweils mit den Sources S1, S4 der ersten Transistoren verbunden sind; erste verbundene Leiter MSW1, MSW4 zum jeweiligen Verbinden zwischen den Source-Signalverdrahtungsstrukturen und den Sources der zweiten Transistoren; zweite Gate-Signalverdrahtungsstrukturen MGP1, MGP4, die jeweils mit Gates MG1, MG4 der zweiten Transistoren verbunden sind; und zweite verbundene Leiter MGW1, MGW4 zum jeweiligen Verbinden zwischen den Gate-Signalverdrahtungsstrukturen und den Gates der zweiten Transistoren. Längen der ersten Verbindungsleiter sind jeweils gleich oder geringer als Längen der zweiten Verbindungsleiter.

Description

  • TECHNISCHES GEBIET
  • Die hier beschriebenen Ausführungsf”ormen betreffen ein Leistungsmodul.
  • STAND DER TECHNIK
  • Viele Forschungsinstitutionen haben aktuell Forschung zur Entwicklung von Siliciumcarbid(SiC)-Vorrichtungen durchgeführt. Vorteile von SiC-Leistungsvorrichtungen gegenüber Si-Leistungsvorrichtungen schließen einen niedrigen Ein-Widerstand, eine hohe Schaltgeschwindigkeit, einen Hochtemperaturbetrieb usw. ein.
  • Schaltkreise, die Brückenschaltkreise aufweisen, wurden weithin für Schaltnetzteile und Motorantriebswechselrichter verwendet. In aus Transistoren bestehenden Brückenschaltkreisen gibt es ein Phänomen, bei dem, wenn ein Transistor eines einseitigen Arms mit hoher Geschwindigkeit EIN-geschaltet wird, eine Spannung zwischen Gate und Source auch geändert wird, was durch die Spannungsänderung zwischen dem Drain und der Source eines Transistors des andersseitigen Arms verursacht wird, und wobei dadurch eine Fehlfunktion (fehlerhaftes Einschalten) verursacht wird. Nicht nur kann ein Kurzschlussstrom aufgrund des fehlerhaften Einschaltens die Transistoren beschädigen, sondern kann auch einen Leistungsverlust erhöhen und ein Rauschen verursachen. Insbesondere wird in Metall-Oxid-Halbleiter-Feldeffekttransistoren (SiC-MOSFETs), weil ein Verhältnis zwischen einer parasitären Kapazität Cgs zwischen Gate und Source und einer parasitären Kapazität Cgd zwischen Gate und Drain klein ist und die Spannung zwischen Gate und Source stark geändert wird und ein Ein-Widerstand niedrig ist, der Kurzschlussstrom aufgrund des fehlerhaften Einschaltens auch erhöht und kann eine Beschädigung leicht auftreten.
  • Als ein Mittel zum Unterdrücken des fehlerhaften Einschaltens haben die Erfinder ein Verfahren zum Reduzieren einer Induktivität eines Kurzschlusspfades zwischen Gate und Source zu der Zeit des Transistorabschaltens durch Anordnen eines Aktivspiegelklemmschaltkreises zwischen dem Gate und der Source des SiC-MOSFET vorgeschlagen.
  • Es gab auch ein Verfahren zum Bilden eines Aktivspiegelklemmgebiets in einem Inneren eines Chips.
    • Patentliteratur 1: Japanische Patentanmeldung mit der Offenlegungs-Nr. H05-226994
    • Patentliteratur 2: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2015-126342
    • Patentliteratur 3: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2016-174033
  • KURZDARSTELLUNG DER ERFINDUNG
  • Technisches Problem
  • Selbst wenn ein neuer Kurzschlusspfad zwischen dem Gate und der Source des SiC-MOSFET mittels des Aktivspiegelklemmschaltkreises gebildet wird, ist jedoch, weil ein Unterdrückungseffekt einer Änderung der Spannung zwischen Gate und Source schwächer ist, falls die parasitäre Induktivität aufgrund einer Verdrahtungsstruktur, eines Drahtes oder dergleichen des Pfades groß ist, eine Gestaltung einschließlich eines Strukturlayouts notwendig, um einen gewünschten Effekt tatsächlich zu erhalten. Da der SiC-MOSFET einen relativ hohen Kanalwiderstand aufweist und der Ein-Widerstand hoch ist, selbst wenn ein MOSFET mit niedriger Durchbruchsspannung für die Aktivspiegelklemmschaltkreise in einem Chip eingebaut ist, ist er zudem nicht als ein Kurzschlusspfad geeignet.
  • Hinsichtlich der oben erwähnten Probleme stellen die Ausführungsformen ein Leistungsmodul, das einen starken Effekt des Unterdrückens von Fehlfunktionen aufweist und zum Realisieren von Hochgeschwindigkeitsschalten in der Lage ist, bereit.
  • Lösung zum Problem
  • Gemäß einem Aspekt der Ausführungsformen ist ein Leistungsmodul bereitgestellt, das Folgendes aufweist: erste Transistoren, die auf einem Isolationssubstrat angeordnet sind, wobei die ersten Transistoren wenigstens einen Satz einer Halbbrücke mit einem oberen und unteren Arm bilden, wobei die ersten Transistoren jeweils bei dem oberen und unteren Arm angeordnet sind; zweite Transistoren, die auf dem Isolationssubstrat angeordnet sind, wobei die Drains der zweiten Transistoren jeweils mit Gate-Seiten der ersten Transistoren verbunden sind und deren Sources jeweils mit Source-Seiten der ersten Transistoren verbunden sind; erste Source-Signalverdrahtungsstrukturen, die auf dem Isolationssubstrat angeordnet sind, wobei die ersten Source-Signalverdrahtungsstrukturen jeweils mit den Sources der ersten Transistoren verbunden sind; erste verbundene Leiter zum jeweiligen Verbinden zwischen den ersten Source-Signalverdrahtungsstrukturen und den Sources der zweiten Transistoren; zweite Gate-Signalverdrahtungsstrukturen, die auf dem Isolationssubstrat angeordnet sind, wobei die zweiten Gate-Signalverdrahtungsstrukturen jeweils mit Gates der zweiten Transistoren verbunden sind; und zweite verbundene Leiter zum jeweiligen Verbinden zwischen den zweiten Gate-Signalverdrahtungsstrukturen und den Gates der zweiten Transistoren, wobei Längen der ersten verbundenen Leiter jeweils gleich oder geringer als Längen der zweiten verbundenen Leiter sind.
  • Gemäß einem anderen Aspekt der Ausführungsformen ist ein Leistungsmodul bereitgestellt, das Folgendes aufweist: eine erste Verdrahtungsstruktur, eine zweite Verdrahtungsstruktur, eine dritte Verdrahtungsstruktur und eine vierte Verdrahtungsstruktur, die auf einem Isolationssubstrat angeordnet sind; einen ersten Transistor, der auf der ersten Verdrahtungsstruktur angeordnet ist und zum Ausführen eines Schaltvorgangs ausgebildet ist; einen zweiten Transistor, der auf der dritten Verdrahtungsstruktur angeordnet ist; einen ersten verbundenen Leiter zum Verbinden zwischen einer ersten Elektrode des ersten Transistors und der zweiten Verdrahtungsstruktur; einen zweiten verbundenen Leiter zum Verbinden zwischen einer ersten Elektrode des zweiten Transistors und der zweiten Verdrahtungsstruktur; einen dritten Verbindungsleiter zum Verbinden zwischen einer zweiten Elektrode des zweiten Transistors und der vierten Verdrahtungsstruktur; und einen vierten Verbindungsleiter zum Verbinden zwischen einer zweiten Elektrode des ersten Transistors und der dritten Verdrahtungsstruktur, wobei eine Länge des zweiten verbundenen Leiters gleich oder geringer als eine Länge des dritten verbundenen Leiters ist.
  • Gemäß einem noch anderen Aspekt der Ausführungsformen ist ein Leistungsmodul bereitgestellt, das Folgendes aufweist: ein Hauptsubstrat; eine erste Elektrodenstruktur, die auf dem Hauptsubstrat angeordnet ist, wobei die erste Elektrodenstruktur mit einem Positivseitenleistungsanschluss verbunden ist; eine zweite Elektrodenstruktur, die auf dem Hauptsubstrat angeordnet ist, wobei die zweite Elektrodenstruktur mit einem Negativseitenleistungsanschluss verbunden ist; einen ersten Transistor, wobei ein Drain von diesem auf der ersten Elektrodenstruktur angeordnet ist; eine erste Gate-Signalverdrahtungsstruktur, die mit einem Gate des ersten Transistors verbunden ist; einen zweiten Transistor, wobei ein Drain von diesem auf der ersten Gate-Signalverdrahtungsstruktur angeordnet ist; eine erste Source-Signalverdrahtungsstruktur, die mit einer Source des ersten Transistors verbunden ist; einen ersten verbundenen Leiter zum Verbinden zwischen der ersten Source-Signalverdrahtungsstruktur und der Source des zweiten Transistors; eine zweite Gate-Signalverdrahtungsstruktur, die mit einem Gate des zweiten Transistors verbunden ist; und einen zweiten verbundenen Leiter zum Verbinden zwischen der zweiten Gate-Signalverdrahtungsstruktur und einem Gate des zweiten Transistors, wobei eine Länge des ersten verbundenen Leiters gleich oder geringer als eine Länge des zweiten verbundenen Leiters ist.
  • Vorteilhafte Auswirkungen der Erfindung
  • Ein Leiter zum Verbinden jedes Elements weist immer einen parasitären Widerstand und eine parasitäre Induktivität auf, wenn der Aktivspiegelklemmschaltkreis in dem Leistungsmodul enthalten ist. Jedoch kann gemäß den Ausführungsformen durch Annehmen einer Layoutkonfiguration zum bevorzugten Reduzieren einer parasitären Komponente eines Teils, der sich extrem auf Fehlfunktionen des Transistors auswirkt, das Leistungsmodul bereitgestellt werden, das einen starken Effekt des Unterdrückens der Fehlfunktionen aufweist und zum Hochgeschwindigkeitsschalten in der Lage ist.
  • Figurenliste
    • [1] (a) Ein schematisches Planarstrukturkonfigurationsdiagramm, das eine fundamentale Struktur eines Leistungsmoduls gemäß einer ersten Ausführungsform zeigt, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie I-I aus 1A.
    • [2] (a) Ein schematisches Planarstrukturkonfigurationsdiagramm, das eine fundamentale Struktur eines Leistungsmoduls gemäß einem modifizierten Beispiel der ersten Ausführungsform zeigt, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie II-II aus 2(a).
    • [3] (a) Ein schematisches Planarstrukturkonfigurationsdiagramm, das das Leistungsmodul gemäß der ersten Ausführungsform zeigt, und (b) ein schematisches Querschnittsstrukturdiagramm, das einen Teil nahe einem Aktivspiegelklemmtransistor QM4 in dem Leistungsmodul zeigt, das 3(a) entspricht.
    • [4] Ein erklärendes Operationsdiagramm des Leistungsmoduls gemäß der ersten Ausführungsform.
    • [5] Ein Schaltkreiskonfigurationsdiagramm des Leistungsmoduls gemäß der ersten Ausführungsform.
    • [6] Ein schematisches Planarstrukturkonfigurationsdiagramm, das ein Leistungsmodul gemäß einer zweiten Ausführungsform zeigt.
    • [7] Ein Schaltkreiskonfigurationsdiagramm, das das Leistungsmodul gemäß der zweiten Ausführungsform zeigt.
    • [8] Ein schematisches Planarstrukturkonfigurationsdiagramm, das ein Leistungsmodul gemäß einer dritten Ausführungsform zeigt.
    • [9] Ein Schaltkreiskonfigurationsdiagramm, das das Leistungsmodul gemäß der dritten Ausführungsform zeigt.
    • [10] Ein schematisches Planarstrukturkonfigurationsdiagramm, das ein Leistungsmodul gemäß einer vierten Ausführungsform zeigt.
    • [11] Ein Schaltkreiskonfigurationsdiagramm, das das Leistungsmodul gemäß der vierten Ausführungsform zeigt.
    • [12] Ein erklärendes Operationsdiagramm des Leistungsmoduls gemäß der vierten Ausführungsform.
    • [13] Ein schematisches Planarstrukturkonfigurationsdiagramm, das ein Leistungsmodul gemäß einer fünften Ausführungsform zeigt.
    • [14] Ein erklärendes Anordnungsdiagramm für eine Schaltkreiskonfiguration des Leistungsmoduls gemäß der fünften Ausführungsform.
    • [15] Ein schematisches Planarstrukturkonfigurationsdiagramm, das ein Leistungsmodul gemäß einer sechsten Ausführungsform zeigt.
    • [16] Ein erklärendes Anordnungsdiagramm für eine Schaltkreiskonfiguration des Leistungsmoduls gemäß der sechsten Ausführungsform.
    • [17] Ein schematisches Planarstrukturkonfigurationsdiagramm, das ein Leistungsmodul gemäß einer siebten Ausführungsform zeigt.
    • [18] Ein schematisches Planarstrukturkonfigurationsdiagramm, das ein Leistungsmodul gemäß einer achten Ausführungsform zeigt.
    • [19] Ein Konfigurationsbeispiel eines Gate-Ansteuerungsschaltkreises, der auf das Leistungsmodul gemäß den Ausführungsformen anwendbar ist.
    • [20] (a) Ein erklärendes Diagramm, das eine Induktivität eines Leistungsschaltkreises zeigt, und (b) ein erklärendes Diagramm, das eine Gate-Induktivität eines Halbleiterelements zeigt.
    • [21] (a) Ein erklärendes Diagramm einer Fehlfunktion zu der Zeit eines MOS-Brückenvorgangs und (b) ein erklärendes Diagramm einer Verhinderung der Fehlfunktion durch eine aktive Spiegelklemme in dem Leistungsmodul gemäß den Ausführungsformen.
    • [22] Ein erklärendes Diagramm, das eine Induktivitätskomponente in einer Schaltkreiskonfiguration aus einem Leistungstransistor (SiC-MOSFET) und einem Aktivspiegelklemmtransistor in dem Leistungsmodul gemäß den Ausführungsformen zeigt.
    • [23] Ein Schaltkreiskonfigurationsdiagramm, das ein Spiegelklemmeinbaumodul und einen Gate-Ansteuerungsschaltkreis mit einer Halbbrückenkonfiguration in dem Leistungsmodul gemäß den Ausführungsformen zeigt.
    • [24] Ein erklärendes Diagramm von Signalpfaden, wenn ein einen negativen Bias anlegender Kondensator eingebaut ist und wenn der Kondensator nicht eingebaut ist, in 23 (LOA: der Fall, in dem der einen negativen Bias anlegende Kondensator eingebaut ist, und LOB: der Fall, in dem kein einen negativen Bias anlegender Kondensator eingebaut ist).
    • [25] Eine Beziehung zwischen einer Spitzenspannung Vgsp (V) zwischen Gate und Source und einer parasitären Induktivität LG (nH) zwischen Gate und Source in einem Simulationsergebnis eines Reduktionseffekts einer parasitären Induktivität in dem Leistungsmodul gemäß den Ausführungsformen, in denen der einen negativen Bias anlegende Kondensator eingebaut ist.
    • [26] (a) Ein schematisches Vogelperspektivenkonfigurationsdiagramm nach dem Bilden einer Harzschicht auf dem Leistungsmodul gemäß der ersten Ausführungsform, (b) ein schematisches Vogelperspektivenkonfigurationsdiagramm nach dem Bilden der Harzschicht auf dem Leistungsmodul gemäß der zweiten Ausführungsform, und (c) ein schematisches Vogelperspektivenkonfigurationsdiagramm nach dem Bilden der Harzschicht auf dem Leistungsmodul gemäß der siebten Ausführungsform.
    • [27] (a) Ein schematisches Schaltkreisrepräsentationsdiagramm eines SiC-MOSFET eines 1-in-1-Moduls, das das Leistungsmodul gemäß den Ausführungsformen ist, und (b) ein schematisches Schaltkreisrepräsentationsdiagramm eines IGBT eines 1-in-1-Moduls, das das Leistungsmodul gemäß den Ausführungsformen ist.
    • [28] Ein ausführliches Schaltkreisrepräsentationsdiagramm des SiC-MOSFET des 1-in-1-Moduls, das das Leistungsmodul gemäß den Ausführungsformen ist.
    • [29] (a) Ein schematisches Schaltkreisrepräsentationsdiagramm eines SiC-MOSFET eines 2-in-1-Moduls, das das Leistungsmodul gemäß den Ausführungsformen ist, und (b) ein schematisches Schaltkreisrepräsentationsdiagramm eines IGBT eines 2-in-1-Moduls, das das Leistungsmodul gemäß den Ausführungsformen ist.
    • [30] Ein schematisches Querschnittsstrukturdiagramm, das einen SiC-MOSFET einschließlich einer Source-Pad-Elektrode SPD und einer Gate-Pad-Elektrode GPD zeigt, welcher ein Beispiel für die Halbleitervorrichtung ist, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar ist.
    • [31] Ein schematisches Querschnittsstrukturdiagramm des IGBT einschließlich einer Emitterpadelektrode EPD und einer Gate-Pad-Elektrode GPD, welcher ein Beispiel für die Halbleitervorrichtung ist, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar ist.
    • [32] Ein schematisches Querschnittsstrukturdiagramm eines doppelt implantierten (Double Implanted) SiC-MOSFET (SiC-DIMOSFET), der ein Beispiel für eine Halbleitervorrichtung ist, die auf das Leistungsmodul gemäß den Ausführungsformen angewandt werden kann.
    • [33] Ein schematisches Querschnittsstrukturdiagramm eines SiC-Graben(Trench)-MOSFET (SiC-TMOSFET), welcher ein Beispiel für die Halbleitervorrichtung ist, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar ist.
    • [34] (a) Ein Beispiel für eine Schaltkreiskonfiguration, bei der der SiC-MOSFET als eine Halbleitervorrichtung angewandt ist und ein Snubber-Kondensator zwischen einem Leistungsanschluss PL und einem Erdungsanschluss (Masseanschluss) NL verbunden ist, und (b) ein Beispiel für eine Schaltkreiskonfiguration, bei der der IGBT als eine Halbleitervorrichtung angewandt ist und der Snubber-Kondensator zwischen dem Leistungsanschluss PL und dem Erdungsanschluss (Masseanschluss) NL verbunden ist, in einer Schaltkreiskonfiguration eines dreiphasigen Wechselstrom(AC)-Wechselrichters, der unter Verwendung des Leistungsmoduls gemäß den Ausführungsformen geformt ist.
    • [35] Ein Beispiel für eine Schaltkreiskonfiguration, bei der der SiC-MOSFET als die Halbleitervorrichtung angewandt ist, in einer Schaltkreiskonfiguration eines dreiphasigen AC-Wechselrichters, der unter Verwendung des Leistungsmoduls gemäß den Ausführungsformen geformt ist.
    • [36] Ein Beispiel für eine Schaltkreiskonfiguration, bei der der IGBT als die Halbleitervorrichtung angewandt ist, in einer Schaltkreiskonfiguration eines dreiphasigen AC-Wechselrichters, der unter Verwendung des Leistungsmoduls gemäß den Ausführungsformen geformt ist.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Als Nächstes werden die Ausführungsformen unter Bezugnahme auf die Zeichnungen beschrieben. In der Beschreibung der folgenden Zeichnungen ist die identische oder ähnliche Bezugsziffer an dem identischen oder ähnlichen Teil angehängt. Es ist jedoch anzumerken, dass die Zeichnungen schematisch sind und daher die Beziehung zwischen Dicke und der ebenen Größe und das Verhältnis der Dicke von dem tatsächlichen Gegenstand abweichen. Daher sollten eine ausführliche Dicke und Größe unter Berücksichtigung der folgenden Erklärung bestimmt werden. Natürlich ist der Teil, von dem die Beziehung und das Verhältnis einer gemeinsamen Größe in gemeinsamen Zeichnungen abweichen, ebenfalls eingeschlossen.
  • Zudem zeigen die nachfolgend gezeigten Ausführungsformen die Einrichtung und das Verfahren zum Verwirklichen der technischen Idee; und die Ausführungsformen spezifizieren nicht das Material, die Form, die Struktur, die Platzierung usw. jedes Komponententeils als das Folgende. Die Ausführungsformen können geändert werden, ohne von der Idee oder dem Schutzumfang der Ansprüche abzuweichen.
  • [Erste Ausführungsform]
  • (Fundamentale Struktur)
  • 1 (a) zeigt eine schematische Planarstrukturkonfiguration einer fundamentalen Struktur eines Leistungsmoduls gemäß der ersten Ausführungsform und 1 (b) zeigt eine schematische Querschnittsstruktur entlang der Linie I-I aus 1(a). Die fundamentale Struktur des Leistungsmoduls gemäß der ersten Ausführungsform kann zum Beispiel auf ein 1-in-1-Modul angewandt werden.
  • Wie in 1(a) und 1(b) gezeigt, weist das Leistungsmodul der fundamentalen Struktur gemäß der ersten Ausführungsform Folgendes auf: ein keramisches Substrat 8; Elektrodenstrukturen 10U, SSP (10U), MGP (10U), die auf dem keramischen Substrat 8 angeordnet sind; einen Aktivspiegelklemmtransistor QM, der auf der Elektrodenstruktur 10U angeordnet ist und zum Kurzschließen zwischen einem Gate und einer Source eines (nicht veranschaulichten) Zielleistungstransistors ausgebildet ist; und eine Elektrodenstruktur 10D, die auf einer Rückseitenoberfläche des keramischen Substrats 8 angeordnet ist.
  • Wie in 1(a) und 1(b) gezeigt, weist das Leistungsmodul gemäß der ersten Ausführungsform Folgendes auf: einen Aktivspiegelklemmtransistor QM, wobei ein Drain von diesem mit einer Gate-Seite eines (nicht veranschaulichten) Zielleistungstransistors verbunden ist und eine Source von diesem mit einer Source-Seite davon verbunden ist; eine Source-Signalverdrahtungsstruktur SSP, die mit der Source des (nicht veranschaulichten) Zielleistungstransistors verbunden ist; einen verbundenen Leiter MSW zum Verbinden zwischen der Source-Signalverdrahtungsstruktur SSP und einer Spiegelklemm-Source MS des Aktivspiegelklemmtransistors QM; eine Gate-Signalverdrahtungsstruktur MGP, die mit einem Spiegelklemm-Gate MG des Aktivspiegelklemmtransistors QM verbunden ist; und einen verbundenen Leiter MGW zum Verbinden zwischen einer Gate-Signalverdrahtungsstruktur MGP und dem Spiegelklemm-Gate MG des Aktivspiegelklemmtransistors QM. In diesem Zusammenhang ist eine Länge des verbundenen Leiters MSW gleich oder geringer als eine Länge des verbundenen Leiters MGW. In diesem Zusammenhang können der verbundene Leiter MSW und der verbundene Leiter MGW jeweils Drähte sein.
  • Die Anordnung der Ausführungsformen berücksichtigt die parasitäre Induktivität in der Signalverdrahtung des Aktivspiegelklemmtransistors QM.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist bei dem Leistungsmodul gemäß der ersten Ausführungsform der Aktivspiegelklemmtransistor QM in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor QM so angeordnet, dass die Signalstruktur so gebildet wird, dass die Länge des Source-Verdrahtungsbondmaterials des Aktivspiegelklemmtransistors QM gleich oder geringer als die Länge des Gate-Verdrahtungsbondmaterials ist. Ein Zweck und ein Effekt dieser Konfiguration werden in dem unten beschriebenen Leistungsmodul 2 gemäß der ersten Ausführungsform inklusive erklärt.
  • Zudem zeigt 2(a) eine schematische Planarstrukturkonfiguration einer fundamentalen Struktur eines Leistungsmoduls gemäß einem modifizierten Beispiel der ersten Ausführungsform und zeigt 2(b) eine schematische Querschnittsstruktur entlang der Linie II-II aus 2(a). Die fundamentale Struktur des Leistungsmoduls gemäß dem modifizierten Beispiel der ersten Ausführungsform kann auch zum Beispiel auf ein 1-in-1-Modul angewandt werden.
  • Wie in 2(a) und 2(b) gezeigt, weist die fundamentale Struktur des Leistungsmoduls gemäß dem modifizierten Beispiel der ersten Ausführungsform Folgendes auf: ein keramisches Substrat 8; Elektrodenstrukturen 10U, SSP (10U), MGP (10U), die auf dem keramischen Substrat 8 angeordnet sind; einen Aktivspiegelklemmtransistor QM, der auf der Elektrodenstruktur 10U angeordnet ist und zum Kurzschließen zwischen einem Gate und einer Source eines (nicht veranschaulichten) Zielleistungstransistors ausgebildet ist; und eine Elektrodenstruktur 10D, die auf einer Rückseitenoberfläche des keramischen Substrats 8 angeordnet ist.
  • Wie in 2(a) und 2(b) gezeigt, weist das Leistungsmodul gemäß dem modifizierten Beispiel der ersten Ausführungsform Folgendes auf: einen Aktivspiegelklemmtransistor QM, wobei ein Drain von diesem mit einer Gate-Seite eines (nicht veranschaulichten) Zielleistungstransistors verbunden ist und eine Source von diesem mit einer Source-Seite davon verbunden ist; eine Source-Signalverdrahtungsstruktur SSP, die mit der Source des (nicht veranschaulichten) Zielleistungstransistors verbunden ist; einen Leiterrahmen LFS zum Verbinden zwischen der Source-Signalverdrahtungsstruktur SSP und einer Spiegelklemm-Source MS des Aktivspiegelklemmtransistors QM; eine Gate-Signalverdrahtungsstruktur MGP, die mit einem Spiegelklemm-Gate MG des Aktivspiegelklemmtransistors QM verbunden ist; und einen Leiterrahmen LFG zum Verbinden zwischen einer Gate-Signalverdrahtungsstruktur MGP und dem Spiegelklemm-Gate MG des Aktivspiegelklemmtransistors QM. In diesem Zusammenhang ist eine Länge des Leiterrahmens LFS gleich oder geringer als eine Länge des Leiterrahmens LFG.
  • Die Leiterrahmen LFS, LFG sind durch eine Lötschicht 13 mit der Spiegelklemm-Source MS bzw. dem Spiegelklemm-Gate MG des Aktivspiegelklemmtransistors QM verbunden und sind durch eine Lötschicht 12 mit der Source-Signalverdrahtungsstruktur SSP bzw. der Gate-Signalverdrahtungsstruktur MGP verbunden. Zudem ist ein Drain des Aktivspiegelklemmtransistors QM auch durch die Lötschicht 12 mit der Elektrodenstruktur 10U verbunden.
  • Obwohl in 2 das Beispiel gezeigt ist, bei dem der Leiterrahmen LFG so angeordnet ist, dass er mit dem Leiterrahmen LFS überlappt, kann nicht nur eine solche Konfiguration, sondern können außerdem beide zum Beispiel in der gleichen Ebene angeordnet sein. Zudem ist ein Zuleitungsanschluss LT, der mit einem Drain des Aktivspiegelklemmtransistors QM verbunden ist, mit der Elektrodenstruktur 10U verbunden. In dem Fall der Konfiguration in dem 1-in-1-Modul ist der Zuleitungsanschluss LT, der mit dem Drain des Aktivspiegelklemmtransistors QM verbunden ist, mit einem Gate des (nicht veranschaulichten) Zielleistungstransistors verbunden.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist bei dem Leistungsmodul gemäß dem modifizierten Beispiel der ersten Ausführungsform der Aktivspiegelklemmtransistor QM in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor QM so angeordnet, dass die Signalstruktur so gebildet wird, dass die Länge des Leiterrahmens LFS des Aktivspiegelklemmtransistors QM gleich oder geringer als die Länge des Leiterrahmens LFG ist.
  • Bei den Leistungsmodulen gemäß der ersten Ausführungsform und dem modifizierten Beispiel davon ist der Aktivspiegelklemmtransistor QM in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen. In diesem Zusammenhang werden die Induktivität des Leistungsschaltkreises und die Gate-Induktivität des Leistungstransistors unten unter Bezugnahme auf 20(a) und 20(b) erwähnt.
  • (2-in-1-Konfiguration)
  • 3(a) zeigt eine schematische Planarstrukturkonfiguration eines Leistungsmoduls gemäß der ersten Ausführungsform und 3(b) zeigt eine schematische Querschnittsstruktur eines Teils nahe einem Aktivspiegelklemmtransistor QM4 in dem Leistungsmodul, das 3(a) entspricht. 4 zeigt ein erklärendes Operationsdiagramm des Leistungsmoduls gemäß der ersten Ausführungsform und 5 zeigt eine Schaltkreiskonfiguration des Leistungsmoduls gemäß der ersten Ausführungsform. In diesem Zusammenhang zeigt die Schaltkreiskonfiguration, die in 5 mit der gestrichelten Linie umgeben ist, einen Leistungsschaltkreis 1 des Leistungsmoduls 2 gemäß der ersten Ausführungsform.
  • 3 zeigt eine schematische Planarstrukturkonfiguration vor dem Bilden einer Harzschicht 120 in einem Modul mit der eingebauten Halbbrücke als das Leistungsmodul 2 gemäß der ersten Ausführungsform, und 26(a) zeigt eine schematische Vogelperspektivenansichtskonfiguration nach dem Bilden der Harzschicht 120. Das Leistungsmodul 2 gemäß der ersten Ausführungsform weist eine Konfiguration eines Moduls mit der eingebauten Halbbrücke auf und zwei Sätze der Leistungstransistoren Q1, Q4 (z. B. SiC-MOSFETs) sind in einem Modul eingebaut. 3 zeigt ein Beispiel, bei dem 3 Chips der Leistungstransistoren Q1, Q4 jeweils parallel zueinander angeordnet sind.
  • Wie in 3 und 26 gezeigt, weist das Leistungsmodul 2 gemäß der ersten Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite des keramischen Substrats 8 angeordnet sind; einen Gate-Anschluss GT1, einen Source-Sense-Anschluss SST1 und einen Spiegelklemm-Gate-Anschluss MGT1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; Ausgangsanschlüsse O (D4) und O (S1), die auf einer dritten Seite angeordnet sind, die der ersten Seite gegenüberliegt; und einen Gate-Anschluss GT4, einen Source-Sense-Anschluss SST4 und einen Spiegelklemm-Gate-Anschluss MGT4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenü berl iegt.
  • Zudem sind die Leistungstransistoren Q1, Q4 nach oben zeigend auf Drain-Strukturen D1 und D4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind, und sind die Aktivspiegelklemmtransistoren QM1, QM4 jeweils nach oben zeigend auf Spiegelklemm-Drain-Strukturen MDP1, MDP4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind.
  • In diesem Zusammenhang sind der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit einer Gate-Signalverdrahtungsstruktur GL1 (MDP1) bzw. einer Source-Signalverdrahtungsstruktur SSP1 (MSP1) des Leistungstransistors Q1 (MSP1) verbunden und sind der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 mit einer Gate-Signalverdrahtungsstruktur GL4 (MDP4) bzw. einer Source-Signalverdrahtungsstruktur SSP4 (MSP4) in dem Leistungstransistor Q4 (MSP4) verbunden.
  • Wie in 3 gezeigt, sind, von den Leistungstransistoren Q1, Q4, Source-Drähte SW1, SW4 zu der Drain-Struktur D4 (S1) bzw. der Source-Struktur S4 hin verbunden, die auf dem Keramiksubstrat 8 angeordnet sind, sind Gate-Drähte GW1, GW4 jeweils zu den Gate-Signalverdrahtungsstrukturen GL1, GL4 hin verbunden und sind Source-Sense-Drähte SSW1, SSW4 jeweils zu den Source-Signalverdrahtungsstrukturen SSP1, SSP4 hin verbunden.
  • Gleichermaßen sind, wie in 3 gezeigt, von den Aktivspiegelklemmtransistoren QM1, QM4, Spiegelklemm-Source-Drähte MSW1, MSW4 jeweils zu den Source-Sense-Signalverdrahtungsstrukturen SSP1, SSP4 hin verbunden, die auf dem Keramiksubstrat 8 angeordnet sind, und sind Spiegelklemm-Gate-Drähte MGW1, MGW4 jeweils zu den Gate-Signalverdrahtungsstrukturen MGP1, MGP4 hin verbunden.
  • Zudem sind die Gate-Anschlüsse GT1, GT4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Gate-Signalverdrahtungsstrukturen GL1, GL4 verbunden und sind die Source-Sense-Anschlüsse SST1 und SST4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Source-Sense-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden.
  • Zudem kann das Leistungsmodul 2 gemäß der ersten Ausführungsform Spiegelklemm-Gate-Widerstände MR1 bzw. MR4 aufweisen, wie in 3(a) und 5 gezeigt ist. Die Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 sind jeweils durch die Spiegelklemm-Gate-Widerstände MR1, MR4 mit den Gate-Signalverdrahtungsstrukturen MGP1, MGP4 verbunden. Die Spiegelklemm-Gate-Widerstände MR1, MR4 sind Widerstände, die zum Unterdrücken einer Gate-Stoßspannung aufgrund einer scharfen Änderung des Gate-Stroms während des Spiegelklemmvorgangs verwendet werden. Die Gate-Widerstände MR1, MR4 weisen auch eine Funktion zum Steuern eines Ausgangsstroms eines Gate-Ansteuerungs-IC (IC: Integrated Circuit - integrierter Schaltkreis) auf, so dass der Nennbereich nicht überschritten wird.
  • Zudem sind Widerstände DR1 und DR4 zur elektrischen Entladung zwischen den Gate-Signalverdrahtungsstrukturen GL1, GL4 bzw. den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden.
  • Das Leistungsmodul 2 gemäß der ersten Ausführungsform kann die Widerstände DR1 und DR4 zur elektrischen Entladung aufweisen, wie in 3(a) und 5 gezeigt ist. Die Widerstände DR1 und DR4 zur elektrischen Entladung sind zwischen den Gate-Signalverdrahtungsstrukturen GL1, GL4 bzw. den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden. Ein Push-Pull-Schaltkreis, der durch Aufnehmen eines pnp-Transistors Qp/eines npn-Transistors Qn geformt ist, wird bei einer vorhergehenden Stufe verwendet, um das Gate-Eingangssignal zu verstärken (siehe 19 und 23). Eine Spannung für ein Diffusionspotential aufgrund eines pn-Übergangs (näherungsweise 0,6 V im Fall von Si) verbleibt zwischen dem Gate und der Source, selbst nach dem Ausschalten des pnp-Transistors Qp. Die Widerstände DR1 und DR4 zur elektrischen Entladung sind Widerstände, die zum Entladen der verbleibenden Spannung verwendet werden, um die Spannung auf 0 V zu reduzieren. Die Widerstände DR1 und DR4 sind nicht immer notwendig, wenn die Aktivspiegelklemmtransistoren QM1, QM4 verwendet werden, aber sind notwendig, wenn die Aktivspiegelklemmtransistoren QM1, QM4 nicht verwendet werden.
  • Der Positivseitenleistungsanschluss P und der Negativseitenleistungsanschluss N und die Gate-Anschlüsse GT1, GT4 und SST1, SST4 zur externen Extraktion können zum Beispiel aus Cu gebildet sein.
  • Zum Beispiel kann das keramische Substrat 8 aus Al2O3, AIN, SiN, AlSiC oder Graphit oder SiC gebildet sein, wovon wenigstens die Oberfläche eine Isolation ist.
  • Der Hauptverdrahtungsleiter (Elektrodenstruktur) kann durch Einbinden von zum Beispiel Cu, AI oder dergleichen gebildet werden.
  • Die Source-Drähte SW1, SW4, die Gate-Drähte GW1, GW4 und die Source-Sense-Drähte SSW1, SSW4 können durch Einbinden von zum Beispiel AI, AICu oder dergleichen gebildet werden. Erste verbundene Leiter MSW1, MSW4 und zweite verbundene Leiter MGW1, MGW4, die unten erwähnt werden, können auch durch Einbinden von zum Beispiel Al, AlCu oder dergleichen gebildet werden, wenn sie durch Bonddrähte gebildet werden.
  • SiC-basierte Leistungsvorrichtungen, z. B. SiC-DIMISFET und SiC-TMISFET, oder GaN-basierte Leistungsvorrichtungen, z. B. ein GaN-basierter Transistor mit hoher Elektronenbeweglichkeit (HEMT: High Electron Mobility Transistor) sind als die Leistungstransistoren Q1, Q4 anwendbar. In manchen Fällen sind Leistungsvorrichtungen, z. B. Si-basierte MOSFETs und IGBTs ebenfalls darauf anwendbar.
  • Zudem können Spritzpressharze, duroplastische Harze usw., die auf die SiC-basierte Halbleitervorrichtung anwendbar sind, als die Harzschicht 120 verwendet werden. Zudem können siliconbasierte Harze, z. B. Silicongel, teilweise darauf angewandt werden, oder es können Hüllentypleistungsmodule angenommen werden, die auf die Gesamtheit davon anzuwenden sind.
  • Der Spannungsstoß zwischen Gate und Source (ΔV), der zu einer Fehlfunktion von Transistoren führt, wird durch einen Widerstand (R), eine Induktivität (L) und eine Stromvariation (dl/dt) in einem Pfad zwischen Gate und Source produziert und wird durch ΔV=RI+L(dl/dt) ausgedrückt. In dieser Gleichung kann die Komponente von L(dl/dt) ein großer Wert sein, wenn zum Beispiel Hochgeschwindigkeitsschalten eines starken Stroms unter Verwendung eines SiC-MOSFET mit großer Kapazität durchgeführt wird.
  • Die Aktivspiegelklemmtransistoren sind installiert, um den Pfad zwischen Gate und Source kurzzuschließen, um die Induktivität zu reduzieren. Jedoch wurde ein solcher Aktivspiegelklemmtransistor, der in Patentliteratur 2 offenbart wurde, außerhalb des Moduls installiert, und dadurch wurde kein ausreichender Effekt erhalten. Um die Leistungstransistoren, wie etwa einen SiC-MOSFET, mit höherer Geschwindigkeit zu schalten, ist es notwendig, den Aktivspiegelklemmtransistor näher an dem Leistungstransistor zu installieren. Eines der Verfahren ist das Einbauen in das Modul.
  • Um den maximalen Effekt in einem Layout eines Moduls zu erhalten, das zum tatsächlichen Einbauen des Aktivspiegelklemmtransistors in der Lage ist, ist ein speziell zu erwähnender Gegenstand das „Reduzieren der Induktivität der Source-Verdrahtung so weit wie möglich“.
  • Die parasitäre Induktivität der Signalverdrahtung des Aktivspiegelklemmtransistors entspricht der Induktivität des Signaldrahtes. Um eine Fehlfunktion zu unterdrücken, ist es wirksam, den Source-Signaldraht zu verkürzen.
  • Falls die Induktivität eines solchen Source-Signaldrahts groß ist, wird die Induktivität des Pfades zwischen Gate und Source schlussendlich erhöht und daher kann eine Fehlfunktion nicht unterdrückt werden. Da die Gate-Verdrahtung zwangsläufig außerhalb (oder bei einer äquidistanten Position) der Source-Verdrahtung angeordnet ist, wenn die Source-Verdrahtung so weit wie möglich verkürzt wird, wird hier der Ausdruck „der Aktivspiegelklemmtransistor ist so angeordnet, dass die Länge des Source-Verdrahtungsbondmaterials gleich oder geringer als die Länge des Gate-Verdrahtungsbondmaterials ist“ verwendet.
  • Da es auch möglich ist, die Source-Verdrahtung zu verkürzen und auch die Gate-Verdrahtung mit der dazu ähnlichen Länge zu bilden, ist außerdem in Abhängigkeit von dem Layout ein Fall eingeschlossen, in dem die Länge des Source-Verdrahtungsbondmaterials äquivalent zu der Länge des Gate-Verdrahtungsbondmaterials ist.
  • Wie in 3(a) gezeigt, weist das Leistungsmodul 2 gemäß der ersten Ausführungsform Folgendes auf: Leistungstransistoren Q1, Q4, die eine Halbbrücke bilden, wobei die Leistungstransistoren Q1, Q4 bei einem oberen bzw. unteren Arm der Halbbrücke 1 angeordnet sind; Aktivspiegelklemmtransistoren QM1, QM4, deren Drains jeweils mit den Seiten der Gates G1 und G4 der Leistungstransistoren Q1, Q4 verbunden sind und deren Sources jeweils mit den Seiten der Sources S1, S4 der Leistungstransistoren Q1, Q4 verbunden sind; Source-Signalverdrahtungsstrukturen SSP1, SSP4, die jeweils mit den Sources S1, S4 der Leistungstransistoren Q1, Q4 verbunden sind; verbundene Leiter MSW1, MSW4 zum jeweiligen Verbinden zwischen den Source-Signalverdrahtungsstrukturen SSP1, SSP4 und den Sources der Aktivspiegelklemmtransistoren QM1, QM4; Gate-Signalverdrahtungsstrukturen MGP1, MGP4, die jeweils mit Spiegelklemm-Gates MG1, MG4 der Aktivspiegelklemmtransistoren QM1, QM4 verbunden sind; und verbundene Leiter MGW1, MGW4 zum jeweiligen Verbinden zwischen den Gate-Signalverdrahtungsstrukturen MGP1, MGP4 und den Spiegelklemm-Gates MG1, MG4 der Aktivspiegelklemmtransistoren QM1, QM4. In diesem Zusammenhang sind Längen der verbundenen Leiter MSW1, MSW4 jeweils gleich oder geringer als Längen der verbundenen Leiter MGW1, MGW4.
  • In diesem Zusammenhang zeigt der durch die Pfeile (⇒) in 4 gezeigte Pfad den Gate-Kurzschlusspfad des Leistungstransistors Q4, der durch den Aktivspiegelklemmtransistor QM4 gebildet ist. Obwohl eine Veranschaulichung ausgelassen ist, kann der Gate-Kurzschlusspfad des Leistungstransistors Q1, der durch den Aktivspiegelklemmtransistor QM1 gebildet ist, ähnlich ausgedrückt werden.
  • Die Aktivspiegelklemmtransistoren QM1, QM4 werden verwendet, um den Gate-Kurzschlusspfad der Leistungstransistoren Q1, Q4 des Leistungsschaltkreises zu verkürzen und um dadurch die Gate-Induktivität zu reduzieren. Wenn die Aktivspiegelklemmtransistoren QM1, QM4 in dem Leistungsmodul eingebaut sind, ist der Kurzschlusspfad im Vergleich zu dem Fall, dass sie außerhalb des Leistungsmoduls installiert sind, noch kürzer und daher wird der Unterdrückungseffekt der Fehlfunktion höher.
  • Da der Raum notwendig ist, wenn der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut wird, wird er andererseits der Begrenzung bezüglich des Layouts ausgesetzt. Um den Aktivspiegelklemmtransistor darin einzubauen, ohne ebenfalls die Induktivität des Leistungsschaltkreises zu erhöhen und ohne die Leistungsmodulgröße zu erhöhen, wird es bevorzugt, den Raum der Signalstrukturen zu minimieren.
  • Als die Signalstrukturen, die für das Leistungsmodul benötigt werden, in dem der Aktivspiegelklemmtransistor eingebaut wird, sind wenigstens drei Typen von Signalstrukturen, die Gate-Struktur, die Source-Sense-Struktur des Leistungstransistors und die Spiegelklemm-Gate-Struktur des Aktivspiegelklemmtransistors, aufgelistet. Obwohl die Gate-Struktur, die Source-Sense-Struktur und die Spiegelklemm-Gate-Struktur jeweils mit dem Drain, der Source und dem Gate des Aktivspiegelklemmtransistors verbunden sind, ist es schwierig, ein Layout zum Anordnen von sowohl der Spiegelklemm-Gate-Struktur als auch der Source-Sense-Struktur nahe dem Aktivspiegelklemmtransistor zu produzieren, weil der Raum der Signalstrukturen begrenzt ist.
  • Obwohl es notwendig ist, irgendeine der Spiegelklemm-Gate-Verdrahtung oder der Spiegelklemm-Source-Verdrahtung zu verlängern, sollte in diesem Fall, weil die parasitäre Induktivität der Spiegelklemm-Source-Verdrahtung ohnehin schon zu der Gate-Induktivität des Leistungstransistors hinzugefügt wird, die parasitäre Induktivität der Spiegelklemm-Source-Verdrahtung reduziert werden. Weil die parasitäre Induktivität der Spiegelklemm-Gate-Verdrahtung die Gate-Induktivität des Leistungstransistors nicht beeinflusst, ist andererseits die parasitäre Induktivität der Spiegelklemm-Gate-Verdrahtung selbst dann akzeptabel, wenn sie groß ist. Insbesondere kann das Modul mit einem höheren Unterdrückungseffekt der Fehlfunktion bereitgestellt werden, indem das Layout so produziert wird, dass die Spiegelklemm-Source-Verdrahtung kürzer als die Spiegelklemm-Gate-Verdrahtung ist.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 3 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • Das heißt, Bonddrähte werden allgemein für die Spiegelklemm-Gate-Verdrahtung und die Spiegelklemm-Source-Verdrahtung verwendet, aber sie sind nicht auf ein solches Beispiel beschränkt. Leiterrahmen, oder Leiter oder eine Signalverdrahtung, die durch einen Dünnfilmbildungsprozess, wie etwa Plattieren, Sputtern, CVD, gebildet sind, können angewandt werden. Zum Beispiel entsprechen die Leiter, die durch den Dünnfilmbildungsprozess gebildet werden, den metallischen Filmstrukturen, die durch eine solche Fertigungstechnologie gebildet werden. Eine dreidimensionale Verdrahtungsstruktur kann durch den Dünnfilmprozess gebildet werden. Im Fall des Plattierungsprozesses wird eine Keimschicht durch CVD oder Sputtern gebildet und wird dann eine Plattierung darauf gebildet. Als ein Plattierungsmaterial kann zum Beispiel Cu, Ag, W oder Mo angewandt werden.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist bei dem Leistungsmodul gemäß der ersten Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 des Aktivspiegelklemmtransistors QM jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Weil der Zweck dieser Konfiguration das Reduzieren der Impedanz des Kurzschlusspfades zwischen dem Drain und der Source des Aktivspiegelklemmtransistors QM ist, wird es außerdem bevorzugt, dass die Querschnittsfläche des verbundenen Leiters MSW gleich oder größer als die Querschnittsfläche des verbundenen Leiters MGW ist. Da die parasitäre Induktivität der Elektrodenstruktur 10U und der Elektrodenstruktur 10U (SSP) ebenfalls in der parasitären Induktivität des Kurzschlusspfades zwischen dem Gate und der Source des Leistungstransistors enthalten ist, wird zudem von dem Gesichtspunkt einer Unterdrückung von Fehlfunktionen mehr bevorzugt, dass die parasitäre Induktivität der Elektrodenstruktur 10U und der Elektrodenstruktur 10U (SSP) so gestaltet ist, dass sie bevorzugt niedriger als jene der Elektrodenstruktur 10U (MGP) ist.
  • Außerdem kann die Elektrodenstruktur 10D mit einem beliebigen der Leistungsanschlüsse (P, N) in 1(b), 2(b) und 3(b) verbunden sein. Zudem kann die Elektrodenstruktur 10D eine isolierte Struktur zur thermischen Dissipation sein. Dementsprechend kann ein Effekt eines Abbaus mechanischer Spannung des Isolationssubstrats usw. erhalten werden, indem die Elektrodenstruktur auch auf der Rückseitenoberfläche davon gebildet wird.
  • [Zweite Ausführungsform]
  • (2-in-1-Konfiguration)
  • 6 zeigt eine schematische Planarstrukturkonfiguration des Leistungsmoduls 2 gemäß der zweiten Ausführungsform und 7 zeigt eine Schaltkreiskonfiguration des Leistungsmoduls, das 6 entspricht. In diesem Zusammenhang zeigt die Schaltkreiskonfiguration, die in 7 mit der gestrichelten Linie umgeben ist, einen Leistungsschaltkreis 1 des Leistungsmoduls 2 gemäß der zweiten Ausführungsform.
  • 6 zeigt eine schematische Planarstrukturkonfiguration vor dem Bilden einer Harzschicht 120 in einem Modul mit der eingebauten Halbbrücke als das Leistungsmodul 2 gemäß der zweiten Ausführungsform, und 26(b) zeigt eine schematische Vogelperspektivenansichtskonfiguration nach dem Bilden der Harzschicht 120. In diesem Zusammenhang zeigt die Schaltkreiskonfiguration, die in 7 mit der gestrichelten Linie umgeben ist, einen Leistungsschaltkreis 1 des Leistungsmoduls 2 gemäß der zweiten Ausführungsform. Das gleiche gilt nachfolgend. Das Leistungsmodul 2 gemäß der zweiten Ausführungsform weist eine Konfiguration eines Moduls mit der eingebauten Halbbrücke auf und zwei Sätze der Leistungstransistoren Q1, Q4 (z. B. SiC-MOSFETs) sind in einem Modul eingebaut. 6 zeigt ein Beispiel, bei dem 3 Chips der Leistungstransistoren Q1, Q4 jeweils parallel zueinander angeordnet sind.
  • Wie in 6 und 26(b) gezeigt, weist das Leistungsmodul 2 gemäß der zweiten Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite des keramischen Substrats 8 angeordnet sind; einen Gate-Anschluss GT1, einen Source-Sense-Anschluss SST1 und einen Spiegelklemm-Gate-Anschluss MGT1, einen Spiegelklemm-Source-Anschluss MST1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; Ausgangsanschlüsse O (D4) und O (S1), die auf einer dritten Seite angeordnet sind, die der ersten Seite gegenüberliegt; und einen Gate-Anschluss GT4, einen Source-Sense-Anschluss SST4 und einen Spiegelklemm-Gate-Anschluss MGT4, einen Spiegelklemm-Source-Anschluss MST4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt.
  • Zudem sind die Leistungstransistoren Q1, Q4 nach oben zeigend auf Drain-Strukturen D1 und D4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind, und sind die Aktivspiegelklemmtransistoren QM1, QM4 jeweils nach oben zeigend auf Spiegelklemm-Drain-Strukturen MDP1, MDP4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind.
  • In diesem Zusammenhang sind der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit einer Gate-Signalverdrahtungsstruktur GL1 (MDP1) bzw. einer Source-Signalverdrahtungsstruktur SSP1 des Leistungstransistors Q1 (MSP1) verbunden und sind der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 mit einer Gate-Signalverdrahtungsstruktur GL4 (MDP4) bzw. einer Source-Signalverdrahtungsstruktur SSP4 in dem Leistungstransistor Q4 (MSP4) verbunden.
  • Wie in 6 gezeigt, sind, von den Leistungstransistoren Q1, Q4, Source-Drähte SW1, SW4 zu der Drain-Struktur D4 (S1) bzw. der Source-Struktur S4 hin verbunden, die auf dem Keramiksubstrat 8 angeordnet sind, sind Gate-Drähte GW1, GW4 jeweils zu den Gate-Signalverdrahtungsstrukturen GL1, GL4 hin verbunden und sind Source-Sense-Drähte SSW1, SSW4 jeweils zu den Source-Signalverdrahtungsstrukturen SSP1, SSP4 hin verbunden.
  • Gleichermaßen sind, wie in 6 gezeigt, von den Aktivspiegelklemmtransistoren QM1, QM4, Spiegelklemm-Source-Drähte MSW1, MSW4 jeweils zu den Spiegelklemm-Source-Strukturen MSP1, MSP4 hin verbunden, die auf dem Keramiksubstrat 8 angeordnet sind, und sind Spiegelklemm-Gate-Drähte MGW1, MGW4 jeweils zu den Gate-Signalverdrahtungsstrukturen MGP1, MGP4 hin verbunden.
  • Zudem sind die Source-Signalverdrahtungsstrukturen SSP1, SSP4 jeweils durch einen negativen Bias anlegende Kondensatoren CG1, CG4 mit den Spiegelklemm-Source-Strukturen MSP1, MSP4 verbunden.
  • Zudem sind die Gate-Anschlüsse GT1, GT4 zur externen Extraktion durch Löten oder dergleichen mit den Gate-Signalverdrahtungsstrukturen GL1 bzw. GL4 verbunden, sind die Source-Sense-Anschlüsse SST1 und SST4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden und sind die Spiegelklemm-Source-Anschlüsse MST1, MST4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Spiegelklemm-Source-Strukturen MSP1, MSP4 verbunden.
  • Die Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 sind zudem jeweils durch die Spiegelklemm-Gate-Widerstände MR1, MR4 mit den Gate-Signalverdrahtungsstrukturen MGP1, MGP4 verbunden.
  • Zudem sind Widerstände DR1 und DR4 zur elektrischen Entladung zwischen den Gate-Signalverdrahtungsstrukturen GL1, GL4 bzw. den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden.
  • Der Grund für das jeweilige Anordnen der Kondensatoren CG1, CG4 zwischen den Spiegelklemm-Sources MS1, MS4 und den Source-Senses SS1, SS4 der Aktivspiegelklemmtransistoren QM1, QM4 ist wie folgt. Um fehlerhaftes Einschalten der Leistungstransistoren Q1, Q4 zu unterdrücken, kann eine negative Spannung zwischen dem Gate und der Source angelegt werden, wenn die Leistungstransistoren Q1, Q4 AUS-geschaltet sind. Unter Verwendung einer externen Leistungsversorgung wird die negative Spannung zwischen den Spiegelklemm-Sources MS1, MS4 der Aktivspiegelklemmtransistoren QM1, QM4 und den Source-Senses SS1, SS4 der Leistungstransistoren Q1, Q4 angelegt, wie in dem in 24 gezeigten Schaltbild gezeigt ist.
  • Falls die einen negativen Bias anlegenden Kondensatoren CG1, CG4 nicht nahe den Leistungstransistoren Q1, Q4 eingebaut sind, wird der Signalpfad zwischen dem Gate und der Source der Leistungstransistoren Q1, Q4 extrem lang und geht der Effekt des eingebauten Aktivspiegelklemmtransistors verloren. Die einen negativen Bias anlegenden Kondensatoren CG1, CG4 sind eingebaut und die Verdrahtungssignalstrukturen, die zum Anlegen einer Spannung von der externen Leistungsversorgung in der Lage sind, sind mit beiden Enden davon verbunden, und dadurch können die anvisierten Charakteristiken realisiert werden.
  • Wie in 6 und 7 gezeigt, weist das Leistungsmodul 2 gemäß der zweiten Ausführungsform wenigstens Folgendes auf: Spiegelklemm-Source-Strukturen MSP1, MSP4, die jeweils mit Spiegelklemm-Sources MS1, MS4 der Aktivspiegelklemmtransistoren QM1, QM4 verbunden sind; einen negativen Bias anlegende Kondensatoren CG1, CG4, die jeweils zwischen den Source-Signalverdrahtungsstrukturen SSP1, SSP4 und den Spiegelklemm-Source-Strukturen MSP1, MSP4 angeordnet sind; Gate-Signalverdrahtungsstrukturen GL1, GL4, die jeweils mit Gates G1, G4 der Leistungstransistoren Q1, Q4 verbunden sind; erste Signalanschlüsse GT1, GT4, die jeweils mit den Gate-Signalverdrahtungsstrukturen GL1, GL4 verbunden sind; zweite Signalanschlüsse SST1, SST4, die jeweils mit den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden sind; dritte Signalanschlüsse MGT1, MGT4, die jeweils mit Gate-Signalverdrahtungsstrukturen MGP1, MGP4 verbunden sind; und vierte Signalanschlüsse MST1, MST4, die jeweils mit den Spiegelklemm-Source-Strukturen MSP1, MSP4 verbunden sind. In diesem Zusammenhang sind die einen Enden der verbundenen Leiter MSW1, MSW4 durch die einen negativen Bias anlegenden Kondensatoren CG1, CG4 jeweils mit den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden. In diesem Zusammenhang sind Längen der verbundenen Leiter MSW1, MSW4 jeweils gleich oder geringer als Längen der verbundenen Leiter MGW1, MGW4. Andere Konfigurationen sind die gleichen wie jene der ersten Ausführungsform.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist bei dem Leistungsmodul gemäß der zweiten Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 der Aktivspiegelklemmtransistoren jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Bei dem Leistungsmodul 2 gemäß der zweiten Ausführungsform ist es, wenn der Leistungstransistor AUS-geschaltet wird, möglich, die negative Spannung zwischen dem Gate und der Source durch die einen negativen Bias anlegenden Kondensatoren CG1, CG4 anzulegen, und dadurch kann die Fehlfunktion des Leistungstransistors unterdrückt werden. Um die Gate-Induktivität auch einschließlich des Pfades mit negativem angelegtem Bias zu reduzieren, werden die einen negativen Bias anlegenden Kondensatoren CG1, CG4 jeweils zwischen den Source-Senses SS1, SS4 der Leistungstransistoren Q1, Q4 und den Spiegelklemm-Sources MS1, MS4 der Aktivspiegelklemmtransistoren QM1, QM4 eingefügt, und wird die negative Spannung an beiden Enden der einen negativen Bias anlegenden Kondensatoren CG1, CG4 angelegt. Die Signalanschlüsse werden durch Verwenden von wenigstens vier der Gate-Anschlüsse GT1, GT4 und der Source-Sense-Anschlüsse SST1, SST4 der Leistungstransistoren Q1, Q4 und der Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 und der Spiegelklemm-Source-Anschlüsse MST1, MST4 realisiert.
  • Die Aktivspiegelklemmtransistoren QM1, QM4 werden verwendet, um den Kurzschlusspfad zwischen dem Gate und der Source der Leistungstransistoren Q1, Q4 zu verkürzen und um dadurch die Gate-Induktivität zu reduzieren. Wenn die Aktivspiegelklemmtransistoren in dem Leistungsmodul eingebaut sind, ist der Kurzschlusspfad im Vergleich zu dem Fall, dass sie außerhalb des Leistungsmoduls installiert sind, noch kürzer und daher wird der Unterdrückungseffekt der Fehlfunktion höher.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 6 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • [Dritte Ausführungsform] 8 zeigt eine schematische Planarstrukturkonfiguration des Leistungsmoduls 2 gemäß der dritten Ausführungsform und 9 zeigt eine Schaltkreiskonfiguration davon. In diesem Zusammenhang zeigt die Schaltkreiskonfiguration, die in 9 mit der gestrichelten Linie umgeben ist, einen Leistungsschaltkreis 1 des Leistungsmoduls 2 gemäß der dritten Ausführungsform.
  • Wie in 8 gezeigt, weist das Leistungsmodul 2 gemäß der zweiten Ausführungsform einen DC-Zwischenkreiskondensator CPN auf, der elektrisch zwischen dem Positivseitenleistungsanschluss P und dem Negativseitenleistungsanschluss N verbunden ist. Als der DC-Zwischenkreiskondensator CPN kann der keramische Kondensator oder dergleichen angewandt werden.
  • Wie in 8 und 9 gezeigt, weist das Leistungsmodul 2 gemäß der dritten Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N; eine Drain-Struktur D1, die mit dem Positivseitenleistungsanschluss P verbunden ist; eine Source-Struktur S4, die mit dem Negativseitenleistungsanschluss N verbunden ist; und einen DC-Zwischenkreiskondensator CPN , der zwischen der Drain-Struktur D1 und der Source-Struktur S4 angeordnet ist. In 8 drücken die Pfeile (⇒) schematisch Richtungen eines Hauptstroms aus, den die Drain-Struktur D1, die mit dem Positivseitenleistungsanschluss P verbunden ist, und die Source-Struktur S4, die mit dem Negativseitenleistungsanschluss N verbunden ist, leiten.
  • Bei dem Leistungsmodul 2 gemäß der dritten Ausführungsform ist die parasitäre Induktivität des Kurzschlussstrompfads reduziert und dadurch kann eine Drain-Stoßspannung unterdrückt werden. Andere Konfigurationen sind die gleichen wie jene der ersten Ausführungsform.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist auch bei dem Leistungsmodul gemäß der dritten Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 der Aktivspiegelklemmtransistoren jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 8 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • [Vierte Ausführungsform] 10 zeigt eine schematische Planarstrukturkonfiguration des Leistungsmoduls 2 gemäß der vierten Ausführungsform und 11 zeigt eine Schaltkreiskonfiguration davon. Zudem zeigt 12 eine Operationserklärung des Leistungsmoduls 2 gemäß der vierten Ausführungsform. In diesem Zusammenhang zeigt die Schaltkreiskonfiguration, die in 11 mit der gestrichelten Linie umgeben ist, einen Leistungsschaltkreis 1 des Leistungsmoduls 2 gemäß der vierten Ausführungsform.
  • Wie in 10 gezeigt, weist das Leistungsmodul 2 gemäß der vierten Ausführungsform einen DC-Zwischenkreiskondensator CPN auf, der elektrisch zwischen dem Positivseitenleistungsanschluss P und dem Negativseitenleistungsanschluss N verbunden ist. Als der DC-Zwischenkreiskondensator CPN kann der keramische Kondensator oder dergleichen angewandt werden.
  • Wie in 10 und 11 gezeigt, weist das Leistungsmodul 2 gemäß der vierten Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N; eine Drain-Struktur D1, die mit dem Positivseitenleistungsanschluss P verbunden ist; eine Source-Struktur S4, die mit dem Negativseitenleistungsanschluss N verbunden ist; und einen DC-Zwischenkreiskondensator CPN , der zwischen der Drain-Struktur D1 und der Source-Struktur S4 angeordnet ist.
  • In 12 können auf den Drain-Strukturen D1 und D4 und der Source-Struktur S4 Gebiete, wo der elektrische Strom des Leistungsschaltkreises konzentriert wird, schematisch durch ein P-Seiten-Stromkonzentrationsgebiet CPP, ein O-Seiten-Stromkonzentrationsgebiet CPO und ein N-Seiten-Stromkonzentrationsgebiet CPN ausgedrückt werden. Da das P-Seiten-Stromkonzentrationsgebiet CPP ein kürzester Pfad zum Verbinden zwischen dem Drain des Leistungstransistors Q1 und einem Ende des DC-Zwischenkreiskondensators ist, wird der Hauptstrom leicht konzentriert. Da das O-Seiten-Stromkonzentrationsgebiet CPO ein kürzester Pfad zum Verbinden zwischen der Source des Leistungstransistors Q1 und dem Drain des Leistungstransistors Q4 ist, wird der Hauptstrom leicht konzentriert. Da das N-Seiten-Stromkonzentrationsgebiet CPN ein kürzester Pfad zum Verbinden zwischen der Source des Leistungstransistors Q4 und einem Ende des DC-Zwischenkreiskondensators ist, wird der Hauptstrom leicht konzentriert.
  • Bei dem Leistungsmodul 2 gemäß der vierten Ausführungsform kann die parasitäre Induktivität des Kurzschlussstrompfades durch Anordnen des DC-Zwischenkreiskondensators CPN nahe dem P-Seiten-Stromkonzentrationsgebiet CPP und dem N-Seiten-Stromkonzentrationsgebiet CPN reduziert werden und dadurch kann die Drain-Stoßspannung unterdrückt werden. Andere Konfigurationen sind die gleichen wie jene der zweiten Ausführungsform.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist auch bei dem Leistungsmodul gemäß der vierten Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 der Aktivspiegelklemmtransistoren jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Zudem ist es bei dem Leistungsmodul 2 gemäß der vierten Ausführungsform, wenn der Leistungstransistor AUS-geschaltet wird, möglich, die negative Spannung zwischen dem Gate und der Source durch die einen negativen Bias anlegenden Kondensatoren CG1, CG4 anzulegen, und dadurch kann die Fehlfunktion des Leistungstransistors unterdrückt werden. Um die Gate-Induktivität auch einschließlich des Pfades mit negativem angelegtem Bias zu reduzieren, werden die einen negativen Bias anlegenden Kondensatoren CG1, CG4 jeweils zwischen den Source-Senses SS1, SS4 der Leistungstransistoren Q1, Q4 und den Spiegelklemm-Sources MS1, MS4 der Aktivspiegelklemmtransistoren QM1, QM4 eingefügt, und wird die negative Spannung an beiden Enden der einen negativen Bias anlegenden Kondensatoren CG1, CG4 angelegt. Die Signalanschlüsse werden durch Verwenden von wenigstens vier der Gate-Anschlüsse GT1, GT4 und der Source-Sense-Anschlüsse SST1, SST4 der Leistungstransistoren Q1, Q4 und der Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 und der Spiegelklemm-Source-Anschlüsse MST1, MST4 realisiert.
  • Die Aktivspiegelklemmtransistoren QM1, QM4 werden verwendet, um den Gate-Kurzschlusspfad der Leistungstransistoren Q1, Q4 zu verkürzen und um dadurch die Gate-Induktivität zu reduzieren. Wenn die Aktivspiegelklemmtransistoren QM1, QM4 in dem Leistungsmodul eingebaut sind, ist der Kurzschlusspfad im Vergleich zu dem Fall, dass sie außerhalb des Leistungsmoduls installiert sind, noch kürzer und daher wird der Unterdrückungseffekt der Fehlfunktion höher.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 10 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • [Fünfte Ausführungsform] 13 zeigt eine schematische Planarstrukturkonfiguration des Leistungsmoduls 2 gemäß der fünften Ausführungsform und 14 zeigt eine Anordnungserklärung einer Schaltkreiskonfiguration davon.
  • Wie in 13 gezeigt, weist das Leistungsmodul 2 gemäß der fünften Ausführungsform einen DC-Zwischenkreiskondensator CPN auf, der elektrisch zwischen dem Positivseitenleistungsanschluss P und dem Negativseitenleistungsanschluss N verbunden ist. Als der DC-Zwischenkreiskondensator CPN kann der keramische Kondensator oder dergleichen angewandt werden.
  • Wie in 13 und 14 gezeigt, weist das Leistungsmodul 2 gemäß der fünften Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N; eine Drain-Struktur D1, die mit dem Positivseitenleistungsanschluss P verbunden ist; eine Source-Struktur S4, die mit dem Negativseitenleistungsanschluss N verbunden ist; und einen DC-Zwischenkreiskondensator CPN , der zwischen der Drain-Struktur D1 und der Source-Struktur S4 angeordnet ist, wobei er so angeordnet ist, dass die Abstände DQ1, DQ4 von einer Verbindungseinheit des DC-Kondensators CPN zu den ersten Transistoren Q1, Q4 jeweils kürzer als Abstände DM1, DM4 von der Verbindungseinheit des DC-Zwischenkreiskondensators CPN zu den zweiten Transistoren QM1, QM4 sind.
  • Bei dem Leistungsmodul 2 gemäß der fünften Ausführungsform ist die parasitäre Induktivität des Kurzschlussstrompfads reduziert und dadurch kann eine Drain-Stoßspannung unterdrückt werden. Andere Konfigurationen sind die gleichen wie jene der dritten Ausführungsform.
  • Wenn der DC-Klemmkondensator CPN zwischen dem Positivseitenelektrodenanschluss P und dem Negativseitenelektrodenanschluss N verbunden ist, ist er so angeordnet, dass die Abstände von dem Verbindungsanschluss des DC-Klemmkondensators CPN zu den Spiegelklemmen QM1, QM4 jeweils länger als die Abstände von dem Verbindungsanschluss des DC-Klemmkondensators CPN zu dem Leistungsschaltkreistransistor Q1, Q4 sind, und dadurch kann eine Zunahme der Induktivität des Leistungsschaltkreises unterdrückt werden.
  • Der Grund dafür, warum die Zunahme der Induktivität des Leistungsschaltkreises unterdrückt werden kann, ist wie folgt. Der DC-Klemmkondensator CPN ist dazu angeordnet, den Spannungsstoß zwischen Drain und Source der Leistungstransistoren Q1, Q4 des Leistungsschaltkreises zu unterdrücken. Es ist möglich, die parasitäre Induktivität des Leistungspfades dadurch weiter zu reduzieren, dass er in dem Leistungsmodul 2 eingebaut ist, anstatt außerhalb des Leistungsmoduls 2 angeordnet zu sein.
  • Eine Sorge bezüglich der Aktivspiegelklemmtransistoren QM1, QM4, die in dem Leistungsmodul 2 eingebaut sind, ist, dass der Installationsraum des DC-Klemmkondensators CPN eine Leiterbreite des Leistungsschaltkreises begrenzt. Insbesondere falls die Leiterbreite des Pfades, in den ein starker Strom fließt, eng wird, wird die Induktivität des Leistungsschaltkreises erhöht, und dadurch wird eine Zunahme der Stoßspannung verursacht.
  • Stromkonzentrationsgebiete CCP, CPO, CPN , in denen der elektrische Strom des Leistungsschaltkreises konzentriert wird, auf den Leitungsstrukturen sind wie in 12 gezeigt ausgedrückt. Falls der DC-Klemmkondensator CPN verbunden ist, wird der elektrische Strom des Leistungsschaltkreises in dem kürzesten Pfad des Leiters konzentriert, der zwischen Verbindungsenden des DC-Klemmkondensators CPN verbindet. Falls die aktiven Spiegelklemmen QM1, QM4 außerhalb des Pfades angeordnet sind, kann sich die Stromverteilung kaum ändern, selbst wenn die Leiterbreite des Pfades schmal wird, und dadurch wird eine Zunahme der Induktivität unterdrückt. Daher ist eine Beschränkung bereitgestellt, dass die Abstände DQ1, DQ4 zu den Leistungstransistoren Q1, Q4 kürzer als die Abstände DM1, DM4 von der Verbindungseinheit des DC-Klemmkondensators CPN zu den Aktivspiegelklemmtransistoren QM1, QM4 sind.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist auch bei dem Leistungsmodul gemäß der fünften Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 der Aktivspiegelklemmtransistoren jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 13 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • [Sechste Ausführungsform] 15 zeigt eine schematische Planarstrukturkonfiguration des Leistungsmoduls 2 gemäß der sechsten Ausführungsform und 16 zeigt eine Anordnungserklärung einer Schaltkreiskonfiguration davon.
  • Wie in 15 gezeigt, weist das Leistungsmodul 2 gemäß der sechsten Ausführungsform einen DC-Zwischenkreiskondensator CPN auf, der elektrisch zwischen dem Positivseitenleistungsanschluss P und dem Negativseitenleistungsanschluss N verbunden ist. Als der DC-Zwischenkreiskondensator CPN kann der keramische Kondensator oder dergleichen angewandt werden.
  • Wie in 15 und 16 gezeigt, weist das Leistungsmodul 2 gemäß der sechsten Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N; eine Drain-Struktur D1, die mit dem Positivseitenleistungsanschluss P verbunden ist; eine Source-Struktur S4, die mit dem Negativseitenleistungsanschluss N verbunden ist; und einen DC-Zwischenkreiskondensator CPN , der zwischen der Drain-Struktur D1 und der Source-Struktur S4 angeordnet ist, wobei er so angeordnet ist, dass die Abstände DQ1, DQ4 von einer Verbindungseinheit des DC-Kondensators CPN zu den ersten Transistoren Q1, Q4 jeweils kürzer als Abstände DM1, DM4 von der Verbindungseinheit des DC-Zwischenkreiskondensators CPN zu den zweiten Transistoren QM1, QM4 sind.
  • Bei dem Leistungsmodul 2 gemäß der sechsten Ausführungsform ist, wenn der DC-Klemmkondensator CPN zwischen dem Positivseitenelektrodenanschluss P und dem Negativseitenelektrodenanschluss N verbunden ist, er so angeordnet, dass die Abstände von dem Verbindungsanschluss des DC-Klemmkondensators CPN zu den Spiegelklemmen QM1, QM4 jeweils länger als die Abstände von dem Verbindungsanschluss des DC-Klemmkondensators CPN zu dem Leistungsschaltkreistransistor Q1, Q4 sind, und dadurch kann eine Zunahme der Induktivität des Leistungsschaltkreises unterdrückt werden.
  • Bei dem Leistungsmodul 2 gemäß der sechsten Ausführungsform wird die parasitäre Induktivität des Kurzschlussstrompfads unterdrückt und dadurch kann eine Drain-Stoßspannung reduziert werden.
  • Des Weiteren ist bei dem Leistungsmodul 2 gemäß der sechsten Ausführungsform, wie in 15 und 16 gezeigt, jede Anschlusselektrode so angeordnet, dass Source-Sense-Anschlüsse SST1, SST4 jeweils an die Gate-Anschlüsse GT1, GT4 angrenzen und die Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 jeweils an die Spiegelklemm-Source-Anschlüsse MST1, MST4 angrenzen. Jede Anschlusselektrode ist so angeordnet, dass Source-Sense-Anschlüsse SST1, SST4 jeweils an die Gate-Anschlüsse GT1, GT4 angrenzen und die Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 jeweils an die Spiegelklemm-Source-Anschlüsse MST1, MST4 angrenzen; und dadurch kann die parasitäre Induktivität beider Anschlüsse reduziert werden und kann die Gate-Induktivität der Leistungstransistoren Q1, Q4 ebenfalls reduziert werden. Es gibt keine spezielle Beschränkung der Anordnungsreihenfolge der Signalanschlüsse.
  • Jede Anschlusselektrode ist so angeordnet, dass Source-Sense-Anschlüsse SST1, SST4 jeweils an die Gate-Anschlüsse GT1, GT4 angrenzen und die Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 jeweils an die Spiegelklemm-Source-Anschlüsse MST1, MST4 angrenzen; und dadurch kann die Induktivität während des elektrischen Stroms, der durch diese Anschlüsse hindurchläuft, weiter reduziert werden. Falls der Aktivspiegelklemmtransistor eingebaut ist, beeinflusst eine solche Induktivität die Fehlfunktion des Leistungstransistors nicht, sondern ist einer der Faktoren zum Bestimmen der Schaltgeschwindigkeit beim Einschalten.
  • Da die Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 jeweils an die Spiegelklemm-Source-Anschlüsse MST1, MST4 angrenzen, kann die parasitäre Induktivität beider Anschlüsse reduziert werden, wie oben erwähnt ist, wobei folglich die Gate-Stoßspannung des Aktivspiegelklemmtransistors unterdrückt werden kann.
  • Der Grund dafür, warum die parasitäre Induktivität beider Anschlüsse durch Anordnen der Source-Sense-Anschlüsse SST1, SST4 jeweils angrenzend an die Gate-Anschlüsse GT1, GT4 reduziert wird, ist, dass die Fläche einer Schleife, die durch den elektrischen Strom gebildet wird, der entlang beider Anschlüsse hindurchläuft, kleiner ist, wenn sie so angeordnet sind, dass sie aneinander angrenzen, als wenn sie voneinander entfernt angeordnet sind. Andere Konfigurationen sind die gleichen wie jene der vierten Ausführungsform.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist auch bei dem Leistungsmodul gemäß der sechsten Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 des Aktivspiegelklemmtransistors QM jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 15 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • [Siebte Ausführungsform] 17 zeigt eine schematische Planarstrukturkonfiguration eines Leistungsmoduls 2 gemäß der siebten Ausführungsform. Eine Schaltkreiskonfiguration des Leistungsmoduls, die 17 entspricht, ist ähnlich wie in 9 gezeigt. Bei dem Leistungsmodul 2 gemäß der siebten Ausführungsform sind ein Beispiel für das Ausdrücken eines Modullayoutbeispiels in der unterschiedlichen Reihenfolge einer Anschlussanordnung und ein Beispiel, bei dem die Anordnung von Signalanschlüssen zum Beispiel GT1-SST1, MST1-MGT1, GT4-SST4, MST4-MGT4 ist, gezeigt. Es gibt keine spezielle Beschränkung der Anordnungsreihenfolge der Signalanschlüsse.
  • 17 zeigt eine schematische Planarstrukturkonfiguration vor dem Bilden einer Harzschicht 120 in einem Modul mit der eingebauten Halbbrücke als das Leistungsmodul 2 gemäß der siebten Ausführungsform, und 26C zeigt eine schematische Vogelperspektivenansichtskonfiguration nach dem Bilden der Harzschicht 120.
  • Das Leistungsmodul 2 gemäß der siebten Ausführungsform weist eine Konfiguration eines Moduls mit der eingebauten Halbbrücke auf und zwei Sätze der Leistungstransistoren Q1, Q4 (z. B. SiC-MOSFETs) sind in einem Modul eingebaut. 17 zeigt ein Beispiel, bei dem 3 Chips der Leistungstransistoren Q1, Q4 jeweils parallel zueinander angeordnet sind.
  • Wie in 17 und 26(c) gezeigt, weist das Leistungsmodul 2 gemäß der siebten Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite des keramischen Substrats 8 angeordnet sind; einen Gate-Anschluss GT1, einen Source-Sense-Anschluss SST1 und einen Spiegelklemm-Source-Anschluss MST1, einen Spiegelklemm-Gate-Anschluss MGT1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; Ausgangsanschlüsse O (D4) und O (S1), die auf einer dritten Seite angeordnet sind, die der ersten Seite gegenüberliegt; und einen Gate-Anschluss GT4, einen Source-Sense-Anschluss SST4 und einen Spiegelklemm-Source-Anschluss MST4, einen Spiegelklemm-Gate-Anschluss MGT4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt.
  • Zudem sind die Leistungstransistoren Q1, Q4 jeweils nach oben zeigend auf Drain-Strukturen D1 und D4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind, und sind die Spiegelklemmtransistoren QM1, QM4 jeweils nach oben zeigend auf den Spiegelklemm-Drain-Strukturen MDP1, MDP4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind.
  • In diesem Zusammenhang sind der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit einer Gate-Signalverdrahtungsstruktur GL1 (MDP1) bzw. einer Source-Signalverdrahtungsstruktur SSP1 des Leistungstransistors Q1 (MSP1) verbunden und sind der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 mit einer Gate-Signalverdrahtungsstruktur GL4 (MDP4) bzw. einer Source-Signalverdrahtungsstruktur SSP4 in dem Leistungstransistor Q4 (MSP4) verbunden.
  • Wie in 17 gezeigt, sind, von den Leistungstransistoren Q1, Q4, Source-Drähte SW1, SW4 zu der Drain-Struktur D4 (S1) bzw. der Source-Struktur S4 hin verbunden, die auf dem Keramiksubstrat 8 angeordnet sind, sind Gate-Drähte GW1, GW4 jeweils zu den Gate-Signalverdrahtungsstrukturen GL1, GL4 hin verbunden und sind Source-Sense-Drähte SSW1, SSW4 jeweils zu den Source-Signalverdrahtungsstrukturen SSP1, SSP4 hin verbunden.
  • Gleichermaßen sind, wie in 17 gezeigt, von den Spiegelklemmtransistoren QM1, QM4, die Spiegelklemm-Source-Drähte MSW1, MSW4 jeweils zu den Spiegelklemm-Source-Strukturen MSP1, MSP4 hin verbunden und sind die Spiegelklemm-Gate-Drähte MGW1, MGW4 jeweils zu den Spiegelklemm-Gate-Signalverdrahtungsstrukturen MGP1, MGP4 hin verbunden.
  • Zudem sind die Source-Signalverdrahtungsstrukturen SSP1, SSP4 jeweils durch die einen negativen Bias anlegenden Kondensatoren CG1, CG4 mit den Spiegelklemm-Source-Strukturen MSP1, MSP4 verbunden.
  • Zudem sind die Gate-Anschlüsse GT1, GT4 zur externen Extraktion durch Löten oder dergleichen mit den Gate-Signalverdrahtungsstrukturen GL1 bzw. GL4 verbunden, sind die Source-Sense-Anschlüsse SST1 und SST4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Source-Sense-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden und sind die Spiegelklemm-Source-Anschlüsse MST1, MST4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Spiegelklemm-Source-Strukturen MSP1, MSP4 verbunden.
  • Die Spiegelklemm-Gate-Anschlüsse MGT1, MGT4 sind zudem jeweils durch die Spiegelklemm-Gate-Widerstände MR1, MR4 mit den Spiegelklemm-Gate-Signalverdrahtungsstrukturen MGP1, MGP4 verbunden.
  • Zudem sind Widerstände DR1 und DR4 zur elektrischen Entladung zwischen den Gate-Signalverdrahtungsstrukturen GL1, GL4 bzw. den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden.
  • Wie in 17 gezeigt, weist das Leistungsmodul 2 gemäß der siebten Ausführungsform Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N; eine Drain-Struktur D1, die mit dem Positivseitenleistungsanschluss P verbunden ist; eine Source-Struktur S4, die mit dem Negativseitenleistungsanschluss N verbunden ist; und einen DC-Zwischenkreiskondensator CPN , der zwischen der Drain-Struktur D1 und der Source-Struktur S4 angeordnet ist. Als der DC-Zwischenkreiskondensator CPN kann der keramische Kondensator oder dergleichen angewandt werden.
  • Wie in 17 gezeigt, weist das Leistungsmodul 2 gemäß der siebten Ausführungsform wenigstens Folgendes auf: Spiegelklemm-Source-Strukturen MSP1, MSP4, die jeweils mit Spiegelklemm-Sources MS1, MS4 der Aktivspiegelklemmtransistoren QM1, QM4 verbunden sind; einen negativen Bias anlegende Kondensatoren CG1, CG4, die jeweils zwischen den Source-Signalverdrahtungsstrukturen SSP1, SSP4 und den Spiegelklemm-Source-Strukturen MSP1, MSP4 angeordnet sind; Gate-Signalverdrahtungsstrukturen GL1, GL4, die jeweils mit Gates G1, G4 der Leistungstransistoren Q1, Q4 verbunden sind; Gate-Anschlüsse GT1, GT4, die jeweils mit den Gate-Signalverdrahtungsstrukturen GL1, GL4 verbunden sind; Source-Sense-Anschlüsse SST1, SST4, die jeweils mit den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden sind; Spiegelklemm-Gate-Anschlüsse MGT1, MGT4, die jeweils mit Spiegelklemm-Gate-Signalverdrahtungsstrukturen MGP1, MGP4 verbunden sind; und Spiegelklemm-Source-Anschlüsse MST1, MST4, die jeweils mit den Source-Signalverdrahtungsstrukturen MSP1, MSP4 verbunden sind. In diesem Zusammenhang sind die einen Enden der verbundenen Leiter MSW1, MSW4 durch die einen negativen Bias anlegenden Kondensatoren CG1, CG4 jeweils mit den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden. In diesem Zusammenhang sind Längen der verbundenen Leiter MSW1, MSW4 jeweils gleich oder geringer als Längen der verbundenen Leiter MGW1, MGW4. Andere Konfigurationen sind die gleichen wie jene der vierten Ausführungsform, die in 10 gezeigt ist.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist bei dem Leistungsmodul gemäß der siebten Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 der Aktivspiegelklemmtransistoren jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 17 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • [Achte Ausführungsform] 18 zeigt eine schematische Planarstrukturkonfiguration eines Leistungsmoduls 2 gemäß der achten Ausführungsform. Bei dem Leistungsmodul 2 gemäß der achten Ausführungsform sind ein Beispiel für das Ausdrücken eines Modullayoutbeispiels in der unterschiedlichen Reihenfolge einer Anschlussanordnung und ein Beispiel, bei dem die Anordnung von Signalanschlüssen zum Beispiel GT1-SST1, MGT1-MST1, GT4-SST4, MGT4-MST4 ist, gezeigt. Es gibt keine spezielle Beschränkung der Anordnungsreihenfolge der Signalanschlüsse.
  • 18 zeigt eine schematische Planarstrukturkonfiguration vor dem Bilden einer Harzschicht 120 in einem Modul mit der eingebauten Halbbrücke als das Leistungsmodul 2 gemäß der achten Ausführungsform, und die schematische Vogelperspektivkonfiguration nach dem Bilden der Harzschicht 120, die in 26(c) gezeigt ist, weist eine Konfiguration mit einer Anordnung von MST1-MGT1 und MST4-MGT4 anstelle der Anordnung von MGT1-MST1 und MGT4-MST4 auf.
  • Das Leistungsmodul 2 gemäß der achten Ausführungsform weist Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite des keramischen Substrats 8 angeordnet sind; einen Gate-Anschluss GT1, einen Source-Sense-Anschluss SST1 und einen Spiegelklemm-Gate-Anschluss MGT1, einen Spiegelklemm-Source-Anschluss MST1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; Ausgangsanschlüsse O (D4) und O (S1), die auf einer dritten Seite angeordnet sind, die der ersten Seite gegenüberliegt; und einen Gate-Anschluss GT4, einen Source-Sense-Anschluss SST4 und einen Spiegelklemm-Gate-Anschluss MGT4, einen Spiegelklemm-Source-Anschluss MST4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt.
  • Zudem sind die Leistungstransistoren Q1, Q4 jeweils nach oben zeigend auf Drain-Strukturen D1 und D4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind, und sind die Spiegelklemmtransistoren QM1, QM4 jeweils nach oben zeigend auf den Spiegelklemm-Drain-Strukturen MDP1, MDP4 angeordnet, die auf dem Keramiksubstrat 8 angeordnet sind.
  • Zudem weist das Leistungsmodul 2 gemäß der achten Ausführungsform einen DC-Zwischenkreiskondensator CPN auf, der zwischen der Drain-Struktur D1, die mit dem Positivseitenleistungsanschluss P verbunden ist, und der Source-Struktur S4, die mit dem Negativseitenleistungsanschluss N verbunden ist, angeordnet ist, wie in 18 gezeigt ist. Als der DC-Zwischenkreiskondensator CPN kann der keramische Kondensator oder dergleichen angewandt werden.
  • Wie in 18 gezeigt, sind der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit einer Gate-Signalverdrahtungsstruktur GL1 (MDP1) bzw. einer Source-Signalverdrahtungsstruktur SSP1 des Leistungstransistors Q1 (MSP1) verbunden und sind der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 mit einer Gate-Signalverdrahtungsstruktur GL4 (MDP4) bzw. einer Source-Signalverdrahtungsstruktur SSP4 in dem Leistungstransistor Q4 (MSP4) verbunden.
  • Wie in 18 gezeigt, sind, von den Leistungstransistoren Q1, Q4, Source-Drähte SW1, SW4 zu der Drain-Struktur D4 (S1) bzw. der Source-Struktur S4 hin verbunden, sind Gate-Drähte GW1, GW4 jeweils zu den Gate-Signalverdrahtungsstrukturen GL1, GL4 hin verbunden und sind Source-Sense-Drähte SSW1, SSW4 jeweils zu den Source-Signalverdrahtungsstrukturen SSP1, SSP4 hin verbunden.
  • Gleichermaßen sind, wie in 18 gezeigt, von den Spiegelklemmtransistoren QM1, QM4, die Spiegelklemm-Source-Drähte MSW1, MSW4 jeweils zu den Spiegelklemm-Source-Strukturen MSP1, MSP4 hin verbunden und sind die Spiegelklemm-Gate-Drähte MGW1, MGW4 jeweils zu den Spiegelklemm-Gate-Signalverdrahtungsstrukturen MGP1, MGP4 hin verbunden.
  • Zudem sind die Source-Signalverdrahtungsstrukturen SSP1, SSP4 jeweils durch die einen negativen Bias anlegenden Kondensatoren CG1, CG4 mit den Spiegelklemm-Source-Strukturen MSP1, MSP4 verbunden.
  • Zudem sind die Gate-Anschlüsse GT1, GT4 zur externen Extraktion durch Löten oder dergleichen mit den Gate-Signalverdrahtungsstrukturen GL1 bzw. GL4 verbunden und sind die Source-Sense-Anschlüsse SST1 und SST4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden und sind die Spiegelklemm-Source-Anschlüsse MST1, MST4 zur externen Extraktion durch Löten oder dergleichen jeweils mit den Spiegelklemm-Source-Strukturen MSP1, MSP4 verbunden.
  • Zudem sind Widerstände DR1 und DR4 zur elektrischen Entladung zwischen den Gate-Signalverdrahtungsstrukturen GL1, GL4 bzw. den Source-Signalverdrahtungsstrukturen SSP1, SSP4 verbunden.
  • Außerdem können (nicht veranschaulichte) Spiegelklemmwiderstände MR1, MR4 jeweils extern mit den Spiegelklemm-Gate-Anschlüssen MGT1, MGT4 verbunden sein. Andere Konfigurationen sind die gleichen wie jene der siebten Ausführungsform.
  • Um die Fehlfunktion zur Zeit des Schaltens des Zielleistungstransistors zu unterdrücken, ist bei dem Leistungsmodul gemäß der achten Ausführungsform der Aktivspiegelklemmtransistor in dem Leistungsmodul eingebaut und ist der Aktivspiegelklemmtransistor so angeordnet, dass die Signalstrukturen so gebildet werden, dass die Längen der verbundenen Leiter MSW1, MSW4 der Aktivspiegelklemmtransistoren jeweils gleich oder geringer als die Längen der Leiter MGW1, MGW4 sind.
  • Der Aktivspiegelklemmtransistor ist in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität des Leistungsschaltkreises zu erhöhen.
  • Obwohl das Beispiel des Verwendens der Bonddrähte für die verbundenen Leiter MSW1, MSW4 und die verbundenen Leiter MGW1, MGW4 bei dem in 18 gezeigten Beispiel gezeigt ist, können dafür Leiterrahmen anstelle der Bonddrähte verwendet werden.
  • (Gate-Ansteuerungsschaltkreis)
  • 19 zeigt ein Konfigurationsbeispiel eines Gate-Ansteuerungsschaltkreises 3, der auf das Leistungsmodul 2 gemäß den Ausführungsformen anwendbar ist. Wie in 19 gezeigt, verwendet der Gate-Ansteuerungsschaltkreis 3 einen Push-Pull-Schaltkreis, der durch Aufnehmen eines pnp-Transistors Qp/eines npn-Transistors Qn zum Verstärken des Gate-Eingangssignals geformt ist. Der Gate-Ansteuerungsschaltkreis 3 weist einen npn-Transistor Qn , der zwischen einer Leistungsversorgung EON zum Erzeugen einer Einschaltspannung und einem Gate-Anschluss G verbunden ist, und einen pnp-Transistor Qp , der zwischen dem Gate-Anschluss G und einem Spiegelklemm-Source-Anschluss MS verbunden ist, auf.
  • Falls eine Gate-Eingangssignalpulsspannung P1 durch einen Basiswiderstand RB an den npn-Transistor Qn und den pnp-Transistor Qp angelegt wird, wird eine positive Pulsspannung von der Leistungsversorgung EON zum Erzeugen einer Einschaltspannung durch den npn-Transistor Qn und einen Gate-Widerstand RGN an den Gate-Anschluss G geliefert und wird der Leistungstransistor Q1 zu EIN angesteuert.
  • Falls die Gate-Eingangssignalpulsspannung P1 0 wird, wird der pnp-Transistor Qp EIN-geschaltet, wird die negative Pulsspannung von einer Leistungsversorgung EOFF zum Erzeugen einer Ausschaltspannung durch den pnp-Transistor Qp und den Gate-Widerstand RGP an den Gate-Anschluss G geliefert und wird der Leistungstransistor Q1 zu AUS angesteuert. Falls eine Gate-Eingangssignalpulsspannung PM für eine Spiegelklemme zu der Zeit, wenn die Spannung zwischen dem Gate und der Source des Leistungstransistors Q1 gleich oder kleiner als der vorbestimmte Wert wird, zwischen dem Spiegelklemm-Gate MG und der Spiegelklemm-Source MS angelegt wird, kann die Kurzschlusspfadinduktivität zwischen dem Gate und der Source zu der Zeit des Ausschaltens des Leistungstransistors Q1 reduziert werden.
  • In 19 bezeichnet ein Bezugszeichen C1 einen Ladekondensator der Leistungsversorgung EOFF zum Erzeugen einer Ausschaltspannung und bezeichnet ein Bezugszeichen C2 einen Ladekondensator der Leistungsversorgung EON zum Erzeugen einer Einschaltspannung.
  • (Induktivität des Leistungsschaltkreises und Gate-Induktivität des Leistungstransistors)
  • 20(a) zeigt ein erklärendes Diagramm einer Induktivität LPC des Leistungsschaltkreises in dem Leistungsmodul 2 gemäß den Ausführungsformen. 20(a) zeigt das Beispiel für den Leistungsschaltkreis mit einer Vollbrückenkonfiguration. Wie in 20(a) gezeigt, drückt die Induktivität LPC des Leistungsschaltkreises eine Induktivität eines Schleifenpfades aus, der durch Aufnehmen von Folgendem geformt ist: Leistungstransistoren Q1, Q4 mit der Halbbrückenkonfiguration, die zwischen den Spannungen E verbunden sind; und einen DC-Zwischenkreiskondensator CPN , der parallel zu den Leistungstransistoren Q1, Q4 verbunden ist. in 20(a) bezeichnet ein Bezugszeichen LR eine Glättungsdrossel, bezeichnet ein Bezugszeichen CS einen Ausgangskondensator und bezeichnet ein Bezugszeichen RS eine Widerstandslast.
  • 20(b) zeigt ein erklärendes Diagramm einer Gate-Induktivität LGC des Leistungstransistors Q1. Wie in 20(b) gezeigt, drückt die Gate-Induktivität LGC des Leistungstransistors Q1 eine Induktivität eines Schleifenpfades aus, der zwischen dem Gate G1 und dem Source-Sense SS1 des Leistungstransistors Q1 gebildet wird. Insbesondere drückt die Gate-Induktivität LGC des Leistungstransistors Q1 die Induktivität des Schleifenpfades aus, der durch Aufnehmen des Gates G1, des Gate-Widerstands RGP , des Transistors Qp , des Kondensators C1 des Leistungstransistors Q1 und des Source-Sense SS1 des Leistungstransistors Q1 geformt ist, wie in 20(b) gezeigt ist.
  • In dem Leistungsmodul 2 gemäß den Ausführungsformen entsprechen die Induktivität LPC des Leistungsschaltkreises und die Gate-Induktivität LGC des Halbleiterelements jeweils den Induktivitäten der Pfade, die in 20(a) bzw. 20(b) gezeigt sind.
  • Bei dem Leistungsmodul 2 gemäß den Ausführungsformen ist der Aktivspiegelklemmtransistor QM in dem Leistungsmodul eingebaut und ist bei der angemessenen Position angeordnet und dadurch kann die Gate-Induktivität LGC des Leistungstransistors reduziert werden und kann die Fehlfunktion unterdrückt werden, ohne die Leistungsmodulgröße zu erhöhen und ohne die Induktivität LPC des Leistungsschaltkreises zu erhöhen.
  • (Verhinderung einer Fehlfunktion durch eine aktive Spiegelklemme)
  • 21(a) zeigt ein erklärendes Diagramm einer Fehlfunktion zu der Zeit eines MOS-Brückenvorgangs und 21(b) zeigt ein erklärendes Diagramm einer Verhinderung der Fehlfunktion durch die aktive Spiegelklemme in dem Leistungsmodul gemäß den Ausführungsformen.
  • In der MOS-Brücke wird, falls der Leistungstransistor Q4 EIN-geschaltet wird, die Spannung Vds zwischen dem Drain und der Source des Leistungstransistors Q4 verringert und wird die Spannung Vds zwischen dem Drain und der Source des Leistungstransistors Q1 erhöht. Da sich eine Impedanz eines geschlossenen Schleifenpfades LOB zwischen dem Gate und der Source des Transistors Q1 einschließlich des Gate-Ansteuerungsschaltkreises in einem Hochimpedanzzustand befindet, wird andererseits ein Wert der Spannung Vgs zwischen dem Gate und der Source des Leistungstransistors Q1 erhöht, und dadurch wird eine Fehlfunktion der MOS-Brücke aufgrund von fehlerhaftem Einschalten des Leistungstransistors Q1 verursacht.
  • In dem Leistungsmodul gemäß den Ausführungsformen wird, falls der Leistungstransistor Q4 EIN-geschaltet wird, die Spannung Vds zwischen dem Drain und der Source des Leistungstransistors Q4 verringert und wird die Spannung Vds zwischen dem Drain und der Source des Leistungstransistors Q1 erhöht. Da die aktive Spiegelklemme QM1 so angeordnet ist, dass sie zwischen dem Gate und der Source des Leistungstransistors Q1 angrenzt, befindet sich andererseits die Impedanz des geschlossenen Schleifenpfades LOA zwischen dem Gate und der Source des Leistungstransistors Q1 einschließlich des Gate-Ansteuerungsschaltkreises in einem Niederimpedanzzustand, und daher wird der Wert der Spannung Vgs zwischen dem Gate und der Source des Leistungstransistors Q1 nicht einfach erhöht. Entsprechend kann ein fehlerhaftes Einschalten des Leistungstransistors Q1 verhindert werden und dadurch kann eine Fehlfunktion der MOS-Brücke verhindert werden.
  • 22 zeigt schematisch eine Erklärung einer Induktivitätskomponente in dem Leistungstransistor (SiC-MOSFET) Q1 und der Schaltkreiskonfiguration eines Aktivspiegelklemmtransistors QM1 in dem Leistungsmodul 2 gemäß den Ausführungsformen. In dem Leistungsmodul 2 gemäß den Ausführungsformen kann die Induktivitätskomponente in dem Leistungstransistor Q1 und der Schaltkreiskonfiguration des Aktivspiegelklemmtransistors QM1 durch eine Gate-Induktivität LG1, eine Source-Induktivität LS1 und eine Gate-Induktivität LMG1 der aktiven Spiegelklemme QM1 ausgedrückt werden.
  • In dem Leistungsmodul 2 gemäß den Ausführungsformen ist der Aktivspiegelklemmtransistor QM1 in dem Leistungsmodul eingebaut und ist so angeordnet, dass er nahe dem Leistungstransistor Q1 ist, und dadurch können die Gate-Induktivität LG1 und die Source-Induktivität LS1 reduziert werden, ohne die Induktivität LPC des Leistungsschaltkreises zu erhöhen. Zudem beeinflusst die Gate-Induktivität LMG1 die Induktivität in der Gate-Schleife nicht.
  • (Spiegelklemmeinbaumodul und Gate-Ansteuerungsschaltkreis)
  • 23 zeigt eine Schaltkreiskonfiguration eines Spiegelklemmeinbaumoduls 4 und eines Gate-Ansteuerungsschaltkreises 3 mit einer Halbbrückenkonfiguration in dem Leistungsmodul gemäß den Ausführungsformen.
  • Wie in 23 gezeigt, weist das Spiegelklemmeinbaumodul 4 der Halbbrückenkonfiguration Leistungstransistoren Q1, Q4 und Aktivspiegelklemmtransistoren QM1, QM4 auf, die jeweils zwischen den Gates und den Sources der Leistungstransistoren Q1, Q4 angeordnet sind. Andere darin gezeigte Schaltkreiskonfigurationen sind die gleichen wie jene in 11 gezeigten. Der Gate-Ansteuerungsschaltkreis 3 zum Ansteuern der Leistungstransistoren Q1, Q4 weist die gleiche Schaltkreiskonfiguration auf und weist eine zu 19 ähnliche Schaltkreiskonfiguration auf.
  • (Signalpfad, wenn ein einen negativen Bias anlegender Kondensator eingebaut ist, und Signalpfad, wenn kein einen negativen Bias anlegender Kondensator eingebaut ist)
  • 24 zeigt ein erklärendes Diagramm von Signalpfaden in 23, wenn ein einen negativen Bias anlegender Kondensator eingebaut ist und wenn der einen negativen Bias anlegende Kondensator nicht eingebaut ist. In 24 bezeichnet ein Bezugszeichen LOA einen Signalpfad, wenn ein einen negativen Bias anlegender Kondensator eingebaut ist, und bezeichnet ein Bezugszeichen LOB einen Signalpfad, wenn kein einen negativen Bias anlegender Kondensator eingebaut ist.
  • Der Grund für das jeweilige Anordnen der einen negativen Bias anlegenden Kondensatoren CG1, CG4 zwischen den Spiegelklemm-Sources MS1, MS4 und den Source-Senses SS1, SS4 der Aktivspiegelklemmtransistoren QM1, QM4 ist wie folgt. Um fehlerhaftes Einschalten der Leistungstransistoren Q1, Q4 zu unterdrücken, kann ein negativer Bias zwischen dem Gate und der Source angelegt werden, wenn die Leistungstransistoren Q1, Q4 AUS-geschaltet sind. Unter Verwendung einer externen Leistungsversorgung wird die negative Spannung zwischen den Spiegelklemm-Sources MS1, MS4 der Aktivspiegelklemmtransistoren QM1, QM4 und den Source-Senses SS1, SS4 der Leistungstransistoren Q1, Q4 angelegt, wie in 24 gezeigt ist.
  • Falls die einen negativen Bias anlegenden Kondensatoren CG1, CG4 nicht nahe den Leistungstransistoren Q1, Q4 eingebaut sind, wird der Signalpfad zwischen dem Gate und der Source extrem lang, wie der Signalpfad LOB, und geht der Effekt der eingebauten aktiven Spiegelklemme verloren. Die einen negativen Bias anlegenden Kondensatoren CG1, CG4 sind eingebaut und die Verdrahtungssignalstrukturen, die zum Anlegen einer Spannung von der externen Leistungsversorgung in der Lage sind, sind mit beiden Enden davon verbunden und dadurch kann der Signalpfad zwischen dem Gate und der Source extrem kurz werden, wie der Signalpfad LOA, und der Effekt der eingebauten aktiven Spiegelklemme kann realisiert werden.
  • 25 zeigt eine Beziehung zwischen einer Spitzenspannung Vgsp (V) zwischen Gate und Source und einer parasitären Induktivität LG (nH) zwischen Gate und Source in einem Simulationsergebnis eines Reduktionseffekts einer parasitären Induktivität in dem Leistungsmodul gemäß den Ausführungsformen, in denen die einen negativen Bias anlegenden Kondensatoren CG1, CG4 eingebaut sind. Als Ausführungsformen, bei denen die einen negativen Bias anlegenden Kondensatoren CG1, CG4 eingebaut sind, sind die zweite, vierte, sechste, siebte und achte Ausführungsform anvisiert.
  • 25 entspricht einem Simulationsergebnis der Abhängigkeit der parasitären Induktivität LG zwischen dem Gate und der Source von der Spitzenspannung Vgsp (V) zwischen dem Gate und der Source.
  • In der Simulationsberechnung der parasitären Induktivität LG wird angenommen, dass sich die Aktivspiegelklemmtransistoren QM1, QM4 in dem Ein-Zustand befinden. Obwohl die parasitäre Induktivität LG einem Kompositwert zwischen der Induktivität der Elektrodenstruktur + des Bonddrahts, der auf dem keramischen Substrat angeordnet ist, entspricht, wird hier im Einzelnen angenommen, dass die Induktivitätskomponente des Bonddrahtes größer als die Induktivitätskomponente der Elektrodenstruktur ist.
  • (Schematische Vogelperspektivansichtskonfiguration nach dem Bilden der Harzschicht)
  • 26(a) zeigt eine schematische Vogelperspektivenkonfiguration nach dem Bilden einer Harzschicht auf dem Leistungsmodul gemäß der ersten Ausführungsform und 26(b) zeigt eine schematische Vogelperspektivenkonfiguration nach dem Bilden einer Harzschicht auf dem Leistungsmodul gemäß der zweiten Ausführungsform und 26(c) zeigt eine schematische Vogelperspektivenkonfiguration nach dem Bilden einer Harzschicht auf dem Leistungsmodul gemäß der siebten Ausführungsform. Jede entspricht einer Außenerscheinungskonfiguration eines 2-in-1-Moduls. Modullayoutbeispiele in verschiedenen Reihenfolgen einer Anschlussanordnung sind möglich und es gibt keine spezielle Begrenzung bezüglich der Anordnungsreihenfolge der Signalanschlüsse.
  • Zudem können Spritzpressharze, duroplastische Harze usw., die auf die SiC-basierte Halbleitervorrichtung anwendbar sind, als die Harzschicht 120 verwendet werden. Zudem können siliconbasierte Harze, z. B. Silicongel, teilweise darauf angewandt werden, oder es können Hüllentypleistungsmodule angenommen werden, die auf die Gesamtheit davon anzuwenden sind.
  • Obwohl das 1-in-1-Modul (Basiskonfiguration) und die 2-in-1-Module (die erste bis achte Ausführungsform) hauptsächlich in dem Leistungsmodul 2 gemäß den Ausführungsformen erklärt wurden, ist es nicht auf dieses Beispiel beschränkt. Zum Beispiel ist eine Anwendung auf ein 4-in-1-Modul, ein 6-in-1-Modul, ein 7-in-1-Modul möglich, wobei ein Snubber-Kondensator usw. in dem 6-in-1-Modul, einem 8-in-1-Modul, einem 12-in-1-Modul, einem 14-in-1-Modul und dergleichen bereitgestellt ist.
  • (Konkretes Beispiel für eine Halbleitervorrichtung)
  • Wie das Leistungsmodul gemäß den Ausführungsformen zeigt 27(a) einen schematischen Schaltkreis, der für einen SiC-MOSFET in dem 1-in-1-Modul 50 repräsentativ ist, und zeigt 27(b) eine schematische Schaltkreisrepräsentation eines IGBT in dem 1-in-1-Modul 50. Eine Diode DI, die in Sperrrichtung mit dem MOSFET parallel verbunden ist, ist in 27(a) gezeigt. Eine Hauptelektrode des MOSFET wird mit einem Drain-Anschluss DT und einem Source-Anschluss ST ausgedrückt. Gleichermaßen ist eine Diode DI, die in Sperrrichtung mit dem IGBT parallel verbunden ist, in 27(b) gezeigt. Eine Hauptelektrode des IGBT ist mit einem Kollektoranschluss CT und einem Emitteranschluss ET ausgedrückt.
  • Zudem zeigt 28 einen ausführlichen Schaltkreis, der repräsentativ für den SiC-MOSFET des 1-in-1-Moduls 50 als das Leistungsmodul gemäß den Ausführungsformen ist.
  • In dem 1-in-1-Modul 50 ist zum Beispiel ein MOSFET in einem Modul enthalten. Als ein Beispiel können fünf Chips (MOSFET x 5) darauf montiert werden und maximal fünf Stück der MOSFETs können jeweils parallel miteinander verbunden sein. Es wird angemerkt, dass es auch möglich ist, einen Teil aus fünf Stück der Chips für die Diode DI darauf zu montieren.
  • Insbesondere ist, wie in 28 gezeigt, ein Sense-MOSFET Qs mit dem MOSFET Q parallel verbunden. Der Sense-MOSFET Qs ist als ein Genauigkeitstransistor in demselben Chip wie der MOSFET Q gebildet. In 28 bezeichnet ein Bezugszeichen SS einen Source-Sense-Anschluss, bezeichnet ein Bezugszeichen CS einen Strom-Sense-Anschluss und bezeichnet ein Bezugszeichen G einen Gate-Signalanschluss. Auch in dem Leistungsmodul gemäß den Ausführungsformen kann der Sense-MOSFET Qs als ein Genauigkeitstransistor in demselben Chip wie der MOSFET Q gebildet sein.
  • (Schaltkreiskonfiguration)
  • Wie das Leistungsmodul gemäß den Ausführungsformen zeigt 29(a) einen schematischen Schaltkreis, der für einen SiC-MOSFET in dem 2-in-1-Modul 100 repräsentativ ist, und zeigt 29(b) eine schematische Schaltkreisrepräsentation eines IGBT in dem 2-in-1-Modul 100.
  • Als das Leistungsmodul gemäß den Ausführungsformen wird nun ein Modul vom 2-in-1-Typ erklärt, bei dem zwei Halbleitervorrichtungen Q1 und Q4 durch ein Vergussharz versiegelt sind.
  • Das 2-in-1-Modul 100, auf das SiC-MOSFETs als die Halbleitervorrichtungen Q1 und Q4 angewandt sind, weist eine Halbbrückenkonfiguration auf, in der zwei Leistungstransistoren Q1, Q4 (zum Beispiel SiC-MOSFET) eingebaut sind, wie in 29(a) gezeigt ist.
  • Obwohl das Modul als ein großer Transistor betrachtet werden kann, können in diesem Fall ein Chip oder mehrere Chips darin enthalten sein. Obwohl die Module ein 1-in-1-Modul, 2-in-1-Modul, 4-in-1-Modul, 6-in-1-Modul usw. aufweisen, wird insbesondere zum Beispiel ein Modul, das zwei Stück von Transistoren (Chips) auf einem Modul enthält, als das 2-in-1-Modul bezeichnet, wird ein Modul, das zwei Stück von 2-in-1-Modulen auf einem Modul enthält, als das 4-in-1-Modul bezeichnet, und wird ein Modul, das drei Stück von 2-in-1-Modulen auf einem Modul enthält, als das 6-in-1-Modul bezeichnet.
  • Wie in 29(a) gezeigt, weist das 2-in-1-Modul 100 zwei Leistungstransistoren Q1, Q4 und Dioden DI1 und DI4, die in Sperrrichtung mit den Leistungstransistoren Q1, Q4 parallel verbunden sind, als ein Modul auf. In 29(a) bezeichnet eine Bezugsziffer G1 einen Zuleitungsanschluss für ein Gate-Signal des MOSFET Q1 und bezeichnet eine Bezugsziffer S1 einen Zuleitungsanschluss für ein Source-Signal des MOSFET Q1. Gleichermaßen bezeichnet eine Bezugsziffer G4 einen Zuleitungsanschluss für ein Gate-Signal des MOSFET Q4 und bezeichnet eine Bezugsziffer S4 einen Zuleitungsanschluss für ein Source-Signal des MOSFET Q4. Ein Bezugszeichen P bezeichnet einen Positivseitenleistungsanschluss, ein Bezugszeichen N bezeichnet einen Negativseitenleistungsanschluss und ein Bezugszeichen O bezeichnet eine Ausgangsanschlusselektrode.
  • Zudem weist das 2-in-1-Modul 100, auf das IGBTs als die Halbleitervorrichtungen Q1 und Q4 angewandt sind, zwei IGBTs Q1 und Q4 und Dioden DI1 und DI4, die in Sperrrichtung mit den IGBTs Q1 und Q4 parallel verbunden sind, auf, wie in 29(b) gezeigt ist. In 29(b) bezeichnet ein Bezugszeichen G1 einen Gate-Signalzuleitungsanschluss des IGBT Q1 und bezeichnet ein Bezugszeichen E1 einen Emittersignalzuleitungsanschluss des IGBT Q1. Gleichermaßen bezeichnet G4 einen Gate-Signalzuleitungsanschluss des IGBT Q4 und bezeichnet E4 einen Emittersignalzuleitungsanschluss des IGBT Q4.
  • Die Halbleitervorrichtungen Q2 und Q5 und die Halbleitervorrichtungen Q3 und Q6, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar sind, können auch ähnlich realisiert werden.
  • (Vorrichtungsstruktur)
  • 30 zeigt eine schematische Querschnittsstruktur eines SiC-MOSFET 130A einschließlich einer Source-Pad-Elektrode SPD und einer Gate-Pad-Elektrode GPD, welcher ein Beispiel für die Halbleitervorrichtungen Q1 und Q4 ist, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar sind.
  • Wie in 30 gezeigt, weist der SiC-MOSFET 130A Folgendes auf: eine Halbleiterschicht 31, die durch Aufnehmen einer n--Typ-Schicht mit hohem spezifischen Widerstand geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31 gebildet ist; ein Source-Gebiet 33, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; einen Gate-Isolationsfilm 34, der auf einer Vorderseitenoberfläche der Halbleiterschicht 31 zwischen den p-Körpergebieten 32 angeordnet ist; eine Gate-Elektrode 35, die auf dem Gate-Isolationsfilm 34 angeordnet ist; eine Source-Elektrode 36, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist; ein n+-Drain-Gebiet 37, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31 angeordnet ist; und eine Drain-Elektrode 38, die mit dem n+-Typ-Drain-Bereich 37 verbunden ist.
  • Die Gate-Pad-Elektrode GPD ist mit der Gate-Elektrode 35 verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist, und die Source-Pad-Elektrode SPD ist mit der Source-Elektrode 36 verbunden, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist. Zudem sind, wie in 30 gezeigt, die Gate-Pad-Elektrode GPD und die Source-Pad-Elektrode SPD auf einem Zwischenschichtisolationsfilm 39 zur Passivierung angeordnet, der die Oberfläche des SiC-MOSFET 130A bedeckt.
  • Außerdem kann eine (nicht veranschaulichte) mikrostrukturelle Transistorstruktur in der Halbleiterschicht 31 unterhalb der Gate-Pad-Elektrode GPD und der Source-Pad-Elektrode SPD gebildet werden.
  • Des Weiteren kann, wie in 30 gezeigt, die Source-Pad-Elektrode SPD so angeordnet sein, dass sie sich, auch in der Transistorstruktur des zentralen Teils, auf den Zwischenschichtisolationsfilm 39 zur Passivierung erstreckt.
  • Obwohl der SiC-MOSFET 130A in 30 durch Aufnehmen eines vertikalen n-Kanal-SiC-MOSFET vom Planar-Gate-Typ geformt ist, kann der SiC-MOSFET 130A durch Aufnehmen eines vertikalen n-Kanal-SiC-TMOSFET 130D vom Graben-Gate-Typ oder dergleichen, der in der unten erwähnten 33 gezeigt ist, geformt werden.
  • Alternativ dazu kann auch ein GaN-basierter FET usw. anstelle des SiC-MOSFET 130A für die Halbleitervorrichtungen Q1 und Q4 angenommen werden, die auf das Leistungsmodul gemäß den Ausführungsformen angewandt werden können.
  • Die Halbleitervorrichtungen Q2 und Q5 und die Halbleitervorrichtungen Q3 und Q6, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar sind, können auch ähnlich realisiert werden.
  • Des Weiteren kann ein Halbleiter mit breiter Bandlücke, dessen Bandlückenenergie zum Beispiel von 1,1 eV bis 8 eV beträgt, für die Halbleitervorrichtungen Q1 bis Q6 verwendet werden, die auf die PMs gemäß der achten bis vierzehnten Ausführungsform anwendbar sind.
  • Gleichermaßen zeigt 31 eine schematische Querschnittsstruktur eines IGBT 130B einschließlich einer Emitterpadelektrode EPD und einer Gate-Pad-Elektrode GPD, welcher ein Beispiel für die Halbleitervorrichtungen Q1 und Q4 ist, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar sind.
  • Wie in 31 gezeigt, weist der IGBT 130B Folgendes auf: eine Halbleiterschicht 31, die durch Aufnehmen einer n--Typ-Schicht mit hohem spezifischen Widerstand geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31 gebildet ist; ein Emittergebiet 33E, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; einen Gate-Isolationsfilm 34, der auf einer Vorderseitenoberfläche der Halbleiterschicht 31 zwischen den p-Körpergebieten 32 angeordnet ist; eine Gate-Elektrode 35, die auf dem Gate-Isolationsfilm 34 angeordnet ist; eine Emitterelektrode 36E, die mit dem Emittergebiet 33E und dem p-Körpergebiet 32 verbunden ist; ein p+-Kollektorgebiet 37P, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31 angeordnet ist; und eine Kollektorelektrode 38C, die mit dem p+-Kollektorgebiet 37P verbunden ist.
  • Die Gate-Pad-Elektrode GPD ist mit der Gate-Elektrode 35 verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist, und die Emitterpadelektrode EPD ist mit der Emitterelektrode 36E verbunden, die mit dem Emittergebiet 33E und dem p-Körpergebiet 32 verbunden ist. Zudem sind, wie in 31 gezeigt, die Gate-Pad-Elektrode GPD und die Emitterpadelektrode EPD auf einem Zwischenschichtisolationsfilm 39 zur Passivierung angeordnet, der die Oberfläche des IGBT 130B bedeckt.
  • Außerdem kann eine (nicht veranschaulichte) mikrostrukturelle IGBT-Struktur in der Halbleiterschicht 31 unterhalb der Gate-Pad-Elektrode GPD und der Emitterpadelektrode EPD gebildet werden.
  • Des Weiteren kann, wie in 31 gezeigt, die Emitterpadelektrode EPD so angeordnet sein, dass sie sich, auch in der IGBT-Struktur des zentralen Teils, auf den Zwischenschichtisolationsfilm 39 zur Passivierung erstreckt.
  • Obwohl der IGBT 130B in 31 durch Aufnehmen eines vertikalen n-Kanal-IGBT vom Planar-Gate-Typ geformt ist, kann der IGBT 130B durch Aufnehmen eines vertikalen n-Kanal-IGBT vom Graben-Gate-Typ usw. geformt werden.
  • Die Halbleitervorrichtungen Q2 und Q5 und die Halbleitervorrichtungen Q3 und Q6, die auf das Leistungsmodul gemäß den Ausführungsformen anwendbar sind, können auch ähnlich realisiert werden.
  • GaN-basierte Leistungsvorrichtungen, z. B. SiC-basierte Leistungsvorrichtungen, z. B. ein SiC-DIMOSFET oder ein SiC-TMOSFET, oder ein GaN-basierter Transistor mit hoher Elektronenbeweglichkeit (HEMT), können als die Halbleitervorrichtungen Q1 bis Q6 angewandt werden. In manchen Fällen sind Leistungsvorrichtungen, z. B. Si-basierte MOSFETs oder SiC-basierte IGBTs, ebenfalls darauf anwendbar.
  • - SiC-DIMOSFET -
  • 32 zeigt eine schematische Querschnittsstruktur eines SiC-DIMOSFET 130C, der ein Beispiel für eine Halbleitervorrichtung 110 ist, die auf das Leistungsmodul gemäß den Ausführungsformen angewandt werden kann.
  • Wie in 32 gezeigt, weist der SiC-DIMOSFET 130C Folgendes auf: eine Halbleiterschicht 31, die durch Aufnehmen einer n--Typ-Schicht mit hohem spezifischen Widerstand geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31 gebildet ist; ein n+-Source-Gebiet 33, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; einen Gate-Isolationsfilm 34, der auf einer Vorderseitenoberfläche der Halbleiterschicht 31 zwischen den p-Körpergebieten 32 angeordnet ist; eine Gate-Elektrode 35, die auf dem Gate-Isolationsfilm 34 angeordnet ist; eine Source-Elektrode 36, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist; ein n+-Drain-Gebiet 37, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31 angeordnet ist; und eine Drain-Elektrode 38, die mit dem n+-Typ-Drain-Bereich 37 verbunden ist.
  • Bei dem in 32 gezeigten SiC-DIMOSFET 130C sind das p-Körpergebiet 32 und das n+-Source-Gebiet 33, das auf der Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist, mit einer Doppelionenimplantation (DII) gebildet und ist die Source-Pad-Elektrode SPD mit dem Source-Gebiet 33 und der Source-Elektrode 36 verbunden, die mit dem p-Körpergebiet 32 verbunden ist.
  • Zudem ist eine (nicht veranschaulichte) Gate-Pad-Elektrode GPD mit der Gate-Elektrode 35 verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist. Zudem sind, wie in 32 gezeigt, die Gate-Pad-Elektrode GPD und die Source-Pad-Elektrode SPD auf einem Zwischenschichtisolationsfilm 39 zur Passivierung angeordnet, der die Oberfläche des SiC-DIMOSFET 130C bedeckt.
  • Wie in 32 gezeigt, wird bei dem SiC-DIMOSFET 130C, weil eine Verarmungsschicht, wie mit den gestrichelten Linien gezeigt, in der Halbleiterschicht 31 gebildet ist, die aus einer n--Typ-Schicht mit hohem spezifischen Widerstand besteht, die in die p-Körpergebiete 32 eingefügt ist, ein Kanalwiderstand RJFET gebildet, der den Sperrschichttyp-FET(JFET: Junction FET)-Effekt begleitet. Zudem sind, wie in 32 gezeigt, Körperdioden BD jeweils zwischen den p-Körpergebieten 32 und den Halbleiterschichten 31 gebildet.
  • - SiC-TMOSFET-
  • 33 zeigt eine schematische Querschnittsstruktur eines SiC-TMOSFET 130D, der ein Beispiel für eine Halbleitervorrichtung ist, die auf das Leistungsmodul gemäß den Ausführungsformen angewandt werden kann.
  • Wie in 33 gezeigt, weist der SiC-TMOSFET 130D Folgendes auf: eine Halbleiterschicht 31N, die durch Aufnehmen einer n-Schicht geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31N gebildet ist; ein n+-Source-Gebiet 33, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; eine Graben-Gate-Elektrode 35TG, die durch das p-Körpergebiet 32 hindurchgeht, wobei die Graben-Gate-Elektrode 35TG in dem Graben gebildet ist, der über den Gate-Isolationsfilm 34 und die Zwischenschichtisolationsfilme 39U und 39B bis zu der Halbleiterschicht 31N gebildet ist; eine Source-Elektrode 36, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist; ein n+-Typ-Drain-Gebiet 37, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31N angeordnet ist; und eine Drain-Elektrode 38, die mit dem n+-Typ-Drain-Bereich 37 verbunden ist.
  • In 33 ist in dem SiC-TMOSFET 130D eine Graben-Gate-Elektrode 35TG, die durch das p-Körpergebiet 32 hindurchgeht, in dem Graben gebildet, der über den Gate-Isolationsfilm 34 und die Zwischenschichtisolationsfilme 39U und 39B bis zu der Halbleiterschicht 31N gebildet ist; und ist die Source-Pad-Elektrode SPD mit dem Source-Gebiet 33 und der Source-Elektrode 36 verbunden, die mit dem p-Körpergebiet 32 verbunden ist.
  • Zudem ist eine (nicht veranschaulichte) Gate-Pad-Elektrode GPD mit der Graben-Gate-Elektrode 35TG verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist. Zudem sind, wie in 33 gezeigt, die Gate-Pad-Elektrode GPD und die Source-Pad-Elektrode SPD auf einem Zwischenschichtisolationsfilm 39U zur Passivierung angeordnet, der die Oberfläche des SiC-TMOSFET 130D bedeckt.
  • Bei dem SiC-TMOSFET 130D wird ein Kanalwiderstand RJFET, der den JFET-Effekt, wie bei dem SiC-DIMOSFET 130C, begleitet, nicht gebildet. Zudem sind Körperdioden BD jeweils zwischen den p-Körpergebieten 32 und den Halbleiterschichten 31N auf die gleiche Weise wie in 32 gebildet.
  • (Anwendungsbeispiel)
  • 34(a) zeigt ein Beispiel für eine Schaltkreiskonfiguration, bei der der SiC-MOSFET als eine Halbleitervorrichtung angewandt ist und ein Snubber-Kondensator C zwischen dem Leistungsanschluss PL und dem Erdungsanschluss (Masseanschluss) NL verbunden ist, in einer Schaltkreiskonfiguration eines dreiphasigen AC-Wechselrichters 40A, der unter Verwendung des Leistungsmoduls gemäß den Ausführungsformen geformt ist. Gleichermaßen zeigt 34(b) ein Schaltkreiskonfigurationsbeispiel für einen dreiphasigen AC-Wechselrichter 40B, der durch Anwenden eines IGBT als eine Halbleitervorrichtung und Verbinden eines Snubber-Kondensators C zwischen dem Leistungsanschluss PL und dem Masseanschluss NL geformt ist.
  • Wenn das Leistungsmodul mit der Leistungsquelle E verbunden wird, um Schaltvorgänge auszuführen, wird eine große Stoßspannung Ldi/dt durch eine Induktivität L, die in einer Verbindungsleitung enthalten ist, aufgrund einer hohen Schaltgeschwindigkeit des SiC-MOSFET und des IGBT produziert. Zum Beispiel wird die Stoßspannung Ldi/dt wie folgt ausgedrückt: di/dt = 3×109 (A/s), wobei eine Stromänderung di = 300 A ist und eine Zeitvariation, die mit dem Schalten einhergeht, dt = 100 ns ist.
  • Obwohl sich ein Wert der Stoßspannung Ldi/dt in Abhängigkeit von einem Wert der Induktivität L ändert, wird die Stoßspannung Ldi/dt auf die Leistungsquelle E überlagert. Eine solche Stoßspannung Ldi/dt kann durch den Snubber-Kondensator C absorbiert werden, der zwischen dem Leistungsanschluss PL und dem Erdungsanschluss (Masseanschluss) NL verbunden ist.
  • (Konkretes Beispiel)
  • Als Nächstes wird unter Bezugnahme auf 35 nun ein dreiphasiger AC-Wechselrichter 42A erklärt, auf den ein SiC-MOSFET als eine Halbleitervorrichtung angewandt wird.
  • Wie in 35 gezeigt, weist der dreiphasige AC-Wechselrichter 42A Folgendes auf: eine Leistungsmoduleinheit 200, die mit einer Gate-Ansteuerung (GD) 180 verbunden ist; eine Dreiphasen-AC-Motor-Einheit 51; eine Leistungsversorgung oder Speicherungsbatterie (E) 53; und einen Stromrichter 55. U-Phase-, V-Phase- und W-Phase-Wechselrichter sind in der Leistungsmoduleinheit 200 jeweils mit der Dreiphasen-AC-Motor-Einheit 51 verbunden, so dass sie einer U-Phase, V-Phase und W-Phase der Dreiphasen-AC-Motor-Einheit 51 entsprechen.
  • In diesem Fall ist die GD 180 mit SiC-MOSFETs Q1 und Q4, SiC-MOSFETs Q2 und Q5 und SiC-MOSFETs Q3 und Q6 verbunden.
  • Die Leistungsmoduleinheit 200 weist die SiC-MOSFETs (Q1 und Q4), (Q2 und Q5) und (Q3 und Q6) mit Wechselrichterkonfigurationen, die zwischen einem positiven Anschluss (+) P und einem negativen Anschluss (-) N des Wandlers 55 verbunden sind, mit dem die Leistungsversorgung oder Speicherungsbatterie (E) 53 verbunden ist, auf. Zudem sind Schutzdioden DI1 bis DI6 jeweils in Sperrrichtung zwischen der Source und dem Drain der SiC-MOSFETs Q1 bis Q6 parallel verbunden.
  • Als Nächstes wird nun unter Bezugnahme auf 36 der dreiphasige AC-Wechselrichter 42B erklärt, der unter Verwendung des Leistungsmoduls gemäß der Ausführungsform geformt ist, auf das der IGBT als die Halbleitervorrichtung angewandt ist.
  • Wie in 36 gezeigt, weist der dreiphasige AC-Wechselrichter 42B Folgendes auf: eine Leistungsmoduleinheit 200; eine Gate-Ansteuerung (GD) 180; eine Dreiphasen-AC-Motor-Einheit 51; eine Leistungsversorgung oder Speicherungsbatterie (E) 53; und einen Wandler 55. U-Phase-, V-Phase- und W-Phase-Wechselrichter sind in der Leistungsmoduleinheit 200 jeweils mit der Dreiphasen-AC-Motor-Einheit 51 verbunden, so dass sie einer U-Phase, V-Phase und W-Phase der Dreiphasen-AC-Motor-Einheit 51 entsprechen.
  • In diesem Fall ist die GD 180 mit den IGBTs Q1 und Q4, IGBTs Q2 und Q5 und den IGBTs Q3 und Q6 verbunden.
  • Die Leistungsmoduleinheit 200 weist die IGBTs (Q1 und Q4), (Q2 und Q5) und (Q3 und Q6) mit Wechselrichterkonfigurationen, die zwischen einem positiven Anschluss (+) P und einem negativen Anschluss (-) N des Wandlers 55 verbunden sind, mit dem eine Speicherungsbatterie (E) 53 verbunden ist, auf. Zudem sind Schutzdioden DI1 bis DI6 jeweils in Sperrrichtung zwischen dem Emitter und dem Kollektor der IGBTs Q1 bis Q6 parallel verbunden.
  • [Andere Ausführungsformen] Wie oben erklärt, wurden die erste bis achte Ausführungsform als eine Offenbarung einschließlich einer assoziierten Beschreibung und Zeichnungen beschrieben, die als veranschaulichend und nicht beschränkend aufzufassen sind. Diese Offenbarung verdeutlicht eine Vielzahl von alternativen Ausführungsformen, Arbeitsbeispielen und Operationstechniken für einen Fachmann. Zudem kann der gleiche Effekt erhalten werden, indem die gleiche Gegenmaßnahme auch unter Verwendung eines Leistungsmoduls ergriffen wird, in dem nur Strukturen mit metallischen Platten oder metallischen Rahmen vorbereitet sind, ohne das Hauptsubstrat zu verwenden, und die Anordnungsbeziehungsbeibehaltung und Isolationsbeibehaltung zwischen den Strukturen, was Rollen des Hauptsubstrats sind, werden mit einer Harzversiegelung, Isolationsplatten usw. realisiert.
  • Wenn dies der Fall ist, decken die Ausführungsformen eine Vielzahl von Ausführungsformen ab, egal ob diese beschrieben sind oder nicht.
  • Industrielle Anwendbarkeit
  • Das Leistungsmodul gemäß den Ausführungsformen ist für die Gesamtheit von Leistungsvorrichtungen, z. B. SiC-Leistungsmodule, intelligente Leistungsmodule, verfügbar und ist auf besonders weite Anwendungsgebiete, z. B. Wandler und Wechselrichter für HEV/EV, im Rad eingebaute Motoren (PFC-Schaltkreise und dreiphasige Wechselrichterschaltkreise für einen Motorantrieb, der zum Boosten von Batterien verwendet wird), Aufwärts(Boost)-Wandler, die für Leistungskonditionierer von Solarbatteriesystemen verwendet werden, Wandler und Wechselrichter für Industriegeräte und dergleichen, anwendbar.
  • Bezugszeichenliste
    • 1:
    Leistungsschaltkreis (Halbbrücke)
    2:
    Leistungsmodul
    3:
    Gate-Ansteuerungsschaltkreis
    4:
    Spiegelklemmeinbauleistungsmodul
    8:
    Keramisches Substrat (das Hauptsubstrat, das Isolationssubstrat)
    10, 10U, 10D:
    Elektrodenstruktur
    12, 13:
    Lötschicht
    40A, 40B, 42A, 42B:
    Dreiphasiger AC-Wechselrichter
    50:
    1-in-1-Modul
    100:
    2-in-1-Modul
    120:
    Harzschicht
    Q, Q1, Q4:
    Leistungstransistor (SiC-MOSFET)
    QM, QM1, QM4:
    Aktivspiegelklemmtransistor
    MSW, MSW1, MSW4:
    Erster verbundener Leiter (Spiegelklemm-Source-Draht)
    MGW, MGW1, MGW4:
    Zweiter verbundener Leiter (Spiegelklemm-Gate-Draht)
    LFS, LFG:
    Leiterrahmen
    P:
    Positivseitenleistungsanschluss
    N:
    Negativseitenleistungsanschluss
    O, U, V, W:
    Ausgangsanschluss
    S1, S4:
    Source-Struktur
    D1, D4:
    Drain-Struktur
    GT1, GT4:
    Gate-Anschluss
    SST1, SST4:
    Source-Sense-Anschluss
    MGT1, MGT4:
    Spiegelklemm-Gate-Anschluss
    MST1, MST4:
    Spiegelklemm-Source-Anschluss
    MDP1, MDP4:
    Spiegelklemm-Drain-Struktur
    MSP1, MSP4:
    Spiegelklemm-Source-Struktur
    GW1, GW4:
    Gate-Draht
    SW1, SW4:
    Source-Draht
    SSW1, SSW4:
    Source-Sense-Draht
    GL1, GL4:
    Gate-Signalverdrahtungsstruktur
    SSP, SSP1, SSP4:
    Source-Signalverdrahtungsstruktur
    MGP, MGP1, MGP4:
    Gate-Signalverdrahtungsstruktur
    CG1, CG4:
    Einen negativen Bias anlegender Kondensator
    DQ1, DQ4, DM1, DM4:
    Abstand
    CPN:
    DC-Zwischenkreiskondensator (DC-Klemmkondensator)
    Vgsp:
    Spitzenspannung
    LG:
    Parasitäre Induktivität
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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    • JP 2016174033 [0005]

Claims (11)

  1. Leistungsmodul, das Folgendes aufweist: erste Transistoren, die auf einem Isolationssubstrat angeordnet sind, wobei die ersten Transistoren wenigstens einen Satz einer Halbbrücke mit einem oberen und unteren Arm bilden, wobei die ersten Transistoren jeweils bei dem oberen und unteren Arm angeordnet sind; zweite Transistoren, die auf dem Isolationssubstrat angeordnet sind, wobei die Drains der zweiten Transistoren jeweils mit Gate-Seiten der ersten Transistoren verbunden sind und deren Sources jeweils mit Source-Seiten der ersten Transistoren verbunden sind; erste Source-Signalverdrahtungsstrukturen, die auf dem Isolationssubstrat angeordnet sind, wobei die ersten Source-Signalverdrahtungsstrukturen jeweils mit den Sources der ersten Transistoren verbunden sind; erste verbundene Leiter zum jeweiligen Verbinden zwischen den ersten Source-Signalverdrahtungsstrukturen und den Sources der zweiten Transistoren; zweite Gate-Signalverdrahtungsstrukturen, die auf dem Isolationssubstrat angeordnet sind, wobei die zweiten Gate-Signalverdrahtungsstrukturen jeweils mit Gates der zweiten Transistoren verbunden sind; und einen zweiten verbundenen Leiter zum jeweiligen Verbinden zwischen den zweiten Gate-Signalverdrahtungsstrukturen und den Gates der zweiten Transistoren, wobei Längen der ersten verbundenen Leiter jeweils gleich oder geringer als Längen der zweiten verbundenen Leiter sind.
  2. Leistungsmodul nach Anspruch 1, wobei der erste verbundene Leiter und der zweite verbundene Leiter einen Draht oder einen Leiterrahmen aufweisen.
  3. Leistungsmodul nach Anspruch 1, das ferner wenigstens Folgendes aufweist: zweite Source-Signalverdrahtungsstrukturen, die auf dem Isolationssubstrat angeordnet sind, wobei die zweiten Source-Signalverdrahtungsstrukturen jeweils mit den Sources der zweiten Transistoren verbunden sind; einen negativen Bias anlegende Kondensatoren, die jeweils zwischen den ersten Source-Signalverdrahtungsstrukturen und den zweiten Source-Signalverdrahtungsstrukturen angeordnet sind; erste Gate-Signalverdrahtungsstrukturen, die auf dem Isolationssubstrat angeordnet sind, wobei die ersten Gate-Signalverdrahtungsstrukturen jeweils mit den Gates der ersten Transistoren verbunden sind; erste Signalanschlüsse, die jeweils mit den ersten Gate-Signalverdrahtungsstrukturen verbunden sind; zweite Signalanschlüsse, die jeweils mit den ersten Source-Signalverdrahtungsstrukturen verbunden sind; dritte Signalanschlüsse, die jeweils mit den zweiten Gate-Signalverdrahtungsstrukturen verbunden sind; und vierte Signalanschlüsse, die jeweils mit den zweiten Source-Signalverdrahtungsstrukturen verbunden sind, wobei die einen Enden der ersten verbundenen Leiter durch die Kondensatoren jeweils mit den ersten Source-Signalverdrahtungsstrukturen verbunden sind.
  4. Leistungsmodul nach Anspruch 3, das ferner Folgendes aufweist: einen Positivseitenleistungsanschluss und einen Negativseitenleistungsanschluss; eine erste Elektrodenstruktur, die auf dem Isolationssubstrat angeordnet ist, wobei die erste Elektrodenstruktur mit dem Positivseitenleistungsanschluss verbunden ist und mit einem Drain des ersten Transistors verbunden ist; eine zweite Elektrodenstruktur, die auf dem Isolationssubstrat angeordnet ist, wobei die zweite Elektrodenstruktur mit dem Negativseitenleistungsanschluss verbunden ist und mit einer Source eines Transistors, der mit dem ersten Transistor in Reihe verbunden ist, verbunden ist; und einen DC-Zwischenkreiskondensator, der zwischen der ersten Elektrodenstruktur und der zweiten Elektrodenstruktur angeordnet ist.
  5. Leistungsmodul nach Anspruch 4, wobei direkte Abstände von einer Verbindungseinheit des DC-Zwischenkreiskondensators zu den ersten Transistoren jeweils kürzer als direkte Abstände von der Verbindungseinheit des DC-Zwischenkreiskondensators zu den zweiten Transistoren sind.
  6. Leistungsmodul nach Anspruch 3, wobei die ersten Signalanschlüsse jeweils an die zweiten Signalanschlüsse angrenzen, und die dritten Signalanschlüsse jeweils an die vierten Signalanschlüsse angrenzen.
  7. Leistungsmodul, das Folgendes aufweist: eine erste Verdrahtungsstruktur, eine zweite Verdrahtungsstruktur, eine dritte Verdrahtungsstruktur und eine vierte Verdrahtungsstruktur, die auf einem Isolationssubstrat angeordnet sind; einen ersten Transistor, der auf der ersten Verdrahtungsstruktur angeordnet ist und zum Ausführen eines Schaltvorgangs ausgebildet ist; einen zweiten Transistor, der auf der dritten Verdrahtungsstruktur angeordnet ist; einen ersten verbundenen Leiter zum Verbinden zwischen einer ersten Elektrode des ersten Transistors und der zweiten Verdrahtungsstruktur; einen zweiten verbundenen Leiter zum Verbinden zwischen einer ersten Elektrode des zweiten Transistors und der zweiten Verdrahtungsstruktur; einen dritten Verbindungsleiter zum Verbinden zwischen einer zweiten Elektrode des zweiten Transistors und der vierten Verdrahtungsstruktur; und einen vierten Verbindungsleiter zum Verbinden zwischen einer zweiten Elektrode des ersten Transistors und der dritten Verdrahtungsstruktur, wobei eine Länge des zweiten verbundenen Leiters gleich oder geringer als eine Länge des dritten verbundenen Leiters ist.
  8. Leistungsmodul nach Anspruch 7, wobei die erste Elektrode eine Source-Elektrode oder eine Emitterelektrode aufweist, die zweite Elektrode eine Gate-Elektrode aufweist und die dritte Elektrode eine Drain-Elektrode oder eine Kollektorelektrode aufweist.
  9. Leistungsmodul nach einem der Ansprüche 1-7, wobei der erste Transistor einen beliebigen aus einem SiC-basierten MOSFET, einem SiC-basierten IGBT, einem Si-basierten MOSFET, einem Si-basierten IGBT oder einem GaN-basierten FET oder mehrere der oben genannten unterschiedlichen Vorrichtungen aufweist.
  10. Leistungsmodul nach einem der Ansprüche 1-7, wobei die ersten Transistoren und die zweiten Transistoren jeweils Konfigurationen in mehreren Chips aufweisen, die parallel miteinander verbunden sind.
  11. Leistungsmodul nach einem der Ansprüche 1-7, wobei die Halbbrücke Folgendes aufweist: mehrere Schaltungsschaltkreise, in denen die ersten Transistoren in Reihe zwischen einer ersten Leistungsquelle und einer zweiten Leistungsquelle verbunden sind, und einen Ansteuerungsschaltkreis, der zum Steuern einer Operation jedes Transistors in dem Schaltungsschaltkreis ausgebildet ist, wobei die Halbbrücke einen Wechselrichter oder Stromrichter formt, in dem ein Verbindungspunkt der mehreren Schaltungsschaltkreise ein Ausgang ist.
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