JPWO2018186353A1 - パワーモジュール - Google Patents

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Abstract

パワーモジュール（２）は、少なくとも１つのハーフブリッジ（１）を有し、その上下アームに配置された第１のトランジスタＱ１・Ｑ４と、第１のトランジスタのゲートＧ１・Ｇ４側にドレイン、ソースＳ１・Ｓ４側にソースが接続された第２のトランジスタＱＭ１・ＱＭ４と、第１のトランジスタのソースに接続されたソース信号用配線パターンＳＳＰ１・ＳＳＰ４と、ソース信号用配線パターンと第２のトランジスタのソースとを接続する第１の接続導体ＭＳＷ１・ＭＳＷ４と、第２のトランジスタのゲートＭＧ１・ＭＧ４に接続された第２のゲート信号用配線パターンＭＧＰ１・ＭＧＰ４と、第２のゲート信号用配線パターンと第２のトランジスタのゲートとを接続する第２の接続導体ＭＧＷ１・ＭＧＷ４とを備え、第１の接続導体の長さが、第２の接続導体の長さ以下である。誤動作を抑制し、高速スイッチング性能のパワーモジュールを提供する。

Description

本実施の形態は、パワーモジュールに関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
スイッチング電源やモータ駆動用インバータなどには、ブリッジ回路を含む回路が広く使われている。トランジスタで構成されるブリッジ回路において、片側アームのトランジスタが高速にオンするとき、もう片側のトランジスタのドレイン-ソース間電圧変化に起因してゲート・ソース間電圧も変化し、誤動作(誤オン)を起こす現象がある（例えば、特許文献１参照。）。誤オンによる短絡電流はトランジスタを破壊し得るだけでなく、電力損失の増加やノイズの原因にもなる。特にＳｉＣ ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）では、ゲート・ソース間寄生容量Ｃgsとゲート・ドレイン間寄生容量Ｃgdの比が小さいため、ゲート・ソース間電圧の変化が大きく、また、オン抵抗も低いため、誤オンによる短絡電流も大きくなり破壊が起こりやすい。
誤オンを抑制する手段として、アクティブミラークランプ回路をＳｉＣ ＭＯＳＦＥＴのゲート・ソース間に配置し、トランジスタオフ時におけるゲート・ソース間短絡経路のインダクタンスを低減する手法を筆者らが提案している （例えば、特許文献２参照。）。
また、チップ内部にアクティブミラークランプ領域を形成する手法もある（例えば、特許文献３参照。）。
特開平５−２２６９９４号公報 特開２０１５−１２６３４２号公報 特開２０１６−１７４０３３号公報
しかし、アクティブミラークランプ回路によってＳｉＣ ＭＯＳＦＥＴのゲート・ソース間に新たな短絡経路が形成されても、その経路の配線パターンやワイヤなどによる寄生インダクタンスが大きければゲート・ソース間電圧の変化抑制効果は弱まるため、実際に所望の効果を得ようとした場合にはパターンレイアウトまで含めた設計が必要になる。また、ＳｉＣ ＭＯＳＦＥＴはチャネル抵抗が比較的高く、チップ内部にアクティブミラークランプ回路用の低耐圧ＭＯＳＦＥＴを作り込んでも、オン抵抗が高いため短絡経路として適さない。
以上に鑑み、本実施の形態は、誤動作抑制の効果が高く、高速スイッチングが実現できるパワーモジュールを提供する。
本実施の形態の一態様によれば、少なくとも１つのハーフブリッジを有し、前記ハーフブリッジの上下アームに共に配置された第１のトランジスタと、前記第１のトランジスタのゲート側にドレイン、前記第１のトランジスタのソース側にソースがそれぞれ接続された第２のトランジスタと、前記第１のトランジスタのソースに接続された第１のソース信号用配線パターンと、前記第１のソース信号用配線パターンと前記第２のトランジスタのソースとを接続する第１の接続導体と、前記第２のトランジスタのゲートに接続された第２のゲート信号用配線パターンと、前記第２のゲート信号用配線パターンと前記第２のトランジスタのゲートとを接続する第２の接続導体とを備え、前記第１の接続導体の長さが、前記第２の接続導体の長さ以下であるパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁基板上に配置された第１配線パターン、第２配線パターン、第３配線パターンおよび第４配線パターンと、前記第１配線パターン上に配置されてスイッチング動作を行う第１のトランジスタと、前記第３配線パターン上に配置された第２のトランジスタと、前記第１のトランジスタの第１電極と前記第２配線パターンとを接続する第１の接続導体と、前記第２のトランジスタの第１電極と前記第２配線パターンとを接続する第２の接続導体と、前記第２のトランジスタの第２電極と前記第４配線パターンとを接続する第３の接続導体と、前記第１のトランジスタの第２電極と前記第３配線パターンとを接続する第４の接続導体とを備え、前記第２の接続導体の長さが、前記第３の接続導体の長さ以下であるパワーモジュールが提供される。
本実施の形態の他の態様によれば、主基板と、前記主基板上に配置され、正側電力端子に接続された第１電極パターンと、前記主基板上に配置され、負側電力端子に接続された第２電極パターンと、前記第１電極パターン上にドレインが配置された第１のトランジスタと、前記第１のトランジスタのゲートに接続された第１のゲート信号用配線パターンと、前記第１のゲート信号用配線パターン上にドレインが配置された第２のトランジスタと、前記第１のトランジスタのソースに接続された第１のソース信号用配線パターンと、前記第１のソース信号用配線パターンと前記第２のトランジスタのソースとを接続する第１の接続導体と、前記第２のトランジスタのゲートに接続された第２のゲート信号用配線パターンと、前記第２のゲート信号用配線パターンと前記第２のトランジスタのゲートとを接続する第２の接続導体とを備え、前記第１の接続導体の長さが、前記第２の接続導体の長さ以下であるパワーモジュールが提供される。
アクティブミラークランプ回路をパワーモジュールに内包する場合、各素子を接続する導体は必ず寄生抵抗や寄生インダクタンスを有するが、本実施の形態によれば、トランジスタの誤動作に最も影響する部分の寄生成分を優先的に低減するレイアウト構成にすることで、誤動作を抑制し、高速スイッチング可能なパワーモジュールを提供することができる。
（ａ）第１の実施の形態に係るパワーモジュールの基本構造の模式的平面パターン構成図、（ｂ）図１（ａ）のＩ−Ｉ線に沿う模式的断面構造図。 （ａ）第１の実施の形態の変形例に係るパワーモジュールの基本構造の模式的平面パターン構成図、（ｂ）図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。 （ａ）第１の実施の形態に係るパワーモジュールの模式的平面パターン構成図、（ｂ）図３（ａ）に対応するパワーモジュールにおいて、アクティブミラークランプ用トランジスタＱＭ４近傍における模式的断面構造図。 第１の実施の形態に係るパワーモジュールの動作説明図。 第１の実施の形態に係るパワーモジュールの回路構成図。 第２の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 第２の実施の形態に係るパワーモジュールの回路構成図。 第３の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 第３の実施の形態に係るパワーモジュールの回路構成図。 第４の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 第４の実施の形態に係るパワーモジュールの回路構成図。 第４の実施の形態に係るパワーモジュールの動作説明図。 第５の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 第５の実施の形態に係るパワーモジュールの回路構成上の配置説明図。 第６の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 第６の実施の形態に係るパワーモジュールの回路構成上の配置説明図。 第７の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 第８の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 実施の形態に係るパワーモジュールに適用可能なゲートドライブ回路の構成例。 （ａ）電力回路のインダクタンスの説明図、（ｂ）半導体素子のゲートインダクタンスの説明図。 （ａ）ＭＯＳブリッジ動作時の誤動作の説明図、（ｂ）実施の形態に係るパワーモジュールにおいて、アクティブミラークランプによる誤動作防止の説明図。 実施の形態に係るパワーモジュールにおいて、電力用トランジスタ（ＳｉＣ ＭＯＳＦＥＴ）およびアクティブミラークランプ用トランジスタの回路構成におけるインダクタンス成分の説明図。 実施の形態に係るパワーモジュールにおいて、ハーフブリッジ構成のミラークランプ内蔵モジュールとゲートドライブ回路の回路構成図。 図２３において、負バイアス印加用コンデンサを内蔵する場合と内蔵しない場合の信号経路の説明図（ＬＯＡ：負バイアス印加用コンデンサを内蔵する場合、ＬＯＢ：負バイアス印加用コンデンサを内蔵しない場合）。 負バイアス印加用コンデンサを内蔵する場合の実施の形態に係るパワーモジュールにおいて、寄生インダクタンスの低減効果のシミュレーション結果であって、ゲート・ソース間ピーク電圧Ｖgsp(Ｖ)と・ソース間寄生インダクタンスＬＧ（ｎＨ）の関係。 （ａ）第１の実施の形態に係るパワーモジュールの樹脂層を形成後の模式的鳥瞰構成図、（ｂ）第２の実施の形態に係るパワーモジュールの樹脂層を形成後の模式的鳥瞰構成図、（ｃ）第７の実施の形態に係るパワーモジュールの樹脂層を形成後の模式的鳥瞰構成図。 実施の形態に係るパワーモジュールであって、（ａ）ワンインワン（１ in １）モジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現図、（ｂ）１ in １モジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールであって、１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの詳細回路表現図。 実施の形態に係るパワーモジュールであって、（ａ）ツーインワン（２ in １）モジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現図、（ｂ）２ in １モジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤを含むＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ（Double Implanted）ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ Ｔ（Trench）ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、（ａ）半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した３相交流インバータの回路構成図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、半導体デバイスとしてＩＧＢＴを適用した３相交流インバータの回路構成図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（基本構造）
第１の実施の形態に係るパワーモジュールの基本構造の模式的平面パターン構成は、図１（ａ）に示すように表され、図１（ａ）のＩ−Ｉ線に沿う模式的断面構造は、図１（ｂ）に示すように表される。第１の実施の形態に係るパワーモジュールの基本構造は、例えば、１ in １モジュールに適用可能である。
第１の実施の形態の基本構造に係るパワーモジュールは、図１（ａ）および図１（ｂ）に示すように、セラミック基板８と、セラミック基板８上に配置された電極パターン１０Ｕ、ＳＳＰ（１０Ｕ）、ＭＧＰ（１０Ｕ）と、電極パターン１０Ｕ上に配置され、対象とする電力用トランジスタ（図示省略）のゲート・ソース間を短絡するアクティブミラークランプ用のトランジスタＱＭと、セラミック基板８の裏面に配置された電極パターン１０Ｄとを備える。
第１の実施の形態に係るパワーモジュールは、図１（ａ）および図１（ｂ）に示すように、対象とする電力用トランジスタ（図示省略）のゲート側にドレイン、ソース側にソースが接続されたアクティブミラークランプ用トランジスタＱＭと、対象とする電力用トランジスタ（図示省略）のソースに接続されたソース信号用配線パターンＳＳＰと、ソース信号用配線パターンＳＳＰとアクティブミラークランプ用トランジスタＱＭのミラークランプソースＭＳとを接続する接続導体ＭＳＷと、アクティブミラークランプ用トランジスタＱＭのミラークランプゲートＭＧに接続されたゲート信号用配線パターンＭＧＰと、ゲート信号用配線パターンＭＧＰとアクティブミラークランプ用トランジスタＱＭのミラークランプゲートＭＧとを接続する接続導体ＭＧＷを備える。ここで、接続導体ＭＳＷの長さが、接続導体ＭＧＷの長さ以下である。ここで、接続導体ＭＳＷ、および接続導体ＭＧＷはワイヤであっても良い。
本実施の形態においては、アクティブミラークランプ用トランジスタＱＭの信号配線の寄生インダクタンスまで考慮した配置を実行している。
第１の実施の形態に係るパワーモジュールにおいては、対象とする電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタＱＭをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタＱＭのソース配線接合材の長さがゲート配線接合材の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタＱＭを配置する。本構成の意図および効果は、後述の第１の実施の形態に係るパワーモジュール２において、包括して説明がなされている。
また、第１の実施の形態の変形例に係るパワーモジュールの基本構造の模式的平面パターン構成は、図２（ａ）に示すように表され、図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造は、図２（ｂ）に示すように表される。第１の実施の形態の変形例に係るパワーモジュールの基本構造も、例えば、１ in １モジュールに適用可能である。
第１の実施の形態の変形例に係るパワーモジュールの基本構造は、図２（ａ）および図２（ｂ）に示すように、セラミック基板８と、セラミック基板８上に配置された電極パターン１０Ｕ、ＳＳＰ（１０Ｕ）、ＭＧＰ（１０Ｕ）と、電極パターン１０Ｕ上に配置され、対象とする電力用トランジスタ（図示省略）のゲート・ソース間を短絡するアクティブミラークランプ用トランジスタＱＭと、セラミック基板８の裏面に配置された電極パターン１０Ｄとを備える。
第１の実施の形態の変形例に係るパワーモジュールは、図２（ａ）および図２（ｂ）に示すように、対象とする電力用トランジスタ（図示省略）のゲート側にドレイン、ソース側にソースが接続されたアクティブミラークランプ用トランジスタＱＭと、対象とする電力用トランジスタ（図示省略）のソースに接続されたソース信号用配線パターンＳＳＰと、ソース信号用配線パターンＳＳＰとアクティブミラークランプ用トランジスタＱＭのミラークランプソースＭＳとを接続するリードフレームＬＦＳと、アクティブミラークランプ用トランジスタＱＭのミラークランプゲートＭＧに接続されたゲート信号用配線パターンＭＧＰと、ゲート信号用配線パターンＭＧＰとアクティブミラークランプ用トランジスタＱＭのミラークランプゲートＭＧとを接続するリードフレームＬＦＧとを備える。ここで、リードフレームＬＦＳの長さが、リードフレームＬＦＧの長さ以下である。
リードフレームＬＦＳ・ＬＦＧは、半田層１３を介してアクティブミラークランプ用トランジスタＱＭのミラークランプソースＭＳ・ミラークランプゲートＭＧと接続され、半田層１２を介してソース信号用配線パターンＳＳＰ・ゲート信号用配線パターンＭＧＰと接続されている。また、半田層１２を介してアクティブミラークランプ用トランジスタＱＭのドレインも電極パターン１０Ｕと接続されている。
尚、図２においては、リードフレームＬＦＧは、リードフレームＬＦＳと重なるように配置される例が示されているが、このような構成に限らず、例えば、同一面上で配置されていても良い。また、電極パターン１０Ｕには、アクティブミラークランプ用トランジスタＱＭのドレインに接続されるリード端子ＬＴが接続されている。１ in １構成の場合には、アクティブミラークランプ用トランジスタＱＭのドレインに接続されるリード端子ＬＴは、対象とする電力用トランジスタ（図示省略）のゲートに接続される。
第１の実施の形態の変形例に係るパワーモジュールにおいては、対象とする電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタＱＭをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタＱＭのリードフレームＬＦＳの長さがリードフレームＬＦＧの長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタＱＭを配置する。
第１の実施の形態およびその変形例に係るパワーモジュールにおいては、アクティブミラークランプ用トランジスタＱＭをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。ここで、電力回路のインダクタンスおよび電力用トランジスタのゲートインダクタンスについては、図２０（ａ）および図２０（ｂ）を参照して後述する。
（２ in １構成）
第１の実施の形態に係るパワーモジュールの模式的平面パターン構成は、図３（ａ）に示すように表され、図３（ａ）に対応するパワーモジュールにおいて、アクティブミラークランプ用トランジスタＱＭ４近傍における模式的断面構造は、図３（ｂ）に示すように表される。また、第１の実施の形態に係るパワーモジュールの動作説明図は、図４に示すように表され、第１の実施の形態に係るパワーモジュールの回路構成は、図５に示すように表される。ここで、図５の破線で囲まれた回路構成が、第１の実施の形態に係るパワーモジュール２のパワー回路１を示す。
第１の実施の形態に係るパワーモジュール２であって、２ in １のハーフブリッジ内蔵モジュールにおいて、樹脂層１２０を形成前の模式的平面パターン構成は、図３に示すように表され、樹脂層１２０を形成後の模式的鳥瞰構成は、図２６（ａ）に示すように表される。第１の実施の形態に係るパワーモジュール２は、ハーフブリッジ内蔵モジュールの構成を備え、２組の電力用トランジスタＱ１・Ｑ４（例えば、ＳｉＣ ＭＯＳＦＥＴ）が１つのモジュールに内蔵されている。図３においては、電力用トランジスタＱ１・Ｑ４は、それぞれ３チップ並列に配置されている例が示されている。
第１の実施の形態に係るパワーモジュール２は、図３および図２６（ａ）に示すように、セラミック基板８の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１、ミラークランプゲート端子ＭＧＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４、ミラークランプゲート端子ＭＧＴ４とを備える。
また、電力用トランジスタＱ１・Ｑ４は、セラミックス基板８上に配置されたドレインパターンＤ１・Ｄ４上にフェースアップに配置され、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４は、セラミックス基板８上に配置されたミラークランプ用ドレインパターンＭＤＰ１・ＭＤＰ４上にフェースアップに配置される。
ここで、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、電力用トランジスタＱ１のゲート信号用配線パターンＧＬ１（ＭＤＰ１）・ソース信号用配線パターンＳＳＰ１（ＭＳＰ１）に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、電力用トランジスタＱ４のゲート信号用配線パターンＧＬ４（ＭＤＰ４）・ソース信号用配線パターンＳＳＰ４（ＭＳＰ４）に接続される。
図３に示すように、電力用トランジスタＱ１・Ｑ４から、セラミックス基板８上に配置されたドレインパターンＤ４（Ｓ１）・ソースパターンＳ４に向けてソースワイヤＳＷ１・ＳＷ４が接続され、ゲート信号用配線パターンＧＬ１・ＧＬ４に向けてゲートワイヤＧＷ１・ＧＷ４が接続され、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４に向けてソースセンスワイヤＳＳＷ１・ＳＳＷ４が接続される。
同様に、図３に示すように、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４から、セラミックス基板８上に配置されたソースセンス信号用配線パターンＳＳＰ１・ＳＳＰ４に向けてミラークランプソースワイヤＭＳＷ１・ＭＳＷ４が接続され、ゲート信号用配線パターンＭＧＰ１・ＭＧＰ４に向けてミラークランプゲートワイヤＭＧＷ１・ＭＧＷ４が接続される。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４が半田付けなどによって接続され、ソースセンス信号用配線パターンＳＳＰ１・ＳＳＰ４には、外部取り出し用のソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
また、第１の実施の形態に係るパワーモジュール２は、図３（ａ）・図５に示すように、ミラークランプゲート抵抗ＭＲ１・ＭＲ４を備えていても良い。ゲート信号用配線パターンＭＧＰ１・ＭＧＰ４には、ミラークランプゲート抵抗ＭＲ１・ＭＲ４を介して、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４が接続される。ミラークランプゲート抵抗ＭＲ１・ＭＲ４は、ミラークランプ動作時にゲート電流の急峻な変化によるゲート電圧サージを抑制する目的で使用される抵抗である。ゲートドライブＩＣの出力電流を制御し、定格を超えないようにする働きもある。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４とソース信号用配線パターンＳＳＰ１・ＳＳＰ４間には、放電用抵抗ＤＲ１・ＤＲ４が接続される。
第１の実施の形態に係るパワーモジュール２は、図３（ａ）・図５に示すように、放電用抵抗ＤＲ１・ＤＲ４を備えていても良い。放電用抵抗ＤＲ１・ＤＲ４は、ゲート信号用配線パターンＧＬ１・ＧＬ４とソース信号用配線パターンＳＳＰ１・ＳＳＰ４との間に接続される。ゲート入力信号増幅のため、前段にｐｎｐトランジスタＱp／ｎｐｎトランジスタＱnで構成されたプッシュプル回路を使用している（図１９および図２３参照）。ｐｎ接合による拡散電位（Ｓｉの場合約０．６Ｖ）分の電圧がｐｎｐトランジスタＱpのターンオフ後もゲート・ソース間に残る。放電用抵抗ＤＲ１・ＤＲ４は、それを放出し、電圧を０Ｖにするために使用される抵抗である。アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４を使用している場合は必ずしも必要ではないが、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４を使用していない場合は必要である。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
セラミック基板８は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくはグラファイトや少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
主配線導体（電極パターン）は、例えば、Ｃｕ、Ａｌなどで形成可能である。
ソースワイヤＳＷ１・ＳＷ４、ゲートワイヤＧＷ１・ＧＷ４およびソースセンスワイヤＳＳＷ１・ＳＳＷ４は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。また、後述する第１の接続導体ＭＳＷ１・ＭＳＷ４、第２の接続導体ＭＧＷ１・ＭＧＷ４もボンディングワイヤで形成する場合には、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
電力用トランジスタＱ１・Ｑ４としては、ＳｉＣ ＤＩＭＩＳＦＥＴ、ＳｉＣ ＴＭＩＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
また、樹脂層１２０としては、ＳｉＣ系半導体デバイスに適用可能なトランスファモールド樹脂、熱硬化樹脂などを使用可能である。また、 シリコンゲルなどのシリコーン系樹脂を部分的に若しくはケース型パワーモジュールを採用して全体に適用しても良い。
トランジスタの誤動作の原因となるゲート・ソース間電圧サージ（ΔＶ）は、ゲート・ソース間経路の抵抗（Ｒ）、インダクタンス（Ｌ）と電流変化（ｄＩ／ｄｔ）によって発生し、ΔＶ＝ＲＩ＋Ｌ（ｄＩ／ｄｔ）で表される。この中で、Ｌ（ｄＩ／ｄｔ）の成分は、例えば大容量ＳｉＣ ＭＯＳＦＥＥＴを用いて大電流を高速スイッチングする場合に、大きな値となり得る。
このゲート・ソース間経路を短絡し、インダクタンスを低減するために設置されるのがアクティブミラークランプ用トランジスタである。しかしながら、文献２のアクティブミラークランプ用トランジスタは、モジュールの外部に設置されており、十分な効果を得られないことがあった。ＳｉＣ ＭＯＳＦＥＴなどの電力用トランジスタをより高速にスイッチングさせるには、アクティブミラークランプ用トランジスタをより電力用トランジスタの近くに設置する必要がある。その方法の１つが、モジュールへの内蔵である。
実際にアクティブミラークランプ用トランジスタを内蔵できるモジュールのレイアウト上、その効果を最大限に得るために、特に留意すべき事項は、“ソース配線のインダクタンスをできるだけ小さくする”ことである。
アクティブミラークランプ用トランジスタの信号配線の寄生インダクタンスは、信号ワイヤのインダクタンスに相当する。誤動作を抑制するためにはソース信号ワイヤを短くすると良い。
このソース信号ワイヤのインダクタンスが大きいと、結局ゲート・ソース間経路のインダクタンスが大きくなり、誤動作を抑制できない。ソース配線をできるだけ短くした場合、ゲート配線は、必然的にソース配線の外側（或いは等距離の位置）に配置することになるため、“アクティブミラークランプ用トランジスタで、ソース配線接合材の長さが、ゲート配線接合材の長さ以下に配置する”という表現を用いている。
また、レイアウトによっては、ソース配線を短くしつつゲート配線も同様の長さにすることも可能であるため、ソース配線接合材の長さが、ゲート配線接合材の長さに等しい場合も含まれる。
第１の実施の形態に係るパワーモジュール２は、図３（ａ）に示すように、少なくとも１つのハーフブリッジ１を有し、ハーフブリッジ１の上下アームに共に配置された電力用トランジスタＱ１・Ｑ４と、電力用トランジスタＱ１・Ｑ４のゲートＧ１・Ｇ４側にドレイン、電力用トランジスタＱ１・Ｑ４のソースＳ１・Ｓ４側にソースがそれぞれ接続されたアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４と、電力用トランジスタＱ１・Ｑ４のソースＳ１・Ｓ４に接続されたソース信号用配線パターンＳＳＰ１・ＳＳＰ４と、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４とアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のソースとを接続する接続導体ＭＳＷ１・ＭＳＷ４と、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプゲートＭＧ１・ＭＧ４に接続されたゲート信号用配線パターンＭＧＰ１・ＭＧＰ４と、ゲート信号用配線パターンＭＧＰ１・ＭＧＰ４とアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプゲートＭＧ１・ＭＧ４とを接続する接続導体ＭＧＷ１・ＭＧＷ４とを備える。ここで、接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下である。
ここで、図４中の矢印（⇒）で示される経路が、アクティブミラークランプ用トランジスタＱＭ４による電力用トランジスタＱ４のゲート短絡経路を示す。アクティブミラークランプ用トランジスタＱＭ１による電力用トランジスタＱ１のゲート短絡経路についても図示は省略するが同様に表すことができる。
アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４は電力回路の電力用トランジスタＱ１・Ｑ４のゲート短絡経路を短縮し、ゲートインダクタンスを低減するために使用されるものである。アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４をパワーモジュールに内蔵する場合、パワーモジュール外に設置する場合と比較して短絡経路がさらに短くなり、誤動作の抑制効果がより高くなる。
一方でアクティブミラークランプ用トランジスタをパワーモジュールに内蔵する場合はそのスペースを確保するため、レイアウト上の制約を受けることになる。パワーモジュールサイズを大きくすることなく、かつ電力回路のインダクタンスも増大させずにアクティブミラークランプ用トランジスタを内蔵するには、信号パターンのスペースを最小限にとどめることが望ましい。
アクティブミラークランプ用トランジスタ内蔵パワーモジュールに必要な信号パターンは、電力用トランジスタのゲートパターン、ソースセンスパターンおよびアクティブミラークランプ用トランジスタのミラークランプゲートパターンの少なくとも３種類が挙げられる。ゲートパターン、ソースセンスパターン、ミラークランプゲートパターンはそれぞれアクティブミラークランプ用トランジスタのドレイン、ソース、ゲートと接続されることになるが、信号パターンのスペースが限られるため、ミラークランプゲートパターンとソースセンスパターンの両方をアクティブミラークランプ用トランジスタの近傍に配置するレイアウトを作成することは困難である。
その場合、ミラークランプゲート配線もしくはミラークランプソース配線のいずれか一方を長くする必要があるが、ミラークランプソース配線の寄生インダクタンスは電力用トランジスタのゲートインダクタンスにそのまま加算されるため小さくすべきである。一方、ミラークランプゲート配線の寄生インダクタンスは電力用トランジスタのゲートインダクタンスには影響しないため大きくても許容される。すなわち、ミラークランプゲート配線よりミラークランプソース配線を短くするようレイアウトを作成することで、誤動作抑制効果のより大きいモジュールを提供することができる。
図３に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
すなわち、ミラークランプゲート配線およびミラークランプソース配線にはボンディングワイヤを用いるのが一般的であるが、これに限らない。リードフレームや、メッキ、スパッタ、ＣＶＤなどの薄膜形成プロセスによって形成された導体や信号配線を適用しても良い。薄膜形成プロセスによって形成された導体とは、このような製造技術で形成された例えば、金属箔パターンのことである。薄膜プロセスにより、立体配線構造を形成しても良い。メッキ工程の場合は、シード層をＣＶＤやスパッタで形成し、その後メッキを形成する。メッキの材料としては、例えば、Ｃｕ，Ａｇ、ＷやＭｏを適用しても良い。
第１の実施の形態に係るパワーモジュールにおいては、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタＱＭを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
なお、本構成の意図がアクティブミラークランプ用トランジスタＱＭのドレイン・ソース間短絡経路のインピーダンス低減にあるため、接続導体ＭＳＷの断面積は、接続導体ＭＧＷの断面積以上であることが好ましい。また、電力用トランジスタのゲート・ソース間短絡経路の寄生インダクタンスには電極パターン１０Ｕおよび電極パターン１０Ｕ（ＳＳＰ）の寄生インダクタンスも含まれるため、電極パターン１０Ｕ（ＭＧＰ）よりも、電極パターン１０Ｕおよび電極パターン１０Ｕ（ＳＳＰ）の寄生インダクタンスが優先的に低く設計されている方が、誤動作抑制の観点から見てより好ましい。
尚、図１（ｂ）、図２（ｂ）および図３（ｂ）において、電極パターン１０Ｄは、電力端子(Ｐ、Ｎ)のいずれかに接続されていても良い。また、電極パターン１０Ｄは、絶縁された放熱用パターンであっても良い。このように、裏面にも電極パターンを形成することで絶縁基板の応力緩和の効果等を得ることができる。
[第２の実施の形態]
（２ in １構成）
第２の実施の形態に係るパワーモジュール２の模式的平面パターン構成は、図６に示すように表され、図６に対応するパワーモジュールの回路構成は、図７に示すように表される。ここで、図７の破線で囲まれた回路構成が、第２の実施の形態に係るパワーモジュール２のパワー回路１を示す。
第２の実施の形態に係るパワーモジュール２であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層１２０を形成前の模式的平面パターン構成は、図６に示すように表され、樹脂層１２０を形成後の模式的鳥瞰構成は、図２６（ｂ）に示すように表される。ここで、図７の破線で囲まれた回路構成が、第２の実施の形態に係るパワーモジュール２のパワー回路１を示す。以下同様である。第２の実施の形態に係るパワーモジュール２は、ハーフブリッジ内蔵モジュールの構成を備え、２組の電力用トランジスタＱ１・Ｑ４（例えば、ＳｉＣ ＭＯＳＦＥＴ）が１つのモジュールに内蔵されている。図６においては、電力用トランジスタＱ１・Ｑ４は、それぞれ３チップ並列に配置されている例が示されている。
第２の実施の形態に係るパワーモジュール２は、図６および図２６（ｂ）に示すように、セラミック基板８の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１およびミラークランプゲート端子ＭＧＴ１・ミラークランプソース端子ＭＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４およびミラークランプゲート端子ＭＧＴ４・ミラークランプソース端子ＭＳＴ４とを備える。
また、電力用トランジスタＱ１・Ｑ４は、セラミックス基板８上に配置されたドレインパターンＤ１・Ｄ４上にフェースアップに配置され、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４は、セラミックス基板８上に配置されたミラークランプ用ドレインパターンＭＤＰ１・ＭＤＰ４上にフェースアップに配置される。
ここで、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、電力用トランジスタＱ１のゲート信号用配線パターンＧＬ１（ＭＤＰ１）・ソース信号用配線パターンＳＳＰ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、電力用トランジスタＱ４のゲート信号用配線パターンＧＬ４（ＭＤＰ４）・ソース信号用配線パターンＳＳＰ４に接続される。
図６に示すように、電力用トランジスタＱ１・Ｑ４から、セラミックス基板８上に配置されたドレインパターンＤ４（Ｓ１）・ソースパターンＳ４に向けてソースワイヤＳＷ１・ＳＷ４が接続され、ゲート信号用配線パターンＧＬ１・ＧＬ４に向けてゲートワイヤＧＷ１・ＧＷ４が接続され、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４に向けてソースセンスワイヤＳＳＷ１・ＳＳＷ４が接続される。
同様に、図６に示すように、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４から、セラミックス基板８上に配置されたミラークランプソースパターンＭＳＰ１・ＭＳＰ４に向けてミラークランプソースワイヤＭＳＷ１・ＭＳＷ４が接続され、ゲート信号用配線パターンＭＧＰ１・ＭＧＰ４に向けてミラークランプゲートワイヤＭＧＷ１・ＭＧＷ４が接続される。
また、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４は、負バイアス印加用コンデンサＣＧ１・ＣＧ４を介して、ミラークランプソースパターンＭＳＰ１・ＭＳＰ４に接続される。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４が半田付けなどによって接続され、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４には、外部取り出し用のソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続され、ミラークランプソースパターンＭＳＰ１・ＭＳＰ４には、外部取り出し用のミラークランプソース端子ＭＳＴ１・ＭＳＴ４が半田付けなどによって接続される。
また、ゲート信号用配線パターンＭＧＰ１・ＭＧＰ４には、ミラークランプゲート抵抗ＭＲ１・ＭＲ４を介して、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４が接続される。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４とソース信号用配線パターンＳＳＰ１・ＳＳＰ４間には、放電用抵抗ＤＲ１・ＤＲ４が接続される。
アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４とソースセンスＳＳ１・ＳＳ４との間にコンデンサＣＧ１・ＣＧ４を配置する理由は、以下の通りである。電力用トランジスタＱ１・Ｑ４の誤オンを抑制するために、電力用トランジスタＱ１・Ｑ４オフ時にゲート・ソース間に負電圧を印加することがある。その負電圧は、図２４に示す回路図のように、外部電源を用いてアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４と電力用トランジスタＱ１・Ｑ４のソースセンスＳＳ１・ＳＳ４との間に印加される。
もし、負バイアス印加用コンデンサＣＧ１・ＣＧ４を電力用トランジスタＱ１・Ｑ４の近傍に内蔵しなければ、電力用トランジスタＱ１・Ｑ４のゲート・ソース間の信号経路が非常に長くなり、アクティブミラークランプ用トランジスタ内蔵の効果が失われる。負バイアス印加用コンデンサＣＧ１・ＣＧ４を内蔵し、その両端に外部電源からの電圧印加を可能とする配線信号パターンを接続することで、狙い通りの特性を実現可能である。
第２の実施の形態に係るパワーモジュール２は、図６および図７に示すように、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４に接続されたミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４と、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４とミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４との間に配置された負バイアス印加用コンデンサＣＧ１・ＣＧ４と、電力用トランジスタＱ１・Ｑ４のゲートＧ１・Ｇ４と接続されたゲート信号用配線パターンＧＬ１・ＧＬ４と、ゲート信号用配線パターンＧＬ１・ＧＬ４に接続された第１の信号端子ＧＴ１・ＧＴ４と、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４に接続された第２の信号端子ＳＳＴ１・ＳＳＴ４と、ゲート信号用配線パターンＭＧＰ１・ＭＧＰ４に接続された第３の信号端子ＭＧＴ１・ＭＧＴ４と、ミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４に接続された第４の信号端子ＭＳＴ１・ＭＳＴ４とを少なくとも備える。ここで、接続導体ＭＳＷ１・ＭＳＷ４の一端が負バイアス印加用コンデンサＣＧ１・ＣＧ４を介してソース信号用配線パターンＳＳＰ１・ＳＳＰ４に接続される。接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下である。その他の構成は、第１の実施の形態と同様である。
第２の実施の形態に係るパワーモジュールにおいては、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
また、第２の実施の形態に係るパワーモジュール２においては、電力用トランジスタオフ時に、負バイアス印加用コンデンサＣＧ１・ＣＧ４を介してゲート・ソース間に負電圧を印加することが可能であり、電力用トランジスタの誤動作を抑制することができる。負バイアス印加経路も含めたゲートインダクタンスを低減するため、電力用トランジスタＱ１・Ｑ４のソースセンスＳＳ１・ＳＳ４とアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４との間に負バイアス印加用コンデンサＣＧ１・ＣＧ４が挿入され、負バイアス印加用コンデンサＣＧ１・ＣＧ４の両端に負電圧を印加する。信号端子は電力用トランジスタＱ１・Ｑ４のゲート端子ＧＴ１・ＧＴ４とソースセンス端子ＳＳＴ１・ＳＳＴ４、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４とミラークランプソース端子ＭＳＴ１・ＭＳＴ４の少なくとも４本を用いることで達成される。
アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４は電力用トランジスタＱ１・Ｑ４のゲート・ソース間短絡経路を短縮し、ゲートインダクタンスを低減するために使用される。ミラークランプ用トランジスタをパワーモジュールに内蔵する場合、パワーモジュール外に設置する場合と比較して短絡経路がさらに短くなり、誤動作の抑制効果がより高くなる。
図６に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
[第３の実施の形態]
第３の実施の形態に係るパワーモジュール２の模式的平面パターン構成は、図８に示すように表され、その回路構成は、図９に示すように表される。ここで、図９の破線で囲まれた回路構成が、第３の実施の形態に係るパワーモジュール２のパワー回路１を示す。
図８に示すように、第３の実施の形態に係るパワーモジュール２は、正側電力端子Ｐ・負側電力端子Ｎ間に電気的に接続されるＤＣリンクコンデンサＣPNを備える。ＤＣリンクコンデンサＣPNとしては、セラミックキャパシタなどを適用可能である。
第３の実施の形態に係るパワーモジュール２は、図８および図９に示すように、正側電力端子Ｐおよび負側電力端子Ｎと、正側電力端子Ｐに接続されたドレインパターンＤ１と、負側電力端子Ｎに接続されたソースパターンＳ４と、ドレインパターンＤ１とソースパターンＳ４との間に配置されたＤＣリンクコンデンサＣPNとを備える。図８において、矢印（⇒）は、正側電力端子Ｐに接続されたドレインパターンＤ１と負側電力端子Ｎに接続されたソースパターンＳ４とを導通する主電流の向きを模式的に表している。
第３の実施の形態に係るパワーモジュール２においては、短絡電流経路の寄生インダクタンスを低減することによって、ドレイン電圧サージを抑制することができる。その他の構成は、第１の実施の形態と同様である。
第３の実施の形態に係るパワーモジュールにおいても、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
図８に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
[第４の実施の形態]
第４の実施の形態に係るパワーモジュール２の模式的平面パターン構成は、図１０に示すように表され、その回路構成は、図１１に示すように表される。また、第４の実施の形態に係るパワーモジュール２の動作説明は、図１２に示すように表される。ここで、図１１の破線で囲まれた回路構成が、第４の実施の形態に係るパワーモジュール２のパワー回路１を示す。
図１０に示すように、第４の実施の形態に係るパワーモジュール２は、正側電力端子Ｐ・負側電力端子Ｎ間に電気的に接続されるＤＣリンクコンデンサＣPNを備える。ＤＣリンクコンデンサＣPNとしては、セラミックキャパシタなどを適用可能である。
第４の実施の形態に係るパワーモジュール２は、図１０および図１１に示すように、正側電力端子Ｐおよび負側電力端子Ｎと、正側電力端子Ｐに接続されたドレインパターンＤ１と、負側電力端子Ｎに接続されたソースパターンＳ４と、ドレインパターンＤ１とソースパターンＳ４との間に配置されたＤＣリンクコンデンサＣPNとを備える。
図１２において、ドレインパターンＤ１・Ｄ４・ソースパターンＳ４上において、電力回路の電流が集中する領域は、Ｐ側電流集中領域ＣＰＰ・Ｏ側電流集中領域ＣＰＯ・Ｎ側電流集中領域ＣＰＮで模式的に表すことができる。Ｐ側電流集中領域ＣＰＰは、電力用トランジスタＱ１のドレインとＤＣリンクコンデンサの一端とを結ぶ最短経路であるため、主電流が集中しやすい。Ｏ側電流集中領域ＣＰＯは、電力用トランジスタＱ１のソースと電力用トランジスタＱ４のドレインとを結ぶ最短経路であるため、主電流が集中しやすい。Ｎ側電流集中領域ＣＰＮには、電力用トランジスタＱ４のソースとＤＣリンクコンデンサの一端とを結ぶ最短経路であるため、主電流が集中しやすい。
第４の実施の形態に係るパワーモジュール２においては、Ｐ側電流集中領域ＣＰＰ・Ｎ側電流集中領域ＣＰＮ近傍にＤＣリンクコンデンサＣPNを配置することで、短絡電流経路の寄生インダクタンスを低減し、ドレイン電圧サージを抑制することができる。その他の構成は、第２の実施の形態と同様である。
第４の実施の形態に係るパワーモジュールにおいても、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
第４の実施の形態に係るパワーモジュール２においては、電力用トランジスタオフ時に、負バイアス印加用コンデンサＣＧ１・ＣＧ４を介してゲート・ソース間に負電圧を印加することが可能であり、電力用トランジスタの誤動作を抑制することができる。負バイアス印加経路も含めたゲートインダクタンスを低減するため、電力用トランジスタＱ１・Ｑ４のソースセンスＳＳ１・ＳＳ４とアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４との間に負バイアス印加用コンデンサＣＧ１・ＣＧ４が挿入され、負バイアス印加用コンデンサＣＧ１・ＣＧ４の両端に負電圧を印加する。信号端子は電力用トランジスタＱ１・Ｑ４のゲート端子ＧＴ１・ＧＴ４とソースセンス端子ＳＳＴ１・ＳＳＴ４、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４とミラークランプソース端子ＭＳＴ１・ＭＳＴ４の少なくとも４本を用いることで達成される。
アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４は電力用トランジスタＱ１・Ｑ４のゲート短絡経路を短縮し、ゲートインダクタンスを低減するために使用される。アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４をパワーモジュールに内蔵する場合、パワーモジュール外に設置する場合と比較して短絡経路がさらに短くなり、誤動作の抑制効果がより高くなる。
図１０に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
[第５の実施の形態]
第５の実施の形態に係るパワーモジュール２の模式的平面パターン構成は、図１３に示すように表され、その回路構成上の配置説明は、図１４に示すように表される。
図１３に示すように、第５の実施の形態に係るパワーモジュール２は、正側電力端子Ｐ・負側電力端子Ｎ間に電気的に接続されるＤＣリンクコンデンサＣPNを備える。ＤＣリンクコンデンサＣPNとしては、セラミックキャパシタなどを適用可能である。
第５の実施の形態に係るパワーモジュール２は、図１３および図１４に示すように、正側電力端子Ｐおよび負側電力端子Ｎと、正側電力端子Ｐに接続されたドレインパターンＤ１と、負側電力端子Ｎに接続されたソースパターンＳ４と、ドレインパターンＤ１とソースパターンＳ４との間に配置されたＤＣリンクコンデンサＣPNとを備え、ＤＣリンクコンデンサＣPNの接続部から第２のトランジスタＱＭ１・ＱＭ４までの距離ＤＭ１・ＤＭ４よりも、ＤＣコンデンサＣPNの接続部から第１のトランジスタＱ１・Ｑ４までの距離ＤＱ１・ＤＱ４の方が近くなるように配置される。
第５の実施の形態に係るパワーモジュール２においては、短絡電流経路の寄生インダクタンスを低減することによって、ドレイン電圧サージを抑制することができる。その他の構成は、第３の実施の形態と同様である。
正側電極端子Ｐと負側電極端子Ｎとの間にＤＣクランプ用コンデンサＣPNを接続する場合、ＤＣクランプ用コンデンサＣPNの接続端子から電力回路トランジスタＱ１・Ｑ４までの距離よりも、ＤＣクランプ用コンデンサＣPNの接続端子からミラークランプＱＭ１・ＱＭ４までの距離の方が遠くなるように配置することで、電力回路のインダクタンスの増大を抑制することができる。
電力回路のインダクタンスの増大を抑制することができる理由は、以下の通りである。ＤＣクランプ用コンデンサＣPNは、電力回路の電力用トランジスタＱ１・Ｑ４のドレイン・ソース間電圧サージを抑制するために配置される。パワーモジュール２の外側に配置するよりもパワーモジュール２に内蔵することで電力経路の寄生インダクタンスをより低減することが可能である。
アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４をパワーモジュール２に内蔵することに対する懸念点の1つは、ＤＣクランプ用コンデンサＣPNの設置スペースが電力回路の導体幅を制限することである。特に、大電流が流れる経路の導体幅が狭くなった場合、電力回路のインダクタンスが増大し、電圧サージの増大を招く。
導体パターン上において電力回路の電流が集中する電流集中領域ＣＰＰ・ＣＰＯ・ＣＰＮは、図１２に示すように表される。ＤＣクランプ用コンデンサＣPNを接続すれば、電力回路の電流は、ＤＣクランプ用コンデンサＣPNの接続端同士を結ぶ導体の最短経路に集中する。アクティブミラークランプＱＭ１・ＱＭ４をその経路より外側に配置すれば、経路の導体幅が狭くなっても電流分布はあまり変化せず、インダクタンスの上昇を抑制することができる。そこで、ＤＣクランプ用コンデンサＣPNの接続部からアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４までの距離ＤＭ１・ＤＭ４よりも電力用トランジスタＱ１・Ｑ４までの距離ＤＱ１・ＤＱ４を近いとする限定を設けている。
第５の実施の形態に係るパワーモジュールにおいても、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールのサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
図１３に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
[第６の実施の形態]
第６の実施の形態に係るパワーモジュール２の模式的平面パターン構成は、図１５に示すように表され、その回路構成上の配置説明は、図１６に示すように表される。
図１５に示すように、第６の実施の形態に係るパワーモジュール２は、正側電力端子Ｐ・負側電力端子Ｎ間に電気的に接続されるＤＣリンクコンデンサＣPNを備える。ＤＣリンクコンデンサＣPNとしては、セラミックキャパシタなどを適用可能である。
第６の実施の形態に係るパワーモジュール２は、図１５および図１６に示すように、正側電力端子Ｐおよび負側電力端子Ｎと、正側電力端子Ｐに接続されたドレインパターンＤ１と、負側電力端子Ｎに接続されたソースパターンＳ４と、ドレインパターンＤ１とソースパターンＳ４との間に配置されたＤＣリンクコンデンサＣPNとを備え、ＤＣリンクコンデンサＣPNの接続部から第２のトランジスタＱＭ１・ＱＭ４までの距離ＤＭ１・ＤＭ４よりも、ＤＣコンデンサＣPNの接続部から第１のトランジスタＱ１・Ｑ４までの距離ＤＱ１・ＤＱ４の方が近くなるように配置される。
第６の実施の形態に係るパワーモジュール２においては、正側電極端子Ｐと負側電極端子Ｎとの間にＤＣクランプ用コンデンサＣPNを接続する場合、ＤＣクランプ用コンデンサＣPNの接続端子から電力回路トランジスタＱ１・Ｑ４までの距離よりも、ＤＣクランプ用コンデンサＣPNの接続端子からミラークランプＱＭ１・ＱＭ４までの距離の方が遠くなるように配置することで、電力回路のインダクタンスの増大を抑制することができる。
第６の実施の形態に係るパワーモジュール２においては、短絡電流経路の寄生インダクタンスを抑制することによって、ドレイン電圧サージを低減することができる。
さらに、第６の実施の形態に係るパワーモジュール２は、図１５および図１６に示すように、ゲート端子ＧＴ１・ＧＴ４とソースセンス端子ＳＳＴ１・ＳＳＴ４が互いに隣接し、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４とミラークランプソース端子ＭＳＴ１・ＭＳＴ４が互いに隣接するように各端子電極を配置している。
ゲート端子ＧＴ１・ＧＴ４とソースセンス端子ＳＳＴ１・ＳＳＴ４が互いに隣接し、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４とミラークランプソース端子ＭＳＴ１・ＭＳＴ４が互いに隣接するように各端子電極を配置することで、双方の端子の寄生インダクタンスが低減し、電力用トランジスタＱ１・Ｑ４のゲートインダクタンスをより低く抑えことができる。尚、信号端子の配置順については特に制限はない。
ゲート端子ＧＴ１・ＧＴ４とソースセンス端子ＳＳＴ１・ＳＳＴ４が互いに隣接し、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４とミラークランプソース端子ＭＳＴ１・ＭＳＴ４が互いに隣接するように各端子電極を配置することで、電流がこれらの端子を通過する際のインダクタンスを低く抑えることができる。アクティブミラークランプ用トランジスタを内蔵していれば、このインダクタンスは電力用トランジスタの誤動作に影響しないが、ターンオン時のスイッチングスピードを決める要因の１つになる。
ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４とミラークランプソース端子ＭＳＴ１・ＭＳＴ４を互いに隣接させることの効果も上記と同様に、双方の端子の寄生インダクタンスを低減させることができ、結果として、アクティブミラークランプ用トランジスタのゲート電圧サージを抑制可能である。
ゲート端子ＧＴ１・ＧＴ４とソースセンス端子ＳＳＴ１・ＳＳＴ４を隣接させることにより、双方の端子の寄生インダクタンスが低減する理由は、互いに離して置くより隣接させた方が、双方の端子を通る電流により形成されるループの面積が小さくなるためである。その他の構成は、第４の実施の形態と同様である。
第６の実施の形態に係るパワーモジュールにおいても、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタＱＭを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールのサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
図１５に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
[第７の実施の形態]
第７の実施の形態に係るパワーモジュール２の模式的平面パターン構成は、図１７に示すように表される。図１７に対応するパワーモジュールの回路構成は、図９と同様に表される。第７の実施の形態に係るパワーモジュール２は、様々な端子配置順でのモジュールレイアウト例の一例を表しており、例えば、信号端子の並びが、ＧＴ１−ＳＳＴ１、ＭＳＴ１−ＭＧＴ１、ＧＴ４−ＳＳＴ４、ＭＳＴ４−ＭＧＴ４となる例を表す。尚、信号端子の配置順については特に制限はない。
第７の実施の形態に係るパワーモジュール２であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層１２０を形成前の模式的平面パターン構成は、図１７に示すように表され、樹脂層１２０を形成後の模式的鳥瞰構成は、図２６（ｃ）に示すように表される。
第７の実施の形態に係るパワーモジュール２は、ハーフブリッジ内蔵モジュールの構成を備え、２組の電力用トランジスタＱ１・Ｑ４（例えば、ＳｉＣ ＭＯＳＦＥＴ）が１つのモジュールに内蔵されている。図１７においては、電力用トランジスタＱ１・Ｑ４は、それぞれ３チップ並列に配置されている例が示されている。
第７の実施の形態に係るパワーモジュール２は、図１７および図２６（ｃ）に示すように、セラミック基板８の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１およびミラークランプソース端子ＭＳＴ１・ミラークランプゲート端子ＭＧＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４およびミラークランプソース端子ＭＳＴ４・ミラークランプゲート端子ＭＧＴ４とを備える。
また、電力用トランジスタＱ１・Ｑ４は、セラミックス基板８上に配置されたドレインパターンＤ１・Ｄ４上にフェースアップに配置され、ミラークランプ用トランジスタＱＭ１・ＱＭ４は、セラミックス基板８上に配置されたミラークランプ用のドレインパターンＭＤＰ１・ＭＤＰ４上にフェースアップに配置される。
ここで、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、電力用トランジスタＱ１のゲート信号用配線パターンＧＬ１（ＭＤＰ１）・ソース信号用配線パターンＳＳＰ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、電力用トランジスタＱ４のゲート信号用配線パターンＧＬ４（ＭＤＰ４）・ソース信号用配線パターンＳＳＰ４に接続される。
図１７に示すように、電力用トランジスタＱ１・Ｑ４から、セラミックス基板８上に配置されたドレインパターンＤ４（Ｓ１）・ソースパターンＳ４に向けてソースワイヤＳＷ１・ＳＷ４が接続され、ゲート信号用配線パターンＧＬ１・ＧＬ４に向けてゲートワイヤＧＷ１・ＧＷ４が接続され、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４に向けてソースセンスワイヤＳＳＷ１・ＳＳＷ４が接続される。
同様に、図１７に示すように、ミラークランプ用トランジスタＱＭ１・ＱＭ４から、ミラークランプソースパターンＭＳＰ１・ＭＳＰ４に向けてミラークランプソースワイヤＭＳＷ１・ＭＳＷ４が接続され、ミラークランプゲートゲート信号用配線パターンＭＧＰ１・ＭＧＰ４に向けてミラークランプゲートワイヤＭＧＷ１・ＭＧＷ４が接続される。
また、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４は、負バイアス印加用コンデンサＣＧ１・ＣＧ４を介して、ミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４に接続される。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４が半田付けなどによって接続され、ソースセンス信号用配線パターンＳＳＰ１・ＳＳＰ４には、外部取り出し用のソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続され、ミラークランプソースパターンＭＳＰ１・ＭＳＰ４には、外部取り出し用のミラークランプソース端子ＭＳＴ１・ＭＳＴ４が半田付けなどによって接続される。
また、ミラークランプゲート信号用配線パターンＭＧＰ１・ＭＧＰ４には、ミラークランプゲート抵抗ＭＲ１・ＭＲ４を介して、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４が接続される。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４とソース信号用配線パターンＳＳＰ１・ＳＳＰ４間には、放電用抵抗ＤＲ１・ＤＲ４が接続される。
第７の実施の形態に係るパワーモジュール２は、図１７に示すように、正側電力端子Ｐおよび負側電力端子Ｎと、正側電力端子Ｐに接続されたドレインパターンＤ１と、負側電力端子Ｎに接続されたソースパターンＳ４と、ドレインパターンＤ１とソースパターンＳ４との間に配置されたＤＣリンクコンデンサＣPNとを備える。ＤＣリンクコンデンサＣPNとしては、セラミックキャパシタなどを適用可能である。
第７の実施の形態に係るパワーモジュール２は、図１７に示すように、アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４に接続されたミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４と、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４とミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４との間に配置された負バイアス印加用コンデンサＣＧ１・ＣＧ４と、電力用トランジスタＱ１・Ｑ４のゲートＧ１・Ｇ４と接続されたゲート信号用配線パターンＧＬ１・ＧＬ４と、ゲート信号用配線パターンＧＬ１・ＧＬ４に接続されたゲート端子ＧＴ１・ＧＴ４と、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４に接続されたソースセンス端子ＳＳＴ１・ＳＳＴ４と、ミラークランプゲート信号用配線パターンＭＧＰ１・ＭＧＰ４に接続されたミラークランプゲート端子ＭＧＴ１・ＭＧＴ４と、ソース信号用配線パターンＭＳＰ１・ＭＳＰ４に接続されたミラークランプソース端子ＭＳＴ１・ＭＳＴ４とを少なくとも備える。ここで、接続導体ＭＳＷ１・ＭＳＷ４の一端が負バイアス印加用コンデンサＣＧ１・ＣＧ４を介してソース信号用配線パターンＳＳＰ１・ＳＳＰ４に接続される。接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下である。その他の構成は、図１０に示す第４の実施の形態と同様である。
第７の実施の形態に係るパワーモジュールにおいては、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
図１７に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
[第８の実施の形態]
第８の実施の形態に係るパワーモジュール２の模式的平面パターン構成は、図１８に示すように表される。第８の実施の形態に係るパワーモジュール２は、様々な端子配置順でのモジュールレイアウト例の一例を表しており、例えば、信号端子の並びが、ＧＴ１−ＳＳＴ１、ＭＧＴ１−ＭＳＴ１、ＧＴ４−ＳＳＴ４、ＭＧＴ４−ＭＳＴ４となる例を表す。尚、信号端子の配置順については特に制限はない。
第８の実施の形態に係るパワーモジュール２であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層１２０を形成前の模式的平面パターン構成は、図１８に示すように表され、樹脂層１２０を形成後の模式的鳥瞰構成は、図２６（ｃ）において、ＭＧＴ１−ＭＳＴ１、ＭＧＴ４−ＭＳＴ４の配置を交換した構成を備える。
第８の実施の形態に係るパワーモジュール２は、セラミック基板８の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１およびミラークランプゲート端子ＭＧＴ１・ミラークランプソース端子ＭＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４およびミラークランプゲート端子ＭＧＴ４・ミラークランプソース端子ＭＳＴ４とを備える。
また、電力用トランジスタＱ１・Ｑ４は、セラミックス基板８上に配置されたドレインパターンＤ１・Ｄ４上にフェースアップに配置され、ミラークランプ用トランジスタＱＭ１・ＱＭ４は、セラミックス基板８上に配置されたミラークランプ用ドレインパターンＭＤＰ１・ＭＤＰ４上にフェースアップに配置される。
また、第８の実施の形態に係るパワーモジュール２は、図１８に示すように、正側電力端子Ｐに接続されたドレインパターンＤ１と負側電力端子Ｎに接続されたソースパターンＳ４との間に配置されたＤＣリンクコンデンサＣPNを備える。ＤＣリンクコンデンサＣPNとしては、セラミックキャパシタなどを適用可能である。
図１８に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、電力用トランジスタＱ１のゲート信号用配線パターンＧＬ１（ＭＤＰ１）・ソース信号用配線パターンＳＳＰ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、電力用トランジスタＱ４のゲート信号用配線パターンＧＬ４（ＭＤＰ４）・ソース信号用配線パターンＳＳＰ４に接続される。
図１８に示すように、電力用トランジスタＱ１・Ｑ４から、ドレインパターンＤ４（Ｓ１）・ソースパターンＳ４に向けてソースワイヤＳＷ１・ＳＷ４が接続され、ゲート信号用配線パターンＧＬ１・ＧＬ４に向けてゲートワイヤＧＷ１・ＧＷ４が接続され、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４に向けてソースセンスワイヤＳＳＷ１・ＳＳＷ４が接続される。
同様に、図１８に示すように、ミラークランプ用トランジスタＱＭ１・ＱＭ４から、ミラークランプソースパターンＭＳＰ１・ＭＳＰ４に向けてミラークランプソースワイヤＭＳＷ１・ＭＳＷ４が接続され、ミラークランプゲートゲート信号用配線パターンＭＧＰ１・ＭＧＰ４に向けてミラークランプゲートワイヤＭＧＷ１・ＭＧＷ４が接続される。
また、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４は、負バイアス印加用コンデンサＣＧ１・ＣＧ４を介して、ミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４に接続される。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４が半田付けなどによって接続され、ソース信号用配線パターンＳＳＰ１・ＳＳＰ４には、外部取り出し用のソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続され、ミラークランプ用ソースパターンＭＳＰ１・ＭＳＰ４には、外部取り出し用のミラークランプソース端子ＭＳＴ１・ＭＳＴ４が半田付けなどによって接続される。
また、ゲート信号用配線パターンＧＬ１・ＧＬ４とソース信号用配線パターンＳＳＰ１・ＳＳＰ４間には、放電用抵抗ＤＲ１・ＤＲ４が接続される。
また、ミラークランプ抵抗ＭＲ１・ＭＲ４（図示省略）は、ミラークランプゲート端子ＭＧＴ１・ＭＧＴ４に外部接続されていても良い。その他の構成は、第７の実施の形態と同様である。
第８の実施の形態に係るパワーモジュールにおいては、電力用トランジスタのスイッチング時の誤動作を抑制するために、アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、かつアクティブミラークランプ用トランジスタの接続導体ＭＳＷ１・ＭＳＷ４の長さが、接続導体ＭＧＷ１・ＭＧＷ４の長さ以下になるように信号パターンを形成し、アクティブミラークランプ用トランジスタを配置する。
アクティブミラークランプ用トランジスタをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールのサイズを大きくすることなく、かつ電力回路のインダクタンスを増大させることなく電力用トランジスタのゲートインダクタンスを低減でき、誤動作の抑制が可能となる。
図１８に示された例では、接続導体ＭＳＷ１・ＭＳＷ４および接続導体ＭＧＷ１・ＭＧＷ４が、ボンディングワイヤを用いる例が示されているが、ボンディングワイヤ以外では、リードフレームを備えていても良い。
（ゲートドライブ回路）
実施の形態に係るパワーモジュール２に適用可能なゲートドライブ回路３の構成例は、図１９に示すように表される。ゲートドライブ回路３は、ゲート入力信号増幅のため、図１９に示すように、ｐｎｐトランジスタＱp／ｎｐｎトランジスタＱnで構成されたプッシュプル回路を使用している。ゲートドライブ回路３は、ターンオン電圧生成用電源ＥONとゲート端子Ｇ間に接続されたｎｐｎトランジスタＱnと、ゲート端子Ｇとミラークランプソース端子ＭＳ間に接続されたｐｎｐトランジスタＱpとを備える。
ゲート入力信号パルス電圧Ｐ１をベース抵抗ＲBを介してｎｐｎトランジスタＱn・ｐｎｐトランジスタＱpに印加すると、ターンオン電圧生成用電源ＥONから正の電圧パルスがｎｐｎトランジスタＱnとゲート抵抗ＲGNを介してゲート端子Ｇに供給され、電力用トランジスタＱ１をオンに駆動する。
ゲート入力信号パルス電圧Ｐ１が０になると、ｐｎｐトランジスタＱpがオンしてターンオフ電圧生成用電源ＥOFFから負の電圧パルスがｐｎｐトランジスタＱpとゲート抵抗ＲGPを介してゲート端子Ｇに供給され、電力用トランジスタＱ１をオフに駆動する。電力用トランジスタＱ１のゲート-ソース間電圧がある設定値以下になった時点でミラークランプ用ゲート入力信号パルス電圧ＰＭをミラークランプゲートＭＧ・ミラークランプソースＭＳ間に印加すると、電力用トランジスタＱ１ターンオフ時のゲート-ソース間短絡経路インダクタンスを低減することができる。
図１９において、Ｃ１は、ターンオフ電圧生成用電源ＥOFFの充電用コンデンサ、Ｃ２は、ターンオン電圧生成用電源ＥONの充電用コンデンサを示す。
（電力回路のインダクタンスおよび電力用トランジスタのゲートインダクタンス）
実施の形態に係るパワーモジュール２において、電力回路のインダクタンスＬPCの説明図は、図２０（ａ）に示すように表される。図２０（ａ）は、電力回路がフルブリッジ構成の例である。電力回路のインダクタンスＬPCは、図２０（ａ）に示すように、電圧Ｅ間に接続されたハーフブリッジ構成の電力用トランジスタＱ１・Ｑ４と、電力用トランジスタＱ１・Ｑ４と並列接続されたＤＣリンクコンデンサＣPNからなるループ経路のインダクタンスを表している。図２０（ａ）において、ＬＲは平滑リアクトル、ＣＳは出力コンデンサ、ＲＳは抵抗負荷を表している。
電力用トランジスタＱ１のゲートインダクタンスＬGCの説明図は、図２０（ｂ）に示すように表される。電力用トランジスタＱ１のゲートインダクタンスＬGCは、図２０（ｂ）に示すように、電力用トランジスタＱ１のゲートＧ１・ソースセンスＳＳ１間に形成されるループ経路のインダクタンスを表している。すなわち、電力用トランジスタＱ１のゲートインダクタンスＬGCは、図２０（ｂ）に示すように、電力用トランジスタＱ１のゲートＧ１・ゲート抵抗ＲGP・トランジスタＱp・コンデンサＣ１・電力用トランジスタＱ１のソースセンスＳＳ１からなるループ経路のインダクタンスを表している。
実施の形態に係るパワーモジュール２において、電力回路のインダクタンスＬPCと半導体素子のゲートインダクタンスＬGCは、図２０（ａ）、（ｂ）に示す経路のインダクタンスに相当する。
実施の形態に係るパワーモジュール２においては、アクティブミラークランプ用トランジスタＱＭをパワーモジュールに内蔵し、適当な位置に配置をすることで、パワーモジュールのサイズを大きくすることなく、かつ電力回路のインダクタンスＬPCを増大させることなく電力用トランジスタのゲートインダクタンスＬGCを低減でき、誤動作の抑制が可能となる。
（アクティブミラークランプによる誤動作防止）
ＭＯＳブリッジ動作時の誤動作の説明図は、図２１（ａ）に示すように表され、実施の形態に係るパワーモジュールにおいて、アクティブミラークランプによる誤動作防止の説明図は、図２１（ｂ）に示すように表される。
ＭＯＳブリッジにおいて、電力用トランジスタＱ４をオンにすると、電力用トランジスタＱ４のドレイン・ソース間電圧Ｖdsは減少するとともに、電力用トランジスタＱ１のドレイン・ソース間電圧Ｖdsは増加する。一方、ゲートドライブ回路を含めたトランジスタＱ１のゲート・ソース間の閉ループ経路ＬＯＢのインピーダンスは高インピーダンス状態にあるため、電力用トランジスタＱ１のゲート・ソース間電圧Ｖgsの値は増加し、電力用トランジスタＱ１の誤オンのより、ＭＯＳブリッジの誤動作を引き起こす。
実施の形態に係るパワーモジュールにおいては、電力用トランジスタＱ４をオンにして電力用トランジスタＱ４のドレイン・ソース間電圧Ｖdsは減少すると共に、電力用トランジスタＱ１のドレイン・ソース間電圧Ｖdsは増加する。一方、アクティブミラークランプＱＭ１を電力用トランジスタＱ１のゲート・ソース間に近接して配置するため、ゲートドライブ回路を含めた電力用トランジスタＱ１のゲート・ソース間の閉ループ経路ＬＯＡのインピーダンスは低インピーダンス状態にあるため、電力用トランジスタＱ１のゲート・ソース間電圧Ｖgsの値は増加しにくい。このため、電力用トランジスタＱ１の誤オンを防止し、ＭＯＳブリッジの誤動作を防止することができる。
また、実施の形態に係るパワーモジュール２において、電力用トランジスタ（ＳｉＣ ＭＯＳＦＥＴ）Ｑ１およびアクティブミラークランプ用トランジスタＱＭ１の回路構成におけるインダクタンス成分の説明は、図２２に示すように模式的に表される。実施の形態に係るパワーモジュール２において、電力用トランジスタＱ１およびアクティブミラークランプ用トランジスタＱＭ１の回路構成におけるインダクタンス成分は、ゲートインダクタンスＬＧ１、ソースインダクタンスＬＳ１およびアクティブミラークランプＱＭ１のゲートインダクタンスＬＭＧ１で表すことができる。
実施の形態に係るパワーモジュール２においては、アクティブミラークランプ用トランジスタＱＭ１をパワーモジュールに内蔵し、電力用トランジスタＱ１と近接配置をすることで、電力回路のインダクタンスＬPCを増大させることなくゲートインダクタンスＬＧ１・ソースインダクタンスＬＳ１を低減できる。また、ゲートインダクタンスＬＭＧ１は、ゲートループのインダクタンスには影響しない。
（ミラークランプ内蔵モジュールとゲートドライブ回路）
実施の形態に係るパワーモジュールにおいて、ハーフブリッジ構成のミラークランプ内蔵モジュール４とゲートドライブ回路３の回路構成は、図２３に示すように表される。
ハーフブリッジ構成のミラークランプ内蔵モジュール４は、図２３に示すように、電力用トランジスタＱ１・Ｑ４と、電力用トランジスタＱ１・Ｑ４のゲート・ソース間に配置されたアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４とを備える。その他の回路構成は、図１１の回路構成と同様である。電力用トランジスタＱ１・Ｑ４を駆動するゲートドライブ回路３は同一の回路構成を備え、かつ図１９と同様の回路構成を備える。
（負バイアス印加用コンデンサを内蔵する場合と内蔵しない場合の信号経路）
図２３において、負バイアス印加用コンデンサＣＧ１・ＣＧ４を内蔵する場合と内蔵しない場合の信号経路の説明図は、図２４に示すように表される。図２４において、ＬＯＡは、負バイアス印加用コンデンサを内蔵する場合の信号経路を表し、ＬＯＢは、負バイアス印加用コンデンサを内蔵しない場合の信号経路を表す。
アクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４とソースセンスＳＳ１・ＳＳ４との間に負バイアス印加用コンデンサＣＧ１・ＣＧ４を配置する理由は、以下の通りである。電力用トランジスタＱ１・Ｑ４の誤オンを抑制するために、電力用トランジスタＱ１・Ｑ４オフ時にゲート・ソース間に負バイアスを印加することがある。その負電圧は、図２４に示すように、外部電源を用いてアクティブミラークランプ用トランジスタＱＭ１・ＱＭ４のミラークランプソースＭＳ１・ＭＳ４と電力用トランジスタＱ１・Ｑ４のソースセンスＳＳ１・ＳＳ４との間に印加される。
負バイアス印加用コンデンサＣＧ１・ＣＧ４を電力用トランジスタＱ１・Ｑ４の近傍に内蔵しなければ、ゲート・ソース間の信号経路が信号経路ＬＯＢのように非常に長くなり、アクティブミラークランプ内蔵の効果が失われる。負バイアス印加用コンデンサＣＧ１・ＣＧ４を内蔵し、その両端に外部電源からの電圧印加を可能とする配線信号パターンを接続することで、ゲート・ソース間の信号経路が信号経路ＬＯＡのように非常に短くなり、アクティブミラークランプ内蔵の効果が実現可能である。
負バイアス印加用コンデンサＣＧ１・ＣＧ４を内蔵する場合の実施の形態に係るパワーモジュールにおいて、寄生インダクタンスの低減効果のシミュレーション結果であって、ゲート・ソース間ピーク電圧Ｖgsp(Ｖ)とゲート・ソース間寄生インダクタンスＬＧ（ｎＨ）の関係は、図２５に示すように表される。負バイアス印加用コンデンサＣＧ１・ＣＧ４を内蔵する場合の実施の形態としては、第２、４、６、７、８の各実施の形態を対象とする。
図２５は、ゲート・ソース間のピーク電圧Ｖgsp(Ｖ)のゲート・ソース間の寄生インダクタンスＬＧ依存性のシミュレーション結果に対応している。
寄生インダクタンスＬＧのシミュレーション計算上、アクティブミラークランプトランジスタＱＭ１・ＱＭ４はオン状態にあるものとしている。寄生インダクタンスＬＧに関しては、詳細にはセラミックス基板上に配置される電極パターンのインダクタンス＋ボンディングワイヤの合成値となるが、ここでは、電極パターンのインダクタンス成分に比べて、ボンディングワイヤのインダクタンス成分の方が大きいものと仮定している。
（樹脂層を形成後の模式的鳥瞰構成）
第１の実施の形態に係るパワーモジュールの樹脂層を形成後の模式的鳥瞰構成は、図２６（ａ）に示すように表され、第２の実施の形態に係るパワーモジュールの樹脂層を形成後の模式的鳥瞰構成は、図２６（ｂ）に示すように表され、第７の実施の形態に係るパワーモジュールの樹脂層を形成後の模式的鳥瞰構成は、図２６（ｃ）に示すように表される。いずれもツーインワンモジュールの外観構成に対応している。様々な端子配置順でのモジュールレイアウト例が可能であり、信号端子の配置順については特に制限はない。
また、樹脂層１２０としては、ＳｉＣ系半導体デバイスに適用可能なトランスファモールド樹脂、熱硬化樹脂などを使用可能である。また、 シリコンゲルなどのシリコーン系樹脂を部分的に若しくはケース型パワーモジュールを採用して全体に適用しても良い。
なお、本実施の形態に係るパワーモジュール２においては、主として１ in １モジュール（基本構成）、２ in １モジュール（第１の実施の形態〜第８の実施の形態）について説明したが、これに限らず、例えばフォーインワン（４ in １）モジュール、シックスインワン（６ in １）モジュール、６ in １モジュールュールにスナバコンデンサなどを備えたセブンインワン（７ in １）モジュール、エイトインワン（８ in １）モジュール、トゥエルブインワン（１２ in １）モジュール、フォーティーンイン（１４ in １）ワンモジュールなどにも適用できる。
（半導体デバイスの具体例）
実施の形態に係るパワーモジュールであって、１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２７（ａ）に示すように表され、１ in １モジュール５０のＩＧＢＴの模式的回路表現は、図２７（ｂ）に示すように表される。図２７（ａ）には、ＭＯＳＦＥＴに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。同様に、図２７（ｂ）には、ＩＧＢＴに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。
また、実施の形態に係るパワーモジュールにであって、１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの詳細回路表現は、図２８に示すように表される。
１ in １モジュール５０は、例えば、１個のＭＯＳＦＥＴが１つのモジュールに内蔵されている。一例として、５チップ（ＭＯＳＦＥＴ×５）搭載可能であり、それぞれのＭＯＳＦＥＴは、５個まで並列接続可能である。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２８に示すように、ＭＯＳＦＥＴＱに並列にセンス用ＭＯＳＦＥＴＱｓが接続される。センス用ＭＯＳＦＥＴＱｓは、ＭＯＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図２８において、ＳＳはソースセンス端子、ＣＳは電流センス端子であり、Ｇはゲート信号端子である。実施の形態に係るパワーモジュールにおいても、ＭＯＳＦＥＴＱには、センス用ＭＯＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されていても良い。
（回路構成）
実施の形態に係るパワーモジュールであって、２ in １モジュール１００のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２９（ａ）に示すように表され、２ in １モジュール１００のＩＧＢＴの模式的回路表現は、図２９（ｂ）に示すように表される。
実施の形態に係るパワーモジュールであって、２個の半導体デバイスＱ１・Ｑ４が１つのモールド樹脂に封止された２ in １タイプのモジュールについて説明する。
半導体デバイスＱ１・Ｑ４として、ＳｉＣ ＭＯＳＦＥＴを適用した２ in １モジュール１００は、図２９（ａ）に示すように、２個の電力用トランジスタＱ１・Ｑ４（例えば、ＳｉＣ ＭＯＳＦＥＴ）が内蔵されたハーフブリッジ構成を備える。
ここで、モジュールは、１つの大きなトランジスタとみなすことができるが、内蔵トランジスタが１チップまたは複数チップの場合がある。すなわち、モジュールには、１ in １、２ in １、４ in １、６ in １などがあり、例えば、１つのモジュールにおいて、２個分のトランジスタ（チップ）を内蔵したモジュールは２ in １、２ in １を２組み内蔵したモジュールは４ in １、２ in １を３組み内蔵したモジュールは６ in １と呼ばれる。
図２９（ａ）に示すように、２ in １モジュール１００には、２個の電力用トランジスタＱ１・Ｑ４と、電力用トランジスタＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が内蔵される。図２９（ａ）において、Ｇ１はＭＯＳＦＥＴＱ１のゲート信号用のリード端子であり、Ｓ１はＭＯＳＦＥＴＱ１のソース信号用のリード端子である。同様に、Ｇ４はＭＯＳＦＥＴＱ４のゲート信号用のリード端子であり、Ｓ４はＭＯＳＦＥＴＱ４のソース信号用のリード端子である。Ｐは正側電力端子であり、Ｎは負側電力端子であり、Ｏは出力端子電極である。
また、半導体デバイスＱ１・Ｑ４として、ＩＧＢＴを適用した２ in １モジュール１００には、図２９（ｂ）に示すように、２個のＩＧＢＴＱ１・Ｑ４と、ＩＧＢＴＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が内蔵される。図２９（ｂ）において、Ｇ１はＩＧＢＴＱ１のゲート信号用のリード端子であり、Ｅ１はＩＧＢＴＱ１のエミッタ信号用のリード端子である。同様に、Ｇ４はＩＧＢＴＱ４のゲート信号用のリード端子であり、Ｅ４はＩＧＢＴＱ４のエミッタ信号用のリード端子である。
実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
（デバイス構造）
実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４の例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含むＳｉＣ ＭＯＳＦＥＴ１３０Ａの模式的断面構造は、図３０に示すように表される。
図３０に示すように、ＳｉＣ ＭＯＳＦＥＴ１３０Ａは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤは、図３０に示すように、ＳｉＣ ＭＯＳＦＥＴ１３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３０に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰＤが延在して配置されていても良い。
図３０において、ＳｉＣ ＭＯＳＦＥＴ１３０Ａは、プレーナゲート型のｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、後述する図３３に示すように、トレンチゲート型のｎチャネル縦型ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄなどで構成されていても良い。
または、実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４としては、ＳｉＣ ＭＯＳＦＥＴ１３０Ａの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
さらには、実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１〜Ｑ６には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶのワイドバンドギャップ型と称される半導体を用いることができる。
同様に、実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４の例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤを含むＩＧＢＴ１３０Ｂの模式的断面構造は、図３１に示すように表される。
図３１に示すように、ＩＧＢＴ１３０Ｂは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+コレクタ領域３７Ｐと、ｐ+コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰＤは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤは、図３１に示すように、ＩＧＢＴ１３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤの下方の半導体層３１内には、図示していないが、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３１に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰＤが延在して配置されていても良い。
図３１において、ＩＧＢＴ１３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
半導体デバイスＱ１〜Ｑ６としては、ＳｉＣ ＤＩＭＯＳＦＥＴ、ＳｉＣ ＴＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、或いはＧａＮ系ＨＥＭＴなどのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＳｉＣ系ＩＧＢＴなどのパワーデバイスも適用可能である。
―ＳｉＣ ＤＩＭＯＳＦＥＴ―
実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃの模式的断面構造は、図３２に示すように表される。
図３２に示すＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３２において、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図３２に示すように、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃは、図３２に示すように、ｐボディ領域３２に挟まれたｎ-高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図３２に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ ＴＭＯＳＦＥＴ―
実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄの模式的断面構造は、図３３に示すように表される。
図３３に示すＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３３において、ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図３３に示すように、ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄでは、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０ＣのようなＪＦＥＴ効果に伴うチャネル抵抗Ｒ JFETは形成されない。ｐボディ領域３２／半導体層３１Ｎ間には、図３２と同様に、ボディダイオードＢＤが形成される。
（応用例）
実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ４０Ａの回路構成において、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３４（ａ）に示すように表される。同様に、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した３相交流インバータ４０Ｂの回路構成例は、図３４（ｂ）に示すように表される。
パワーモジュールを電源Ｅと接続し、スイッチング動作を行うと、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａとし、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０９（Ａ／ｓ）となる。
インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（具体例）
次に、図３５を参照して、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した３相交流インバータ４２Ａについて説明する。
図３５に示すように、３相交流インバータ４２Ａは、ゲートドライバ（ＧＤ）１８０に接続されたパワーモジュール部２００と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部２００は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
ここで、ＧＤ１８０は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、ＳｉＣ ＭＯＳＦＥＴ Ｑ２・Ｑ５、およびＳｉＣ ＭＯＳＦＥＴ Ｑ３・Ｑ６に接続されている。
パワーモジュール部２００は、電源もしくは蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（−）Ｎとの間に接続され、インバータ構成のＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
次に、図３６を参照して、半導体デバイスとしてＩＧＢＴを適用し、実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ４２Ｂについて説明する。
図３６に示すように、３相交流インバータ４２Ｂは、パワーモジュール部２００と、ＧＤ１８０と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部２００は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
ここで、ＧＤ１８０は、ＩＧＢＴＱ１・Ｑ４、ＩＧＢＴＱ２・Ｑ５、およびＩＧＢＴＱ３・Ｑ６に接続されている。
パワーモジュール部２００は、蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（−）Ｎとの間に接続され、インバータ構成のＩＧＢＴ Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＩＧＢＴ Ｑ１〜Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
[その他の実施の形態]
上記のように、第１〜第８の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。また、主基板を使わずにパターンのみを金属板や金属フレームで用意し、樹脂封止や絶縁シートなどで主基板の役割であるパターン同士の配置関係保持、絶縁保持を実現したパワーモジュールについても同様の対策によって同様の効果が得られる。
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
本実施の形態のパワーモジュールは、ＳｉＣパワーモジュールインテリジェントパワーモジュールなどパワーデバイス全般に利用可能であり、特に、ＨＥＶ／ＥＶ、インホイールモータ向けのコンバータ、インバータ（バッテリーから昇圧するためのＰＦＣ回路やモータ駆動用３相インバータ）、太陽電池システムのパワーコンディショナー向け昇圧コンバータ、産業機器向けのコンバータ、インバータなど幅広い応用分野に適用可能である。
１…パワー回路（ハーフブリッジ）
２…パワーモジュール
３…ゲートドライブ回路
４…ミラークランプ内蔵パワーモジュール
８…セラミック基板（主基板、絶縁基板）
１０、１０Ｕ、１０Ｄ…電極パターン
１２、１３…半田層
４０Ａ、４０Ｂ、４２Ａ、４２Ｂ…３相交流インバータ
５０…ワンインワンモジュール
１００…ツーインワンモジュール
１２０…樹脂層
Ｑ、Ｑ１、Ｑ４…電力用トランジスタ（ＳｉＣ ＭＯＳＦＥＴ）
ＱＭ、ＱＭ１、ＱＭ４…アクティブミラークランプ用トランジスタ
ＭＳＷ、ＭＳＷ１、ＭＳＷ４…第１接続導体（ミラークランプソースワイヤ）
ＭＧＷ、ＭＧＷ１、ＭＧＷ４……第２接続導体（ミラークランプゲートワイヤ）
ＬＦＳ、ＬＦＧ…リードフレーム
Ｐ…正側電力端子
Ｎ…負側電力端子
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
Ｓ１、Ｓ４…ソースパターン
Ｄ１、Ｄ４…ドレインパターン
ＧＴ１、ＧＴ４…ゲート端子
ＳＳＴ１、ＳＳＴ４…ソースセンス端子
ＭＧＴ１、ＭＧＴ４…ミラークランプゲート端子
ＭＳＴ１、ＭＳＴ４…ミラークランプソース端子
ＭＤＰ１、ＭＤＰ４…ミラークランプ用ドレインパターン
ＭＳＰ１、ＭＳＰ４…ミラークランプ用ソースパターン
ＧＷ１、ＧＷ４…ゲートワイヤ
ＳＷ１、ＳＷ４…ソースワイヤ
ＳＳＷ１、ＳＳＷ４…ソースセンスワイヤ
ＧＬ１、ＧＬ４…ゲート信号用配線パターン
ＳＳＰ、ＳＳＰ１、ＳＳＰ４…ソース信号用配線パターン
ＭＧＰ、ＭＧＰ１、ＭＧＰ４…ゲート信号用配線パターン
ＣＧ１、ＣＧ４…負バイアス印加用コンデンサ
ＤＱ１、ＤＱ４、ＤＭ１、ＤＭ４…距離
ＣPN…ＤＣリンクコンデンサ（ＤＣクランプ用コンデンサ）
Ｖgsp…ピーク電圧
ＬＧ…寄生インダクタンス

Claims (11)

  1. 絶縁基板上に配置され、少なくとも１組の上下アームを有するハーフブリッジを有し、前記上下アームに共に配置された第１のトランジスタと、
    前記絶縁基板上に配置され、前記第１のトランジスタのゲート側にドレイン、前記第１のトランジスタのソース側にソースがそれぞれ接続された第２のトランジスタと、
    前記絶縁基板上に配置され、前記第１のトランジスタのソースに接続された第１のソース信号用配線パターンと、
    前記第１のソース信号用配線パターンと前記第２のトランジスタのソースとを接続する第１の接続導体と、
    前記絶縁基板上に配置され、前記第２のトランジスタのゲートに接続された第２のゲート信号用配線パターンと、
    前記第２のゲート信号用配線パターンと前記第２のトランジスタのゲートとを接続する第２の接続導体と
    を備え、前記第１の接続導体の長さが、前記第２の接続導体の長さ以下であることを特徴とするパワーモジュール。
  2. 前記第１の接続導体および前記第２の接続導体が、ワイヤ、若しくはリードフレームを備えることを特徴とする請求項１に記載のパワーモジュール。
  3. 前記絶縁基板上に配置され、前記第２のトランジスタのソースに接続された第２のソース信号用配線パターンと、
    前記第１のソース信号用配線パターンと前記第２のソース信号用配線パターンとの間に配置され、ゲート負バイアス印加用のコンデンサと、
    前記絶縁基板上に配置され、前記第１のトランジスタのゲートと接続された第１のゲート信号用配線パターンと、
    前記第１のゲート信号用配線パターンに接続された第１の信号端子と、
    前記第１のソース信号用配線パターンに接続された第２の信号端子と、
    前記第２のゲート信号用配線パターンに接続された第３の信号端子と、
    前記第２のソース信号用配線パターンに接続された第４の信号端子と
    を少なくとも備え、
    前記第１の接続導体の一端が前記コンデンサを介して前記第１のソース信号用配線パターンに接続されることを特徴とする請求項１に記載のパワーモジュール。
  4. 正側電力端子および負側電力端子と、
    前記絶縁基板上に配置され、前記正側電力端子に接続されると共に、前記第１のトランジスタのドレインに接続された第１の電極パターンと、
    前記絶縁基板上に配置され、前記負側電力端子に接続されると共に、前記第１のトランジスタに直列接続されたトランジスタのソースに接続された第２の電極パターンと、
    前記第１の電極パターンと前記第２の電極パターンとの間に配置されたＤＣリンクコンデンサと
    を備えることを特徴とする請求項３に記載のパワーモジュール。
  5. 前記ＤＣリンクコンデンサの接続部から前記第２のトランジスタまでの直線距離よりも、前記ＤＣリンクコンデンサの接続部から前記第１のトランジスタまでの直線距離の方が近いことを特徴とする請求項４に記載のパワーモジュール。
  6. 前記第１の信号端子と前記第２の信号端子が互いに隣接し、前記第３の信号端子と前記第４の信号端子が互いに隣接していることを特徴とする請求項３に記載のパワーモジュール。
  7. 絶縁基板上に配置された第１配線パターン、第２配線パターン、第３配線パターンおよび第４配線パターンと、
    前記第１配線パターン上に配置されてスイッチング動作を行う第１のトランジスタと、
    前記第３配線パターン上に配置された第２のトランジスタと、
    前記第１のトランジスタの第１電極と前記第２配線パターンとを接続する第１の接続導体と、
    前記第２のトランジスタの第１電極と前記第２配線パターンとを接続する第２の接続導体と、
    前記第２のトランジスタの第２電極と前記第４配線パターンとを接続する第３の接続導体と、
    前記第１のトランジスタの第２電極と前記第３配線パターンとを接続する第４の接続導体と
    を備え、
    前記第２の接続導体の長さが、前記第３の接続導体の長さ以下であることを特徴とするパワーモジュール。
  8. 前記第１電極はソース電極またはエミッタ電極を備え、
    前記第２電極はゲート電極を備え、
    前記第３電極はドレイン電極またはコレクタ電極を備えることを特徴とする請求項７に記載のパワーモジュール。
  9. 前記第１のトランジスタは、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、Ｓｉ系ＭＯＳＦＥＴ、Ｓｉ系ＩＧＢＴ、ＧａＮ系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えることを特徴とする請求項１〜７のいずれか１項に記載のパワーモジュール。
  10. 前記第１のトランジスタ及び前記第２のトランジスタは夫々複数のチップを並列接続した構成を備えることを特徴とする請求項１〜７のいずれか１項に記載のパワーモジュール。
  11. 前記ハーフブリッジは、
    第１のトランジスタを第１電源と第２電源との間に直列に接続された複数のスイッチング回路と、
    前記スイッチング回路の各トランジスタの動作を制御するドライバ回路と
    を備え、前記複数のスイッチング回路の接続点を出力とするインバータまたはコンバータを構成することを特徴とする請求項１〜７のいずれか１項に記載のパワーモジュール。
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