JP2020202668A - 駆動装置およびスイッチ装置 - Google Patents

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Abstract

【課題】短絡保護用の構成を駆動装置に設けると、装置が大型化してしまう。【解決手段】 正側電源線および負側電源線の間に直列に接続された第１半導体素子および第２半導体素子のうち、第１半導体素子をターンオフする信号を入力したことに応じて当該第１半導体素子をターンオフさせるゲート駆動回路と、第２半導体素子にかかる電圧に応じたパラメータを測定する測定回路と、第１半導体素子のターンオフ期間中にパラメータが第１条件を満たしたときに第１タイミング信号を発生するタイミング発生回路と、第１タイミング信号に応じて、第１半導体素子のターンオフ期間中に第１半導体素子のゲート電圧の変化速度を基準速度よりも低速にする駆動条件変更回路と、を備え、ゲート駆動回路は、第１半導体素子がオンの間にパラメータが第２条件を満たしたことにも応じて、第１半導体素子をターンオフさせる駆動装置が提供される。【選択図】図２

Description

本発明は、駆動装置およびスイッチ装置に関する。
従来、半導体素子を駆動する駆動装置においては、スイッチング損失を低減し、ターンオフ時のサージ電圧を抑制するべく、ターンオフ期間にゲート電圧の変化速度を変化させるアクティブゲート駆動方式が採用されている（例えば特許文献１参照）。また、短絡を検知して素子を保護するための様々な手法が提案されている（例えば特許文献２，３参照）。
特許文献１ 特許第６１６８２５３号公報
特許文献２ 特開２００７−２５９５３３号公報
特許文献３ 特許第５７２９４７２号公報
しかしながら、短絡保護用の構成を駆動装置に設けると、装置が大型化してしまう。
上記課題を解決するために、本発明の第１の態様においては、駆動装置が提供される。駆動装置は、正側電源線および負側電源線の間に直列に接続された第１半導体素子および第２半導体素子のうち、第１半導体素子をターンオフする信号を入力したことに応じて当該第１半導体素子をターンオフさせるゲート駆動回路を備えてよい。駆動装置は、第２半導体素子にかかる電圧に応じたパラメータを測定する測定回路を備えてよい。駆動装置は、第１半導体素子のターンオフ期間中にパラメータが第１条件を満たしたときに第１タイミング信号を発生するタイミング発生回路を備えてよい。駆動装置は、第１タイミング信号に応じて、第１半導体素子のターンオフ期間中に第１半導体素子のゲート電圧の変化速度を基準速度よりも低速にする駆動条件変更回路を備えてよい。ゲート駆動回路は、第１半導体素子がオンの間にパラメータが第２条件を満たしたことにも応じて、第１半導体素子をターンオフさせてよい。
ゲート駆動回路は、第１半導体素子のターンオンが開始してから基準時間の経過以降に、パラメータが第２条件を満たしたことに応じて第１半導体素子をターンオフさせてよい。
タイミング発生回路は、第１半導体素子がオンの間にパラメータが第２条件を満たしたときに第２タイミング信号を発生してよい。駆動条件変更回路は、第２タイミング信号に応じて、第１半導体素子のターンオフ期間中にゲート電圧の変化速度を基準速度よりも低速にしてよい。
タイミング発生回路は、予め定められた第１パルス幅の第１タイミング信号を発生し、
駆動条件変更回路は、第１タイミング信号を受け取ってから第１タイミング信号が発生している間に、ゲート電圧の変化速度を低下させてよい。
タイミング発生回路は、予め定められた、第１パルス幅より大きい第２パルス幅の第２タイミング信号を発生してよい。駆動条件変更回路は、第２タイミング信号を受け取ってから第２タイミング信号が発生している間に、ゲート電圧の変化速度を低下させてよい。
第２パルス幅は、第１半導体素子のターンオフが開始してから完了するまでの時間幅より大きくてよい。
駆動装置は、パラメータが第１条件を満たしたか否かを判定する第１判定回路を備えてよい。駆動装置は、パラメータが第２条件を満たしたか否かを判定する第２判定回路を備えてよい。
第１条件および第２条件は同一の条件であってよい。第１判定回路および第２判定回路は、同一の回路であってよい。
パラメータは、第２半導体素子にかかる電圧を示してよい。
第２条件は、第２半導体素子にかかる電圧が第２基準電圧以下であることであってよい。第２基準電圧は、正側電源線および負側電源線の間の電圧未満であってよい。
第１条件は、第２半導体素子にかかる電圧が第１基準電圧以下であることであってよい。第２条件は、第２半導体素子にかかる電圧が第２基準電圧以下であることであってよい。第１基準電圧および第２基準電圧の少なくとも一方は０Ｖであってよい。
パラメータは、第１半導体素子にかかる電圧を示してよい。
第２条件は、第１半導体素子にかかる電圧が第４基準電圧以上であることであってよい。第４基準電圧は０Ｖより大きくてよい。
第１条件は、第１半導体素子にかかる電圧が第３基準電圧以上であることであってよい。第２条件は、第１半導体素子にかかる電圧が第４基準電圧以上であることであってよい。第３基準電圧および第４基準電圧の少なくとも一方は正側電源線および負側電源線の間の電圧以上であってよい。
本発明の第２の態様においては、スイッチ装置が提供される。スイッチ装置は、正側電源線および負側電源線の間に直列に接続された２つの半導体素子を備えてよい。スイッチ装置は、２つの半導体素子のうち、一方の半導体素子のゲートを駆動する、第１の態様の駆動装置を備えてよい。スイッチ装置は、２つの半導体素子のうち、他方の半導体素子のゲートを駆動する、第１の態様の駆動装置を備えてよい。
２つの半導体素子は、ワイドバンドギャップ半導体素子であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係るスイッチ装置１を示す。 駆動装置５の詳細を示す。 スイッチ装置１の動作波形を示す。 スイッチ装置１の他の動作波形を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
［１．スイッチ装置１］
図１は、本実施形態に係るスイッチ装置１を示す。なお、図中、白抜きの矢印記号は電圧を示す。
スイッチ装置１は、一例としてモータ駆動用または電力供給用に用いられる電力変換装置の１相分を示したものであり、正側電源線１０１および負側電源線１０２と、電源出力端子１０５との接続を切り換えることで電源出力端子１０５から変換した電圧を出力する。スイッチ装置１は、半導体素子２，３と、駆動装置４，５とを備える。
なお、正側電源線１０１および負側電源線１０２の間には例えば６００〜８００Ｖの直流電圧Ｅｄが印加される。また、正側電源線１０１および負側電源線１０２には、それぞれ配線長に応じた配線インダクタンス１０１１、１０２１が存在しうる。
［１−１．半導体素子２，３］
半導体素子２，３は、第１半導体素子および第２半導体素子の一例であり、負側電源線１０２および正側電源線１０１の間に直列に順次接続されている。半導体素子２，３の中点には電源出力端子１０５が接続されてよい。
半導体素子２，３は、後述の駆動装置４，５によってオン／オフが切り換えられるスイッチ素子である。一例として、半導体素子２，３は、電力変換装置における上アームおよび下アームを構成している。
半導体素子２，３は、シリコンを基材としたシリコン半導体素子である。半導体素子２，３は、シリコン半導体素子に限らず、ワイドバンドギャップ半導体素子であってもよい。ワイドバンドギャップ半導体素子とは、シリコン半導体素子よりもバンドギャップが大きい半導体素子であり、例えばＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ、または、ＺｎＯなどを含む半導体素子である。ワイドバンドギャップ半導体素子は、シリコン半導体素子よりもスイッチング速度を向上させることが可能である。
また、本実施形態では一例として半導体素子２，３はＭＯＳＦＥＴであり、正側電源線１０１の側がカソードである寄生ダイオードを有している（図中に図示）。なお、半導体素子２，３はＩＧＢＴまたはバイポーラトランジスタなど、他構造の半導体素子を適用することもでき、必要に応じて各々の半導体素子にダイオード、ショットキーバリアダイオード等が逆並列に接続される。
［１−２．駆動装置４，５］
駆動装置４，５は、外部から入力される入力信号に基づいて、半導体素子２，３のうちの一方，他方を駆動する。本実施形態では一例として、正側の駆動装置４は半導体素子２ゲートを駆動し、負側の駆動装置５は半導体素子３のゲートを駆動する。
駆動装置４，５は、半導体素子２，３を交互にオン状態にする場合に、一方の素子をターンオフしてオフ状態に切り替えた後、他方の素子をターンオンしてよい。駆動装置４，５は、半導体素子２，３のターンオフ期間（本実施形態では一例としてターンオフの実行開始から完了までの期間）に、ターンオフ対象の半導体素子２，３のゲート電荷量の変動速度を切り換える、すなわちターンオフ対象の半導体素子２，３のゲート―ソース間電圧であるゲート電圧（Ｖｇｓ）の変化速度を切り替えることで、ターンオフ損失を低減するとともに、サージ電圧を抑制する。
［２．駆動装置５の詳細］
図２は、駆動装置５の詳細を示す。なお、駆動装置４は駆動装置５と同様の構成であるため、説明を省略する。また、図２では、駆動装置５の構成のうち、半導体素子３のターンオフに関する構成のみを図示しており、ターンオンに関する構成の図示を省略している。
駆動装置５は、測定回路５１と、判定回路５２と、絶縁信号伝送器５３と、タイミング発生回路５４と、ゲート駆動回路５５と、駆動条件変更回路５６とを有する。
［２−１．測定回路５１］
測定回路５１は、対向アーム側の半導体素子２にかかる電圧に応じたパラメータを測定する。ここで、パラメータは、半導体素子２にかかる電圧そのものを示してよく、本実施形態では一例として半導体素子２のドレインソース電圧Ｖｄｓ（２）を示す。
測定回路５１は、抵抗５１１，５１２を有する。抵抗５１１，５１２は、半導体素子２のドレインソース電圧Ｖｄｓ（２）を分圧する。抵抗５１１，５１２は半導体素子２に対して並列に接続されており、抵抗５１１，５１２の間には判定回路５２が接続されている。
［２−２．判定回路５２］
判定回路５２は、第１判定回路の一例であり、パラメータが第１条件を満たしたか否かを判定する。また、判定回路５２は、第２判定回路の一例であり、パラメータが第２条件を満たしたか否かを判定する。判定回路５２は判定結果を、絶縁信号伝送器５３を介してタイミング発生回路５４に供給してよい。
第１条件はゲート電圧の変化速度の切り替え条件であってよい。例えば、第１条件は、対向アーム側の半導体素子２にかかる電圧Ｖｄｓ（２）が第１基準電圧以下であることであってよい。
ここで、半導体素子３のターンオフ期間には、当該半導体素子３のドレインソース間の電圧Ｖｄｓ（３）が正側電源線１０１および負側電源線１０２の間の直流電圧Ｅｄまで上昇することに伴い、対向アーム側の半導体素子２のドレインソース間の電圧Ｖｄｓ（２）が減少し、最終的にゼロになる。但し、このとき対向アーム側の半導体素子２の寄生容量からの放電は正側電源線１０１の配線インダクタンス１０１１によって妨げられるため、半導体素子３の電圧Ｖｄｓ（３）が直流電圧Ｅｄに達しても、半導体素子２の電圧Ｖｄｓ（３）がまだゼロにならない。第１基準電圧は、このような場合にも半導体素子３の駆動条件の変更タイミングを適切に設定してターンオフ損失とサージ電圧の低減との両立を図るべく設定されている。
第１基準電圧は、ターンオフされる半導体素子３のドレインソース間の電圧Ｖｄｓ（３）が正側電源線１０１および負側電源線１０２の間の直流電圧Ｅｄ以上の電圧に達した時点で対向アーム側の半導体素子２にかかる電圧Ｖｄｓ（２）よりも小さい電圧であってよい。例えば、第１基準電圧は、対向アーム側の半導体素子２においてドレイン電流が寄生ダイオードまたは逆並列に接続されたダイオードに転流し始めるときのドレインソース電圧Ｖｄｓ（２）であってよい。これにより、スイッチング対象の半導体素子３のターンオフ期間中において、対向アーム側の半導体素子２にかかる電圧Ｖｄｓ（２）が減少して第１基準電圧以下へと変化するタイミングに合わせて、パラメータが第１条件を満たしたと判定される。本実施形態では一例として、第１基準電圧は０Ｖ、または誤差を除き０Ｖである。ターンオフ対象の半導体素子３から見た場合は、第１基準電圧は直流電圧Ｅｄ以上の値となる。
第２条件は短絡から素子を保護する条件であってよい。例えば、第２条件は、対向アーム側の半導体素子２にかかる電圧が第２基準電圧以下であることであってよい。
第２基準電圧は、スイッチング対象の半導体素子３がオン状態の間、つまり、対向アーム側の半導体素子２がオフ状態の間に当該半導体素子２にかかる電圧よりも小さい電圧であってよい。この場合、半導体素子３がオンの場合にパラメータが第２条件を満たすことは、対向アーム側の半導体素子２がオフ状態でないこと、ひいては短絡が発生していることを意味する。第２基準電圧は、正側電源線１０１および負側電源線１０２の間の電圧（本実施形態では一例として電圧Ｅｄ）未満であってよい。本実施形態では一例として、第２基準電圧は０Ｖ、または誤差を除き０Ｖである。つまり、本実施形態では一例として、第２基準電圧は第１基準電圧と等しくなっており、別言すれば第２条件は第１条件と同一の条件となっている。
［２−３．絶縁信号伝送器５３］
絶縁信号伝送器５３は、判定回路５２およびタイミング発生回路５４の間に設けられている。絶縁信号伝送器５３は、判定回路５２からの信号電圧を変換してタイミング発生回路５４に供給してよい。
［２−４．タイミング発生回路５４］
タイミング発生回路５４は、半導体素子３の制御タイミングを決定するタイミング信号を発生する。タイミング発生回路５４は、第１タイミング信号発生回路５４１と、短絡監視回路５４０と、第２タイミング信号発生回路５４２とを有する。
第１タイミング信号発生回路５４１は、スイッチング対象の半導体素子３のターンオフ期間中にパラメータが第１条件を満たしたときに第１タイミング信号を発生する。第１タイミング信号発生回路５４１は、半導体素子３のターンオフ期間中にパラメータが第１条件を満たしたと判定回路５２により判定されたことに応じて、第１タイミング信号を発生してよい。第１タイミング信号発生回路５４１は、半導体素子３をターンオフするターンオフ信号をゲート駆動回路５５から受信することで、ターンオフ期間の開始を検知してよい。第１タイミング信号は、予め定められた第１パルス幅のパルス信号であってよい。第１タイミング信号発生回路５４１は、第１タイミング信号を駆動条件変更回路５６に供給してよい。
短絡監視回路５４０は、正側電源線１０１および負側電源線１０２の間の短絡の有無を監視する。例えば、短絡監視回路５４０は、スイッチング対象の半導体素子３がオンの間にパラメータが第２条件を満たしたと判定回路５２により判定されたことに応じて、短絡の発生を検知してよい。
短絡監視回路５４０は、半導体素子３のターンオンが開始してから基準時間（マスク期間とも称する）の経過以降に短絡の有無を監視してよい。短絡監視回路５４０は、半導体素子３をオン状態とするオン指令信号をゲート駆動回路５５から受信することで、半導体素子３のターンオンの開始、および、半導体素子３のオン期間を検知してよい。マスク期間は、半導体素子３のターンオンが開始してから、半導体素子３に流れる電流（本実施形態では一例としてドレイン電流Ｉｄ）がピークとなるまでの時間より長くてよい。短絡監視回路５４０は、短絡の有無を示す監視信号を第２タイミング信号発生回路５４２およびゲート駆動回路５５に供給してよい。
第２タイミング信号発生回路５４２は、スイッチング対象の半導体素子３がオンの間にパラメータが第２条件を満たしたときに第２タイミング信号を発生する。第２タイミング信号発生回路５４２は、短絡監視回路５４０からの監視信号に応じて第２タイミング信号を発生してよい。第２タイミング信号は、予め定められた、第１パルス幅より大きい第２パルス幅のパルス信号であってよい。第２パルス幅は、半導体素子３のターンオフが開始してから完了するまでの時間幅より大きくてよい。第２タイミング信号発生回路５４２は、第２タイミング信号を駆動条件変更回路５６に供給してよい。
［２−５．ゲート駆動回路５５］
ゲート駆動回路５５は、スイッチング対象の半導体素子３のゲートを、入力信号に基づいて駆動する。例えば、ゲート駆動回路５５は、半導体素子３をターンオフする入力信号（オフ指令信号とも称する）を入力したことに応じて当該半導体素子３をターンオフさせてよい。また、ゲート駆動回路５５は、半導体素子３をターンオンする入力信号（オン指令信号とも称する）を入力したことに応じて当該半導体素子２をターンオンしてよい。ゲート駆動回路５５は、ＩＦ回路５５１と、オアゲート５５２とを有する。
ＩＦ回路５５１は、半導体素子３に対する入力信号を駆動装置５の外部から受信する。ＩＦ回路５５１は、入力信号のオン指令信号を受信したことに応じて半導体素子３をターンオンするターンオン信号を、駆動条件変更回路５６を介して半導体素子３のゲートに供給してよい。ＩＦ回路５５１は、入力信号に含まれるオン指令信号をそのままタイミング発生回路５４の短絡監視回路５４０に供給してよい。ＩＦ回路５５１は、入力信号のオフ指令信号を受信したことに応じて半導体素子３をターンオフするターンオフ信号を、駆動条件変更回路５６を介して半導体素子３のゲートに供給するとともに、タイミング発生回路５４の第１タイミング信号発生回路５４１に供給してよい。ターンオフ信号は、オン状態の半導体素子３に供給されることにより、当該半導体素子３のゲート入力容量Ｃｇｓ（３）を逆バイアス方向（−Ｖｇｓ）に充電することにより半導体素子３をオン状態からオフ状態に切り替えてよい。
オアゲート５５２は、ＩＦ回路５５１と駆動条件変更回路５６との間におけるターンオフ信号の経路上に配設される。オアゲート５５２は、ＩＦ回路５５１からのターンオフ信号と、短絡監視回路５４０からの短絡発生を示す監視信号との論理和をとった信号を、半導体素子３のターンオフ信号として駆動条件変更回路５６に供給する。これにより、ゲート駆動回路５５は、半導体素子２をターンオフする入力信号を入力したことに加え、半導体素子３がオンの間にパラメータが第２条件を満たしたことにも応じて、半導体素子３をターンオフさせる。ここで、上述したように、短絡監視回路５４０は半導体素子３のターンオンが開始してからマスク期間の経過以降に短絡の有無を監視する。従って、ゲート駆動回路５５は、半導体素子３のターンオンが開始してからマスク期間の経過以降に、パラメータが第２条件を満たしたことに応じて半導体素子３をターンオフさせる。
［２−６．駆動条件変更回路５６］
駆動条件変更回路５６は、半導体素子３のゲート駆動の条件を変更する。駆動条件変更回路５６は、第１タイミング信号発生回路５４１からの第１タイミング信号に応じて、半導体素子３のターンオフ期間中に半導体素子３のゲート電圧の変化速度を第１速度よりも低速にしてよく、本実施形態では一例として、第１速度よりも低速の第２速度にしてよい。また、駆動条件変更回路５６は、第２タイミング信号発生回路５４２からの第２タイミング信号に応じて、半導体素子３のターンオフ期間中にゲート電圧の変化速度を第１速度よりも低速にしてよく、本実施形態においては一例として、第１速度よりも低速の第２速度にしてよい。駆動条件変更回路５６は、ゲートに対する電荷の注入速度を下げることでゲート電圧の変化速度を下げてよい。なお、第１速度は基準速度の一例である。また、本実施形態では一例として、第１タイミング信号に応じて設定されるゲート電圧の変化速度と、第２タイミング信号に応じて設定されるゲート電圧の変化速度とを同一の第２速度としているが、これら２つの変化速度は異なっていてもよい。
駆動条件変更回路５６は、オアゲート５６１と、ゲート抵抗５６２と、スイッチ５６３とを有する。
オアゲート５６１は、第１タイミング信号発生回路５４１からの第１タイミング信号と、第２タイミング信号発生回路５４２からの第２タイミング信号との論理和をとった信号をスイッチ５６３に供給する。
ゲート抵抗５６２は、互いに抵抗値の異なる２つの抵抗５６２１，５６２２を有する。抵抗５６２１は、ターンオフ期間中の半導体素子３のゲート電圧の変化速度を第１速度とする抵抗値を有する。同様に、抵抗５６２２は、ターンオフ期間中の半導体素子３のゲート電圧の変化速度を第２速度とする抵抗値を有する。抵抗５６２１，５６２２は、それぞれ一端がスイッチ５６３を介してゲートに接続され、他端がゲート駆動回路５５に接続されている。なお、ゲート抵抗５６２は、半導体素子３のゲート電圧の変化速度を変更できる限りにおいて他の構成でもよい。
スイッチ５６３は、ゲート抵抗５６２の抵抗値を切り替える。スイッチ５６３は、抵抗５６２１，５６２２の何れか一方を半導体素子３のゲートに接続してよい。これにより、ゲート電圧の変化速度が第１速度と、第２速度との間で切り換えられる。
スイッチ５６３は、オアゲート５６１からの信号に従って抵抗５６２１，５６２２の何れかを半導体素子３のゲートに接続してよい。本実施形態においては一例として、スイッチ５６３は、パルス信号である第１タイミング信号を受け取ってから当該第１パルス信号が発生している間と、パルス信号である第２タイミング信号を受け取ってから当該第２パルス信号が発生している間とのそれぞれにおいて抵抗５６２２をゲートに接続し、他の期間では抵抗５６２１をゲートに接続してよい。これにより、駆動条件変更回路５６は、第１タイミング信号を受け取ってから第１タイミング信号が発生している間にゲート電圧の変化速度を低下させ、また、第２タイミング信号を受け取ってから第２タイミング信号が発生している間にゲート電圧の変化速度を低下させる。
以上のスイッチ装置１によれば、スイッチング対象の半導体素子３のターンオフ期間中において、パラメータが第１条件を満たすこと、つまり、対向アーム側の半導体素子２にかかる電圧Ｖｄｓ（２）が減少して第１基準電圧（一例として０Ｖ）以下へと変化することに応じて第１タイミング信号が生じ、この信号に応じて半導体素子３のゲート電圧の変化速度が第１速度から第２速度に下げられる。つまり、対向アーム側の半導体素子２の電圧Ｖｄｓ（２）が第１基準電圧になるまではスイッチング対象の半導体素子３のゲート電圧の変化速度を大きくしておき、第１基準電圧以下になった場合には変化速度を小さくする。従って、対向アーム側の半導体素子２にかかる電圧Ｖｄｓ（２）が第１基準電圧よりも大きい時点でゲート電圧の変化速度を小さくする場合と比較して、ターンオフ期間を短くしてターンオフ損失を低減することができる。また、対向アーム側の半導体素子２の電圧Ｖｄｓ（２）が基準電圧以下になるとゲート電荷の変動速度を下げるので、サージ電圧を低減することができる。
また、半導体素子３がオンの間にパラメータが第２条件を満たしたことにも応じて半導体素子３がターンオフされるので、半導体素子３のゲート電圧の変化速度を変更するためのパラメータを用いて、正側電源線１０１および負側電源線１０２の間の短絡を検知し、半導体素子３をターンオフすることができる。従って、短絡検知用の構成を別途設ける場合と比較して、装置を小型化し、製造コストの増加を抑えることができる。
また、半導体素子３のターンオンが開始してからマスク期間の経過以降に、パラメータが第２条件を満たしたか否かを判定するので、ターンオン開始からマスク期間の間にパラメータが第２条件を満たすことが正常である場合に、不必要に半導体素子３をターンオフしてしまうのを防止することができる。
また、半導体素子３がオンの間にパラメータが第２条件を満たすことに応じ発生する第２タイミング信号に応じて、半導体素子３のターンオフ期間中にゲート電圧の変化速度が第１速度よりも低速の第２速度にされるので、短絡が検知される場合のターンオフによるサージ電圧を低減することができる。
また、第１パルス幅の第１タイミング信号が発生している間にゲート電圧の変化速度が第２速度に低下するので、第１タイミング信号の発生終了後にゲート電圧の変化速度が第１速度に戻る。従って、入力信号に応じて半導体素子３をターンオフする場合に、サージ電圧がピークとなる期間にゲート電圧の変化速度を第２速度に低下させ、サージ電圧を低減することができる。また、半導体素子３のターンオフが開始してから完了するまでの時間幅よりも第１パルス幅を小さくする場合には、第１タイミング信号の発生終了後にゲート電圧の変化速度が第１速度に戻るため、ターンオフを早期に完了させてスイッチング損失を低減することができる。
また、半導体素子３がオンの間にパラメータが第２条件を満たすことに応じて、第２パルス幅の第２タイミング信号が発生し、当該第２タイミング信号が発生する間に半導体素子３のゲート電圧の変化速度が低下するので、第２タイミング信号の発生終了後にゲート電圧の変化速度が第１速度に戻る。また、第２パルス幅は第１パルス幅より大きいので、第２パルス幅が第１パルス幅以下である場合と比較して、より長い期間にゲート電圧の変化速度が第２速度となる。よって、短絡の検知に応じて半導体素子３をターンオフする場合に、サージ電圧がピークとなる期間に確実にゲート電圧の変化速度を第２速度に低下させることができる。
また、第２パルス幅は半導体素子３のターンオフが開始してから完了するまでの時間幅より大きいので、短絡が検知される場合のターンオフによるサージ電圧をより確実に低減することができる。
また、判定回路５２によって半導体素子３のターンオフ期間中にパラメータが第１条件を満たしたか否かを判定し、判定結果に応じて第１タイミング信号が発生するので、ターンオフが開始してからパラメータが第１条件を満たすまでの既定の時間に達したことに応じて第１タイミング信号が発生する場合と異なり、パラメータが第１条件を確実に満たしたことに応じて第１タイミング信号を発生させることができる。従って、半導体素子３のターンオフによるサージ電圧がピークとなる期間に確実にゲート電圧の変化速度を低下させてサージ電圧を低減することができる。
また、判定回路５２で用いられる第１基準電圧および第２基準電圧は０Ｖであるので、ターンオフ期間でのゲート電圧の変化速度の切替タイミング、および、短絡の発生を確実に検知することができる。
また、第２基準電圧は正側電源線１０１および負側電源線１０２の間の電圧未満であるため、半導体素子３がオンの場合に対向アーム側の半導体素子２にかかる電圧が第２基準電圧以下であることは、半導体素子２がオフ状態でないことを意味する。従って、短絡を確実に検知することができる。
また、パラメータが第１条件を満たしたかを判定する回路と、パラメータが第２条件を満たしたかを判定する回路とが同一の判定回路５２であるため、単一の判定回路５２によってターンオフ期間でのゲート電圧の変化速度の切替タイミングと、短絡の発生とを検知することができる。
［３．動作波形］
図３は、スイッチ装置１の動作波形を示す。なお、図中の横軸は時間を示し、縦軸は駆動装置５に対する入力信号、スイッチング対象の半導体素子３のゲートソース間電圧Ｖｇｓ（３）、ゲート電流Ｉｇ（３）、ドレインソース間電圧Ｖｄｓ（３）、ドレイン電流Ｉｄ（３）、短絡監視回路５４０からの監視信号、タイミング発生回路５４からのタイミング信号、対向アーム側の半導体素子２のドレインソース間電圧Ｖｄｓ（２）、および、ドレイン電流Ｉｄ（２）（還流ダイオードに流れる電流）などを示す。また、図中の「Ｅｄ」は正側電源線１０１および負側電源線１０２の間の直流電圧を示す。
まず、時点ｔ１１において駆動装置５に対し、半導体素子３をオン状態とする入力信号（オン指令信号）が入力されると、短絡監視回路５４０による短絡監視のマスク期間が開始する。また、ゲート駆動回路５５からターンオン信号が出力され、半導体素子３のゲートに対して正のゲート電流Ｉｇ（３）が流され始める。また、半導体素子３のゲートソース間電圧Ｖｇｓ（３）が増加し始める。
続いて、時点ｔ１３において半導体素子３のゲートソース間電圧Ｖｇｓ（３）が閾値Ｖｔｈを超えると、半導体素子３のドレインソース間電圧Ｖｄｓ（３）が低下し始め、ドレイン電流Ｉｄ（３）が増加し始める。また、対向アーム側の半導体素子２の還流ダイオードに流れる電流Ｉｄ（２）（ＦＷＤ）が低下し始める。続いて、時点ｔ１５でドレインソース間電圧Ｖｄｓ（２）が０Ｖから増加し始める。
時点ｔ１７でマスク期間が終了すると、短絡監視回路５４０による短絡の監視期間が開始し、オン指令信号の経ち下がりタイミングである時点ｔ３１まで継続する。本動作例では、対向アーム側の半導体素子２のドレインソース電圧Ｖｄｓ（２）が０Ｖ以下になっておらず、監視期間内にパラメータが第２条件を満たしていないため、短絡の発生は検知されない。
続いて、時点ｔ３１において駆動装置５に対し、半導体素子３をオフ状態とする入力信号（オフ指令信号）が入力されると、ゲート駆動回路５５からターンオフ信号が出力され、半導体素子３に対し負のゲート電流Ｉｇ（３）が流され始める。これにより、半導体素子３にゲート電荷の逆バイアス方向への注入が開始される。そして、時点ｔ３１〜ｔ３２の期間で半導体素子３のゲート入力容量Ｃｇｓ（３）が逆バイアス方向に充電され、ゲートソース電圧Ｖｇｓ（３）が減少する。
続いて、時点ｔ３２においてゲートソース電圧Ｖｇｓ（３）がミラー電圧まで減少すると、ゲート電荷の大部分が帰還容量（ゲートドレイン容量）Ｃｇｄ（３）の充電に用いられ、ゲートソース電圧Ｖｇｓ（３）の変化がフラットとなり（いわゆるミラー期間）、半導体素子３のドレインソース電圧Ｖｄｓ（３）が増加する。
それに伴い、対向アーム側の半導体素子２ではドレインソース間電圧Ｖｄｓ（２）が低下し、寄生容量Ｃｄｓ（２）から放電電流が流れるため、半導体素子３のドレイン電流Ｉｄ（３）が減少し、その電流変化量に応じた電圧ＶＬが、負側電源線１０２の配線インダクタンス１０２１に印加される。
続いて、時点ｔ３３において対向アーム側の半導体素子２のドレインソース間電圧Ｖｄｓ（２）がゼロになると（図中下側の破線枠を参照）、第１タイミング信号発生回路５４１から第１パルス幅の第１タイミング信号が発生する。これに応じて、駆動条件変更回路５６は、第１タイミング信号を受け取ってから第１タイミング信号が発生している間に、ターンオフ信号を補正して半導体素子３のゲート電圧の変化速度を下げる（図中上側の破線枠を参照）。例えば、ゲート電流Ｉｇ（３）は、よりゼロに近い負の一定値に制御される。なお、本実施形態では一例として第１タイミング信号が発生している期間は時点ｔ３３〜ｔ３５の期間であってよく、時点ｔ３５は、半導体素子３のターンオフが終了する後述の時点ｔ３７よりも前であってよい。
ここで、時点ｔ３３においては、対向アーム側の半導体素子２ではドレインソース電圧Ｖｄｓ（２）はゼロになっており、スイッチング対象の半導体素子２ではミラー期間が終了している。そのため、半導体素子３ではゲートソース電圧Ｖｇｓ（３）が再び減少し始めると共に、ドレイン電流Ｉｄ（３）が急激に減少して時点ｔ３７でゼロになる。
対向アーム側の半導体素子２でドレインソース間電圧Ｖｄｓ（２）がゼロになると、負荷電流ILが半導体素子２の寄生ダイオードに転流し、同時に、スイッチング対象の半導体素子３ではミラー期間が終了して、ドレイン電流Ｉｄ（３）が急激に減少する。これにより、負側電源線１０２の配線インダクタンス１０２１に印加される電圧ＶＬが瞬間的に増加して、半導体素子３のドレインソース間電圧Ｖｄｓ（３）はピーク電圧Ｖｐまで増加する。なお、本動作例では時点ｔ３３〜ｔ３５の期間でゲート電圧の変化速度を下げる分、ピーク電圧Ｖｐは低くなる。その後、ドレインソース間電圧Ｖｄｓ（３）は時点ｔ３７において直流電圧Ｅｄとなる。
そして、時点ｔ３７以降の期間において半導体素子３のゲート入力容量Ｃｇｓ（３）への充電が終了してターンオフが完了する。
図４は、スイッチ装置１の他の動作波形を示す。なお、本動作例では対向アーム側の半導体素子２が故障によりオン状態となっている。
まず、時点ｔ１１〜ｔ１３の期間では、図３と同様の動作波形が得られるように動作が行われる。本動作例では、対向アーム側の半導体素子２が故障によりオン状態となっているため、時点ｔ１５でドレインソース間電圧Ｖｄｓ（２）が増加を開始せずに０Ｖに維持される。
次に、時点ｔ１７でマスク期間が終了すると、短絡監視回路５４０による短絡の監視期間が開始し、オン指令信号の経ち下がりタイミングである時点ｔ３１まで継続する。本動作例では、対向アーム側の半導体素子２のドレインソース電圧Ｖｄｓ（２）が０Ｖ以下になっており、監視期間内にパラメータが第２条件を満たしている。
そのため、時点ｔ１９で短絡の発生が検知されて監視信号がハイとなり、時点ｔ２３でゲート駆動回路５５からターンオフ信号が出力されて、半導体素子３に対し負のゲート電流Ｉｇ（３）が流され始め、半導体素子３のターンオフが時点ｔ２７で終了する。これにより短絡状態が解消する。
また、時点ｔ２１で第２タイミング信号発生回路５４２から第２パルス幅の第２タイミング信号が発生する。これに応じて、駆動条件変更回路５６は、第２タイミング信号を受け取ってから第２タイミング信号が発生している間に、ゲート駆動回路５５から出力されるターンオフ信号を補正して半導体素子３のゲート電圧の変化速度を下げる。なお、本動作例では時点ｔ２１以降の期間でゲート電圧の変化速度を下げる分、ピーク電圧Ｖｐは低くなる。本実施形態では一例として第２タイミング信号が発生している期間は時点ｔ２１〜ｔ２９の期間であってよく、時点ｔ２９は、半導体素子３のターンオフが終了する時点ｔ２７よりも後であってよい。第２タイミング信号は、時点ｔ２１で立ち上がった以降、立ち下がらなくてもよい。
なお、時点ｔ１９，ｔ２１，ｔ２３は時点ｔ１７と同時であってもよい。また、時点ｔ２３は、時点ｔ２１より前であってもよい。
［４．変形例］
なお、上記の実施形態においては、第１タイミング信号を発生するのに用いられる第１基準電圧を、半導体素子３のドレインソース電圧Ｖｄｓ（３）が直流電圧Ｅｄ以上に達したときの対向アーム側の半導体素子２のドレインソース電圧Ｖｄｓ（２）として説明したが、他の電圧としてもよい。例えば、第１基準電圧は、対向アーム側の半導体素子２においてドレイン電流Ｉｄ（２）が寄生ダイオードに転流し始めるときのドレインソース電圧Ｖｄｓ（２）であってもよい。
また、対向アーム側の半導体素子２にかかる電圧に応じたパラメータを、半導体素子２のドレインソース電圧Ｖｄｓ（２）として説明したが、スイッチング対象の半導体素子３にかかる電圧（一例としてドレインソース電圧Ｖｄｓ（３）としてもよい。この場合には判定回路５２で用いられる第２条件はドレインソース電圧Ｖｄｓ（３）が第４基準電圧以上であることであってよく、第４基準電圧は０Ｖより大きくてよい。これにより、半導体素子３がオンの場合にパラメータが第２条件を満たすことは対向アーム側の半導体素子２がオフ状態でないことを意味するため、短絡を確実に検知することができる。また、第１条件はドレインソース電圧Ｖｄｓ（３）が第３基準電圧以上であることであってよく、第２条件はドレインソース電圧Ｖｄｓ（３）が第４基準電圧以上であることであってよく、第３基準電圧および第４基準電圧は直流電圧Ｅｄ以上であってよい。これにより、ターンオフ期間でのゲート電圧の変化速度の切替タイミング、および、短絡の発生を確実に検知することができる。
また、第１条件および第２条件を同一条件として説明したが、別々の条件としてもよい。一例として、第１基準電圧と第２基準電圧は一方が０Ｖであり、他方が０Ｖでなくてよい。第１条件と第２条件とが異なる場合には、駆動装置５は、パラメータが第１条件を満たしたか否かの判定と、パラメータが第２条件を満たしたか否かの判定とを別々の判定回路で行ってもよい。パラメータが第１条件を満たしたか否かの判定を行う判定回路は、判定結果を第１タイミング信号発生回路５４１に供給してよく、当該判定回路と第１タイミング信号発生回路５４１との間には絶縁信号伝送器５３が設けられてよい。パラメータが第２条件を満たしたか否かの判定を行う判定回路は、判定結果を短絡監視回路５４０に供給してよく、当該判定回路と短絡監視回路との間には絶縁信号伝送器５３が設けられてよい。
また、スイッチ装置１は半導体素子２を駆動する駆動装置４と、半導体素子３を駆動する駆動装置５とをそれぞれ備えることとして説明したが、両者を一体化して半導体素子２，３をそれぞれ駆動する単一の駆動装置を備えてもよい。この場合、当該単一の駆動装置は半導体素子２のドレインソース電圧Ｖｄｓ（２）および半導体素子３のドレインソース電圧Ｖｄｓ（３）の何れか一方をパラメータとしてよい。これにより、電圧Ｖｄｓ（２）を測定するための測定回路と、電圧Ｖｄｓ（３）を測定するための測定回路との一方を省略することができる。
また、駆動条件変更回路５６はゲート抵抗５６２の抵抗値を変更することでゲート電圧の変化速度を変更することとして説明したが、他の手法により変化速度を変更してもよい。例えば、駆動条件変更回路５６は、ターンオフ信号の電流を小さくしてもよいし、ターンオフ信号を停止してもよい。ターンオフ信号の電流を小さくするには、例えば、ゲートに向かうターンオフ信号の内部経路を分岐させて分流すればよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１ スイッチ装置、２ 半導体素子、３ 半導体素子、４ 駆動装置、５ 駆動装置、５１ 測定回路、５２ 判定回路、５３ 絶縁信号伝送器、５４ タイミング発生回路、５５ ゲート駆動回路、５６ 駆動条件変更回路、１０１ 正側電源線、１０２ 負側電源線、１０５ 電源出力端子、５１１ 抵抗、５４０ 短絡監視回路、５４１ 第１タイミング信号発生回路、５４２ 第２タイミング信号発生回路、５５１ ＩＦ回路、５５２ オアゲート、５６１ オアゲート、５６２ ゲート抵抗、５６３ スイッチ、１０１１ 配線インダクタンス、１０２１ 配線インダクタンス、５６２１ 抵抗、５６２２ 抵抗

Claims (16)

  1. 正側電源線および負側電源線の間に直列に接続された第１半導体素子および第２半導体素子のうち、前記第１半導体素子をターンオフする信号を入力したことに応じて当該第１半導体素子をターンオフさせるゲート駆動回路と、
    前記第２半導体素子にかかる電圧に応じたパラメータを測定する測定回路と、
    前記第１半導体素子のターンオフ期間中に前記パラメータが第１条件を満たしたときに第１タイミング信号を発生するタイミング発生回路と、
    前記第１タイミング信号に応じて、前記第１半導体素子のターンオフ期間中に前記第１半導体素子のゲート電圧の変化速度を基準速度よりも低速にする駆動条件変更回路と、
    を備え、
    前記ゲート駆動回路は、前記第１半導体素子がオンの間に前記パラメータが第２条件を満たしたことにも応じて、前記第１半導体素子をターンオフさせる駆動装置。
  2. 前記ゲート駆動回路は、前記第１半導体素子のターンオンが開始してから基準時間の経過以降に、前記パラメータが前記第２条件を満たしたことに応じて前記第１半導体素子をターンオフさせる、請求項１に記載の駆動装置。
  3. 前記タイミング発生回路は、前記第１半導体素子がオンの間に前記パラメータが第２条件を満たしたときに第２タイミング信号を発生し、
    前記駆動条件変更回路は、前記第２タイミング信号に応じて、前記第１半導体素子のターンオフ期間中に前記ゲート電圧の変化速度を前記基準速度よりも低速にする、請求項１または２に記載の駆動装置。
  4. 前記タイミング発生回路は、予め定められた第１パルス幅の前記第１タイミング信号を発生し、
    前記駆動条件変更回路は、前記第１タイミング信号を受け取ってから前記第１タイミング信号が発生している間に、前記ゲート電圧の変化速度を低下させる請求項３に記載の駆動装置。
  5. 前記タイミング発生回路は、予め定められた、前記第１パルス幅より大きい第２パルス幅の前記第２タイミング信号を発生し、
    前記駆動条件変更回路は、前記第２タイミング信号を受け取ってから前記第２タイミング信号が発生している間に、前記ゲート電圧の変化速度を低下させる請求項４に記載の駆動装置。
  6. 前記第２パルス幅は、前記第１半導体素子のターンオフが開始してから完了するまでの時間幅より大きい、請求項５に記載の駆動装置。
  7. 前記パラメータが前記第１条件を満たしたか否かを判定する第１判定回路と、
    前記パラメータが前記第２条件を満たしたか否かを判定する第２判定回路と、
    を更に備える請求項１から６のいずれか一項に記載の駆動装置。
  8. 前記第１条件および前記第２条件は同一の条件であり、
    前記第１判定回路および前記第２判定回路は、同一の回路である、請求項７に記載の駆動装置。
  9. 前記パラメータは、前記第２半導体素子にかかる電圧を示す、請求項１から８のいずれか一項に記載の駆動装置。
  10. 前記第２条件は、前記第２半導体素子にかかる電圧が第２基準電圧以下であることであり、
    前記第２基準電圧は、前記正側電源線および前記負側電源線の間の電圧未満である、請求項９に記載の駆動装置。
  11. 前記第１条件は、前記第２半導体素子にかかる電圧が第１基準電圧以下であることであり、
    前記第２条件は、前記第２半導体素子にかかる電圧が第２基準電圧以下であることであり、
    前記第１基準電圧および前記第２基準電圧の少なくとも一方は０Ｖである、請求項９または１０に記載の駆動装置。
  12. 前記パラメータは、前記第１半導体素子にかかる電圧を示す、請求項１から８のいずれか一項に記載の駆動装置。
  13. 前記第２条件は、前記第１半導体素子にかかる電圧が第４基準電圧以上であることであり、
    前記第４基準電圧は０Ｖより大きい、請求項１２に記載の駆動装置。
  14. 前記第１条件は、前記第１半導体素子にかかる電圧が第３基準電圧以上であることであり、
    前記第２条件は、前記第１半導体素子にかかる電圧が第４基準電圧以上であることであり、
    前記第３基準電圧および前記第４基準電圧の少なくとも一方は前記正側電源線および前記負側電源線の間の電圧以上である、請求項１２または１３に記載の駆動装置。
  15. 正側電源線および負側電源線の間に直列に接続された２つの半導体素子と、
    前記２つの半導体素子のうち、一方の半導体素子のゲートを駆動する、請求項１から１４のいずれか一項に記載の駆動装置と、
    前記２つの半導体素子のうち、他方の半導体素子のゲートを駆動する、請求項１から１４のいずれか一項に記載の駆動装置と、
    を備えるスイッチ装置。
  16. 前記２つの半導体素子は、ワイドバンドギャップ半導体素子である請求項１５に記載のスイッチ装置。
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