JP6340841B2 - 絶縁ゲート型デバイスの駆動回路 - Google Patents
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Description
この特許文献1に記載された従来例の問題を解決するために、本出願人は、特許文献2に示す構成を提案している。
半導体集積回路装置1の外部との入出力端子は、ドレイン端子4、ゲート端子5、ソース端子6の3端子である。ドレイン端子4は負荷3の他端に接続し、ソース端子6はグランドに接続する。また、ゲート端子5には、外部からゲート信号が入力される。半導体集積回路装置1は、駆動回路部17とパワー部18とで構成されている。パワー部18は、駆動回路部17によってオンオフ制御されるパワーMOSFET(絶縁ゲート半導体素子)8からなる。
また、ドレイン電位22とグランド電位24との間には、電流検出センサ10を接続する。さらに、ゲート端子5とグランド電位24との間には、論理回路(閾値制御回路)12を接続する。この論理回路12とグランド電位24との間には、温度検出センサ11を接続する。
さらに、パワーMOSFET(絶縁ゲート半導体素子)8のゲート電位23とグランド電位24との間には、ゲート電圧制御用NMOSFET(ゲート電圧制御用半導体素子)14が接続されており、このゲート電圧制御用NMOSFET14のドレイン・ゲート間には、プルアップ素子としてN型デプレッションMOSFET25が接続されている。
さらに、ゲート電位23とグランド電位24との間には、定電流源16が接続されている。この定電流源16は、ゲート端子5にノイズが来てもパワーMOSFET8がオンしないようにゲート電位23をプルダウンするためのものである。
しかしながら、特許文献2に記載された従来例にあっては、プルアップ素子としてデプレッション型MOSFETを使用しており、そのバックゲート端子がソース端子に接続されている。
本発明に係る絶縁ゲート型デバイスの駆動回路を適用した半導体集積回路装置1は、図1に示すように、一端を電源2に接続した抵抗負荷や誘導負荷等の負荷3の他端に接続されている。
半導体集積回路装置1は、ドレイン端子4、ゲート端子5、ソース端子6の3端子で構成する。ドレイン端子4は負荷3の他端に接続し、ソース端子6はグランドに接続されている。また、ゲート端子5には、外部からゲート信号が入力される。
また、パワーMOSFET8のドレイン電位22とグランド電位24との間には、パワーMOSFET8のドレイン電流を検出する電流検出センサ10が接続されている。この電流検出センサ10としては、例えば、図2(a)に示すように、抵抗10aおよび10bの抵抗分圧を用いたものや、図2(b),(c)に示すように、電流検出MOSFET10c,10dを用いたものを適用することができる。ここで、電流検出MOSFET10cおよび10dは、それらのバックゲートが直接グランド電位24に接続されている。
また、N型デプレッションMOSFET12dおよびN型エンハンスメントMOSFET12g間にダイオード12hが介挿されている。このダイオード12hは、アノードがN型デプレッションMOSFETのゲートおよびソースに接続され、カソードがN型エンハンスメントMOSFET12gのドレインに接続されている。そして、ダイオード12hおよびN型エンハンスメントMOSFET12gの接続点が制御端子t4に接続されている。
さらに、閾値制御回路12のセンサ端子t2には、温度検出センサ11が接続されている。この温度検出センサ11としては、例えば、図3に示すダイオード11aのVF特性の温度特性を利用したセンサを用いることができる。
さらに、ゲート電位23とグランド電位24との間には、定電流源16が接続されている。この定電流源16は、外部からゲート端子5にノイズが来てもパワーMOSFET8がオンしないようにゲート電位23をプルダウンするためのものである。
ドレイン端子4とグランド端子6との間に過電流が流れると、電流検出センサ10の出力、すなわちゲート電圧制御回路15の入力20の電圧は大きくなる。ゲート電圧制御回路15の入力20の電圧が所定電圧以上となると、図4に示すゲート電圧制御回路15のN型エンハンスメントMOSFET15aがオンする。これにより、ゲート電位23を小さくし、ドレイン端子4とグランド端子6との間に流れる電流を制限する。
温度上昇に伴い、温度検出センサ11の出力、すなわち閾値制御回路12の入力端子t1の入力電圧は小さくなる。閾値制御回路12の入力端子t1の電圧が所定電圧以下となると、閾値制御回路12からゲート電圧制御用NMOSFET14のゲートにゲート端子5の電圧Vinを印加する。これにより、ゲート電圧制御用NMOSFET14がオンし、ゲート電位23がパワーMOSFET8の閾値電圧より低くなる。このようにして半導体集積回路装置1をオフする。
そして、時刻t3で、ゲート端子5の電圧Vinが閾値制御回路12のN型エンハンスメントMOSFET12gの閾値電圧である半導体集積回路装置1の閾値VIN(th)に達すると、N型エンハンスメントMOSFET12gがオンする。このため、閾値制御回路12の制御端子t4がN型エンハンスメントMOSFET12gを介してグランド電位24に接続されて接地電圧(0[V])となる。したがって、ゲート電圧制御用NMOSFET14のゲート電圧Vaが接地電圧となり、ゲート電圧制御用NMOSFET14がオフする。これにより、パワーMOSFET8のゲートにゲート端子5の電圧Vinが印加される。このように、ゲート電圧制御用NMOSFET14は、ゲート端子5の電圧Vinが閾値VIN(th)を下回っているときだけオン状態に制御可能とする。
このように、Va(th)<Vg(th)とすることにより、パワーMOSFET8のゲート電位23を制御することができ、閾値制御回路12で、半導体集積回路装置1の入力電圧Vinに対する閾値VIN(th)を決定することが可能である。
次に、半導体集積回路装置1の素子構造について図6を伴って説明する。
この図6に示すように、パワーMOSFET8は、N型基板30を構成するn+基板31の上に形成されたn-エピタキシャル層32の表面側に2つの低濃度のp型領域(pウェル)33A,33Bとこれらp型領域(pウェル)33A,33B内にそれぞれ2つの高濃度のn型領域34A,34Bとを二重拡散で形成した縦型構造となっている。パワーMOSFET8のゲート・ドレイン間には、比較的大きな寄生容量Cgdが形成されている。なお、38は型基板30上に形成された例えばBPSG(Boron Phosphor Sllicate Glass)で構成される絶縁膜である。
このように、本実施形態では、閾値制御回路12のN型デプレッションMOSFET12a〜12dおよびN型デプレッションMOSFET25のバックゲートをグランド電位24に接続するようにしたので、N型基板30に形成する各MOSFET12d、12g、14および25のそれぞれは、共通のp型領域(Pウェル)35内に、互いに並列に形成することができる。
今、半導体集積回路装置1をオン状態とするように、外部から半導体集積回路装置1のゲート端子5にゲート信号を入力したものとする。このとき、図5に示すように、ゲート信号として三角波を入力したものとすると、上述した閾値決定機能により、時刻t3でゲート端子5の電圧が半導体集積回路装置1の閾値VIN(th)に達するまで、ゲート電位23(Vg)はパワーMOSFET8の閾値電圧より低くなる。そのため、パワーMOSFET8は、時刻t3までオフ状態を維持する。
そして、時刻t5でゲート端子5の電圧Vinが閾値VIN(th)を下回ると、閾値制御回路12のN型エンハンスメントMOSFET12gがオフすることにより、ゲート電圧制御用NMOSFET14のゲートに、その時点でのゲート端子5の電圧VinがN型デプレッションMOSFET12dおよびダイオード12hを介して印加される。
その後、時刻t6でゲート端子5の電圧Vinがゲート電圧制御用NMOSFET14の閾値Va(th)を下回ると、ゲート電圧制御用NMOSFET14がオフし、パワーMOSFET8のゲートにゲート端子5の電圧Vinが印加される。このとき、パワーMOSFET8のゲート電圧VgはパワーMOSFET8の閾値Vg(th)を下回っていることから、パワーMOSFET8はオフ状態を維持する。そして、時刻t6以降は、ゲート端子5の電圧Vinの低下に伴って、パワーMOSFET8のゲート電圧Vgも低下していく。
パワーMOSFET8のゲート・ドレイン間には寄生容量Cgd、ドレイン・ソース間には寄生容量Cds、ゲート・ソース間には寄生容量Cgsが形成されている。
パワーMOSFET8に負荷3(インダクタL)を介して電源2から電源電圧VBを印加すると、容量Cdsを充電する電流Idsと、容量Cgdを充電する電流Igdとが流れる。電流Igdの一部は電流Igsとなって容量Cgsを充電し、残りの電流Irはゲート抵抗13(放電抵抗R)を介して放電される。このとき、パワーMOSFET8のゲート電圧Vgは、電流Igsによる容量Cgsの充電電圧に等しく、また放電抵抗Rによる電圧降下Ir・Rに等しい。
このとき、プルアップ素子を構成するNデプレッション型MOSFET25を備えていない図8に示す一般的な半導体集積回路装置のように、ゲート電圧制御用NMOSFET14がゲート端子5の電圧のみに基づき駆動される、すなわちゲート電圧制御用NMOSFET14のゲート電圧がゲート端子5の電圧のみに基づき決定されるものであるとすると、ゲート端子5の電圧がゲート電圧制御用NMOSFET14の閾値Va(th)を下回っている状態であるときに電源電圧VBが急激に上昇し、パワーMOSFET8のゲート電圧VgがパワーMOSFET8の閾値Vg(th)以上に持ち上げられると、ゲート電圧制御用NMOSFET14によるパワーMOSFET8のゲート電圧Vgの制御が行われないことから、パワーMOSFET8が一時的にオフ状態からオン状態に切り替わってしまう。
電源電圧VBが急激に上昇し、時刻t11でパワーMOSFET8のゲート電圧VgがパワーMOSFET8の閾値Vg(th)以上に持ち上げられたものとする。すると、この時刻t11で、パワーMOSFET8がオフ状態からオン状態へ切り替わる。
このとき、容量Cgdには一定電流が流れるため、容量Cgdの両端電圧は直線的に上昇する。また、ゲート電圧VgはパワーMOSFET8の閾値電圧Vg(th)でほぼ一定となるため、容量Cgdの両端電圧の上昇に伴い、パワーMOSFET8のドレイン電圧Vdも直線的に上昇する(ドレイン電圧Vd=ゲート電圧Vg+容量Cgdの両端電圧)。
なお、ここでは、ゲート端子5の電圧がゲート電圧制御用NMOSFET14の閾値より低い状態である場合について説明したが、ゲート端子5がハイインピーダンス素子にてグランド7に接続された状態や、ゲート端子5が図10に示すような入力回路に接続された状態でも同様の現象が生じる。
また、ターンオフ動作においても、ターンオフ時の寄生容量Cgdによる電流Irを上記同様素早く引き抜くことができる。そのため、高速にターンオフ動作を行うことができる。
したがって、ゲート電圧制御用NMOSFETのゲート端子の電圧がゲート電圧制御用NMOSFETの閾値電圧を下回っているとき、すなわちゲート電圧制御用NMOSFETがオフ状態であるときに、電源電圧が急激に上昇しパワーMOSFETのゲート電圧が持ち上げられた場合であっても、パワーMOSFETのゲート電圧によりゲート電圧制御用MOSFETをオン状態へ切り替えることができる。その結果、パワーMOSFETのゲート電圧を低下させてパワーMOSFETをオフ状態に維持することができる。このように、パワーMOSFETの誤オンを防止することができる。
このように、ゲート端子5に印加されるゲート信号の電圧レベルや、ゲート端子5に電圧を印加する外部入力回路の出力インピーダンス等に依存せず、電源電圧が急激に上昇した際のパワーMOSFETの誤オンを防止することができるとともに、高速でパワーMOSFETをターンオフさせることができる。
しかも、プルアップ素子を構成するNデプレッション型MOSFET25のバックゲートおよび閾値制御回路12のN型デプレッションMOSFET12a〜12dのバックゲートを接地することにより、図6に示すように、1つのN型基板30に、パワーMOSFET8、ゲート電圧制御用NMOSFET14、Nデプレッション型MOSFET25、および閾値制御回路12のハイサイド側のNデプレッション型MOSFETとローサイド側のN型エンハンスメントMOSFETを形成する1チップ化を図ったときに、ゲート電圧制御用NMOSFETE14、Nデプレッション型MOSFET25、および閾値制御回路12のNデプレッション型MOSFETとN型エンハンスメントMOSFETをN型基板30に形成した共通のp型領域(pウェル)35内に並列に形成することが可能となる。
なお、上記実施形態においては、絶縁ゲート半導体素子としてパワーMOSFET8を用いる場合について説明したが、IGBT(絶縁ゲート型バイポーラトランジスタ)を用いることもできる。
Claims (3)
- 外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、
前記絶縁ゲート半導体素子のゲート・ソース間に接続されたゲート電圧制御用半導体素子と、
前記ゲート電圧制御用半導体素子のゲート・ドレイン間に接続されたデプレッション型MOSFETで構成されるプルアップ素子と、
前記ゲート信号に基づいて前記ゲート電圧制御用半導体素子を駆動制御する閾値制御回路を備え、
前記ゲート電圧制御用半導体素子は、前記絶縁ゲート半導体素子のゲートに印加される電圧によって駆動され、
前記閾値制御回路は、前記絶縁ゲート半導体素子のゲートおよびソース間に接続されたN型デプレッションMOSFETと、ダイオードと、N型エンハンスメントMOSFETとの直列回路を有し、前記ダイオードおよびN型エンハンスメントMOSFETの接続点がプルアップ素子とゲート電圧制御用半導体素子との接続点に接続され、
N型基板に、前記絶縁ゲート半導体素子を縦型に形成するとともに、p型領域を形成し、該p型領域に前記ゲート電圧制御用半導体素子、前記プルアップ素子を構成するデプレッション型MOSFET、前記閾値制御回路を構成する前記N型デプレッションMOSFET、前記ダイオード及び前記N型エンハンスメントMOSFETを形成し、
前記p型領域を接地したことを特徴とする絶縁ゲート型デバイスの駆動回路。 - 前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記ゲート電圧制御用半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態となり、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能であることを特徴とする請求項1に記載の絶縁ゲート型デバイスの駆動回路。
- 前記絶縁ゲート半導体素子を流れる電流を検出する少なくともMOSFETを有する電流検出部を有し、前記MOSFETのバックゲートを接地したことを特徴とする請求項1又は2に記載の絶縁ゲート型デバイスの駆動回路。
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