JPS59205751A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59205751A JPS59205751A JP58081920A JP8192083A JPS59205751A JP S59205751 A JPS59205751 A JP S59205751A JP 58081920 A JP58081920 A JP 58081920A JP 8192083 A JP8192083 A JP 8192083A JP S59205751 A JPS59205751 A JP S59205751A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置、特に相補形ＭＯ８集積
回路装置（以下ＣＭＯ８ＩＣと称す）の改良に関するも
のである。
回路装置（以下ＣＭＯ８ＩＣと称す）の改良に関するも
のである。
０ＭＯ８ＩＣは消費電力が少なく、また動作電源電圧範
囲が広いなどの利点を有していることから、近年急激に
広く利用されるようになっている。しかし一方、この０
ＭＯ８ＩＣは同一基板にＰチャネルＭＯ８）ランジスタ
（以下ｐ−ＭＯ８Ｔと称す）とｎチャネルＭＯ８）ラン
ジスタ（以下ｎ−ＭＯ８Ｔと称す）とが形成されるため
に、これらを構成するｐ膨拡散層とｎ形波散層との間で
寄生バイポーラトランジスタが形成され、こ＼にいわゆ
るラッチアップと呼ばれる０ＭＯ８ＩＣ独特の現象を生
じ、この現象によシ素子の破壊が発生して、これが０Ｍ
Ｏ８ＩＣの最大の欠点とされている。
囲が広いなどの利点を有していることから、近年急激に
広く利用されるようになっている。しかし一方、この０
ＭＯ８ＩＣは同一基板にＰチャネルＭＯ８）ランジスタ
（以下ｐ−ＭＯ８Ｔと称す）とｎチャネルＭＯ８）ラン
ジスタ（以下ｎ−ＭＯ８Ｔと称す）とが形成されるため
に、これらを構成するｐ膨拡散層とｎ形波散層との間で
寄生バイポーラトランジスタが形成され、こ＼にいわゆ
るラッチアップと呼ばれる０ＭＯ８ＩＣ独特の現象を生
じ、この現象によシ素子の破壊が発生して、これが０Ｍ
Ｏ８ＩＣの最大の欠点とされている。
第１図は０Ｍ０８回路の最小単位を示す回路図である。
（Ａ）はｐ−ＭＯ８Ｔで、（１０１）はそのソース、（
１０２）はそのドレイン、また（Ｂ）はｎ−ＭＯ８Ｔで
、（１０３）はそのソース、（１０４）はそのドレイン
であ’） 、ｐ −ＭＯＳ Ｔ （Ａ） Ｏ／−ス（１
０１）は電源端子ＶＤＤに、ｎ−ＭＯ８Ｔ（Ｂ）のソー
ス（１０３）は電源端子ＶＳＳにそれぞれ接続され、両
ＭＯ８Ｔ（４）、俤）のゲートは共通に入力端子ＩＮに
接続され、ｐ−ＭＯ８Ｔ（４）のドレイン（１０２）と
ｎ−ＭＯＳ坤）のドレイン（１０４）とは共通に出力端
子ＯＵＴに接続されている。
１０２）はそのドレイン、また（Ｂ）はｎ−ＭＯ８Ｔで
、（１０３）はそのソース、（１０４）はそのドレイン
であ’） 、ｐ −ＭＯＳ Ｔ （Ａ） Ｏ／−ス（１
０１）は電源端子ＶＤＤに、ｎ−ＭＯ８Ｔ（Ｂ）のソー
ス（１０３）は電源端子ＶＳＳにそれぞれ接続され、両
ＭＯ８Ｔ（４）、俤）のゲートは共通に入力端子ＩＮに
接続され、ｐ−ＭＯ８Ｔ（４）のドレイン（１０２）と
ｎ−ＭＯＳ坤）のドレイン（１０４）とは共通に出力端
子ＯＵＴに接続されている。
また第２図は前記第１図回路を実際に構成した従来のＣ
ＭＯ８ＩＣの構造を示す断面図である。この第２図にお
いて、（１０５）はｎ形半導体基板、（１０６）はｎ−
ＭＯ８Ｔ（Ｂ）を形成するｐ−形アイランド、（１０７
）は絶縁層、（１０８）は金属電極、（１０９）は電源
端子ＶＣＣのだめのｐ 形コンタクト層、（１１０）は
電源端子■ＤＤのだめのｎ 形コンタクト層を示し、ま
たｐ−ＭＯ８Ｔ（Ａ）はｎ−形半導体基板（１０５）の
主面上に形成されたソース（１０１）となるｐ 拡散層
と、ドレイン（１０２）となるｐ 拡散層と、 ソース
（１０１） 、 ドレイン（１０２）間に絶縁層（１
０７）を介して形成された金属電極（ｉｏｓ）によるゲ
ート電極とによシ構成され、ｎ−ＭＯ８Ｔの）はｐ−形
アイランド（１０６）上に形成されたソース（１０３）
となるｎ＋拡散層と、ドレイン（１０４）となるｎ＋拡
散層と、ソース（１０３） 、 ドレイン（１０４）
間に絶縁層（１０７）を介して形成された金属電極Ｑｏ
ｓ）によるゲート電極とによシ構成されている。
ＭＯ８ＩＣの構造を示す断面図である。この第２図にお
いて、（１０５）はｎ形半導体基板、（１０６）はｎ−
ＭＯ８Ｔ（Ｂ）を形成するｐ−形アイランド、（１０７
）は絶縁層、（１０８）は金属電極、（１０９）は電源
端子ＶＣＣのだめのｐ 形コンタクト層、（１１０）は
電源端子■ＤＤのだめのｎ 形コンタクト層を示し、ま
たｐ−ＭＯ８Ｔ（Ａ）はｎ−形半導体基板（１０５）の
主面上に形成されたソース（１０１）となるｐ 拡散層
と、ドレイン（１０２）となるｐ 拡散層と、 ソース
（１０１） 、 ドレイン（１０２）間に絶縁層（１
０７）を介して形成された金属電極（ｉｏｓ）によるゲ
ート電極とによシ構成され、ｎ−ＭＯ８Ｔの）はｐ−形
アイランド（１０６）上に形成されたソース（１０３）
となるｎ＋拡散層と、ドレイン（１０４）となるｎ＋拡
散層と、ソース（１０３） 、 ドレイン（１０４）
間に絶縁層（１０７）を介して形成された金属電極Ｑｏ
ｓ）によるゲート電極とによシ構成されている。
こ＼でこの第２図構成のＣＭＯ８ＩＣにあっては、さき
にも述べたようにラッチアップに関係するバイポーラト
ランジスタ、および抵抗が、同図に破線で示したように
寄生する。すなわち、（１）はｐ・ＭＯ８Ｔ （Ａ）の
ｐ形ソース領域（１０１）と、ｎ−形半導体基板（１０
５）と、ｐ″″形アイランド（１０６）との間に形成さ
れるＰＮＰトランジスタ、（２）はｐ−ＭＯ８Ｔ（４）
のｐ＋形ドレイン領域（１０２）と、ｎ−形半導体基板
（１０５）と、ｐ−形アイランド（１０６）との間に形
成されるＰＮＰ ）ランリスク、（３）はｎ −ＭＯ８
Ｔ（Ｂ）のｎ＋形ノース領域（１０３）と、ｐ″″形ア
イランド（１０６）とｎ−形半導体基板（１０５）との
間に形成されるＮＰＮ）ランリスク、（４）はｎ−ＭＯ
８Ｔ（Ｂ）のｎ＋形ドレイン領域（１０４）と、ｐ″″
形アイランド（１０６）と、ｎ−形半導体基板（１０５
）との間に形成されるＮＰＮ ）ランリスクであシ、ま
た（５）はｎ−形半導体基板（１０５）内の電源端子Ｖ
ＤＤに至るまでの抵抗、（６）はｐ−ＭＯ８Ｔ（Ａ）の
ｐ＋形ンソー領域（１０１）内の抵抗、（７）はｐ−形
アイランド（１０６）内の電源端子Ｖ８Ｂに至るまでの
抵抗、（８）はｎ−ＭＯ８Ｔ（Ｂ）のｎ＋形ソース領域
（１０３）内の抵抗である。そして第３図には第２図に
破線で示した寄生素子による寄生回路の回路図を示しで
ある。
にも述べたようにラッチアップに関係するバイポーラト
ランジスタ、および抵抗が、同図に破線で示したように
寄生する。すなわち、（１）はｐ・ＭＯ８Ｔ （Ａ）の
ｐ形ソース領域（１０１）と、ｎ−形半導体基板（１０
５）と、ｐ″″形アイランド（１０６）との間に形成さ
れるＰＮＰトランジスタ、（２）はｐ−ＭＯ８Ｔ（４）
のｐ＋形ドレイン領域（１０２）と、ｎ−形半導体基板
（１０５）と、ｐ−形アイランド（１０６）との間に形
成されるＰＮＰ ）ランリスク、（３）はｎ −ＭＯ８
Ｔ（Ｂ）のｎ＋形ノース領域（１０３）と、ｐ″″形ア
イランド（１０６）とｎ−形半導体基板（１０５）との
間に形成されるＮＰＮ）ランリスク、（４）はｎ−ＭＯ
８Ｔ（Ｂ）のｎ＋形ドレイン領域（１０４）と、ｐ″″
形アイランド（１０６）と、ｎ−形半導体基板（１０５
）との間に形成されるＮＰＮ ）ランリスクであシ、ま
た（５）はｎ−形半導体基板（１０５）内の電源端子Ｖ
ＤＤに至るまでの抵抗、（６）はｐ−ＭＯ８Ｔ（Ａ）の
ｐ＋形ンソー領域（１０１）内の抵抗、（７）はｐ−形
アイランド（１０６）内の電源端子Ｖ８Ｂに至るまでの
抵抗、（８）はｎ−ＭＯ８Ｔ（Ｂ）のｎ＋形ソース領域
（１０３）内の抵抗である。そして第３図には第２図に
破線で示した寄生素子による寄生回路の回路図を示しで
ある。
次にこれらの第２図および第３図によシラクチアップ現
象時の動作について述べる。いま、出力端子ＯＵＴに負
のサージ電圧が印加されると、Ｐ−形アイランド（１０
６）とｎ−ＭＯＳ Ｔ （Ｂ）のｎ＋形ドレイン（１０
４）との間に順方向電流が流れ、これによってＮＰＮ
）ランリスク（４）が導通状態になシ、ｎ″″形半導体
基板（１０５）からｎ −ＭＯ８Ｔ （Ｂ）の−形ドレ
イン（１０４）に向けて、ＮＰＮ）ランリスク（４）の
増幅率ｈＦＥ４で増幅された電流が流れ、この電流は電
源端子ＶＤＤから抵抗（５）を介して供給される。そこ
でとの電流によ＃）ＰＮＰトランジスタ（１）のベース
・エミッタ間が順バイアスされて、ＰＮＰトランジスタ
（１）が導通し、電流は電源端子ＶＤＤから抵抗（６）
、 ＰＮＰトランジスタ（１）、および抵抗（７）を通
して電源端子Ｖｓｓへ流れる。そしてこれによシさらに
ＮＰＮトランジスタ（３）が順バイアスされて、ＰＮＰ
トランジスタ（１）のベース電流を引くので、さきの出
力端子ＯＵＴへのサージ入力がなくなっても、ＰＮＰト
ランジスタ（１）とＮＰＮ）ランリスク（３）とによる
サイリスク構成のために、電源端子ＶＤＤ−ＶＳＳ間に
大きな電流が流れ続け、結局、素子を破壊にいたらしめ
るのである。
象時の動作について述べる。いま、出力端子ＯＵＴに負
のサージ電圧が印加されると、Ｐ−形アイランド（１０
６）とｎ−ＭＯＳ Ｔ （Ｂ）のｎ＋形ドレイン（１０
４）との間に順方向電流が流れ、これによってＮＰＮ
）ランリスク（４）が導通状態になシ、ｎ″″形半導体
基板（１０５）からｎ −ＭＯ８Ｔ （Ｂ）の−形ドレ
イン（１０４）に向けて、ＮＰＮ）ランリスク（４）の
増幅率ｈＦＥ４で増幅された電流が流れ、この電流は電
源端子ＶＤＤから抵抗（５）を介して供給される。そこ
でとの電流によ＃）ＰＮＰトランジスタ（１）のベース
・エミッタ間が順バイアスされて、ＰＮＰトランジスタ
（１）が導通し、電流は電源端子ＶＤＤから抵抗（６）
、 ＰＮＰトランジスタ（１）、および抵抗（７）を通
して電源端子Ｖｓｓへ流れる。そしてこれによシさらに
ＮＰＮトランジスタ（３）が順バイアスされて、ＰＮＰ
トランジスタ（１）のベース電流を引くので、さきの出
力端子ＯＵＴへのサージ入力がなくなっても、ＰＮＰト
ランジスタ（１）とＮＰＮ）ランリスク（３）とによる
サイリスク構成のために、電源端子ＶＤＤ−ＶＳＳ間に
大きな電流が流れ続け、結局、素子を破壊にいたらしめ
るのである。
また同様にして、出力端子ＯＵＴに正のサージ電圧が印
加されると、ｐ−ＭＯ８Ｔ（４）のｐ＋形ドレイン（１
０２）とｎ””形半導体基板（１０５）との間に順方向
電流が流れ、これによってＰＮＰトランジスタ（２）が
導通状態になＪ、ｐ−形アイランド（１０６）からｐ・
ＭＯ８Ｔ囚のＰ＋形ドレイン（１０２）に向けて、ＰＮ
Ｐトランジスタ（２）の増幅率ｈＦＥ□で増幅された電
流が抵抗（７）を介して電源端子Ｖｓｓへ流れる。そこ
でこの電流によＪｐＮＰＮ）？ンジスタ（３）のベース
・エミッタ間が順バイアスされて、ＮＰＮ）ランリスク
（３）が導通し、電流は電源端子ＶＤＤから抵抗（５）
、 ＮＰＮトランジスタ（３）、および抵抗（８）を
通して電源端子Ｖｓｓへ流れる。そしてこれによシさら
にＰＮＰ ）ランリスタ（１）が順バイアスされて、Ｎ
ＰＮトランジスタ（３）のベース電流を供給するので、
さきの出力端子ＯＵＴへのサージ入力がなくなっても、
ＰＮＰトランジスタ（１）とＮＰＮ ）ランリスタ（３
）とＫよるサイリスタ構成のために、電源端子ＶＤＤ
−ｖｓ ｓ間に大きな電流が流れ続け、こ＼でも結局、
素子を破壊にいたらしめるのであシ、このように０ＭＯ
８ＩＣではその構造上、寄生バイポーラトランジスタを
避けることができず、ラッチアップ現象が大きな問題で
あった。
加されると、ｐ−ＭＯ８Ｔ（４）のｐ＋形ドレイン（１
０２）とｎ””形半導体基板（１０５）との間に順方向
電流が流れ、これによってＰＮＰトランジスタ（２）が
導通状態になＪ、ｐ−形アイランド（１０６）からｐ・
ＭＯ８Ｔ囚のＰ＋形ドレイン（１０２）に向けて、ＰＮ
Ｐトランジスタ（２）の増幅率ｈＦＥ□で増幅された電
流が抵抗（７）を介して電源端子Ｖｓｓへ流れる。そこ
でこの電流によＪｐＮＰＮ）？ンジスタ（３）のベース
・エミッタ間が順バイアスされて、ＮＰＮ）ランリスク
（３）が導通し、電流は電源端子ＶＤＤから抵抗（５）
、 ＮＰＮトランジスタ（３）、および抵抗（８）を
通して電源端子Ｖｓｓへ流れる。そしてこれによシさら
にＰＮＰ ）ランリスタ（１）が順バイアスされて、Ｎ
ＰＮトランジスタ（３）のベース電流を供給するので、
さきの出力端子ＯＵＴへのサージ入力がなくなっても、
ＰＮＰトランジスタ（１）とＮＰＮ ）ランリスタ（３
）とＫよるサイリスタ構成のために、電源端子ＶＤＤ
−ｖｓ ｓ間に大きな電流が流れ続け、こ＼でも結局、
素子を破壊にいたらしめるのであシ、このように０ＭＯ
８ＩＣではその構造上、寄生バイポーラトランジスタを
避けることができず、ラッチアップ現象が大きな問題で
あった。
また最近に至っては、第４図のように、高濃度ｎ＋形半
導体基板（１１１）上に、ｎ−形層（１０５）をエピタ
キシャル成長させ、このｎ″″形層（１０５）にＰ−形
アイランド（１ｏ６）を形成させる構造にすることで、
前記ラッチアップ現象を防止する手段が試みられている
。これは半導体基板の濃度を大きくすることによって、
寄生バイポーラのＰＮＰ ）ランジスＩ’ （１） 、
（２１のベース濃度を上げ、ベース中でキャリアをで
きるだけ多く再結合させることにょル、ＰＮＰトランジ
スタ（１１、（２）の増幅率ｈＦＥＺ ｈＦＥ□を低く
シ、ラッチアップ耐量が大きくなる効果をねらったもの
である。
導体基板（１１１）上に、ｎ−形層（１０５）をエピタ
キシャル成長させ、このｎ″″形層（１０５）にＰ−形
アイランド（１ｏ６）を形成させる構造にすることで、
前記ラッチアップ現象を防止する手段が試みられている
。これは半導体基板の濃度を大きくすることによって、
寄生バイポーラのＰＮＰ ）ランジスＩ’ （１） 、
（２１のベース濃度を上げ、ベース中でキャリアをで
きるだけ多く再結合させることにょル、ＰＮＰトランジ
スタ（１１、（２）の増幅率ｈＦＥＺ ｈＦＥ□を低く
シ、ラッチアップ耐量が大きくなる効果をねらったもの
である。
しかしこの第４図構成では、ＰＮＰトランジスタ（１）
、（２）の増幅率ｈＦＫ□ｈＦＫ２を低くして、ラッチ
アップ耐量を大きくすることはできるが、高濃度ｎ＋形
半導体基板（１１１）上に濃度の薄いｎ″′形拡散層（
１０５）を形成しているために、高濃度のｎ＋が浮き上
がってｐ−のアイランド（１０６）にぶつかシ、アイラ
ンドと高濃度ｎ＋形半導体基板間の耐圧が低下し、また
寄生ＰＮＰ ）ランリスタ（１１、（２）の増幅率ｈＦ
ｌｌ 、ｈＦｌ□は低下するもの＼、ＮＰＮ ）ランリ
スタ（３）、（４）は高濃度のｎ＋が浮き上がるために
ベース長が短かくなって、その増幅率ｈＦ１３ ｈＦＫ
４が逆に増加してしまうという問題を生ずる。
、（２）の増幅率ｈＦＫ□ｈＦＫ２を低くして、ラッチ
アップ耐量を大きくすることはできるが、高濃度ｎ＋形
半導体基板（１１１）上に濃度の薄いｎ″′形拡散層（
１０５）を形成しているために、高濃度のｎ＋が浮き上
がってｐ−のアイランド（１０６）にぶつかシ、アイラ
ンドと高濃度ｎ＋形半導体基板間の耐圧が低下し、また
寄生ＰＮＰ ）ランリスタ（１１、（２）の増幅率ｈＦ
ｌｌ 、ｈＦｌ□は低下するもの＼、ＮＰＮ ）ランリ
スタ（３）、（４）は高濃度のｎ＋が浮き上がるために
ベース長が短かくなって、その増幅率ｈＦ１３ ｈＦＫ
４が逆に増加してしまうという問題を生ずる。
さらに高濃度のｎ＋が浮き上がってもアイランド（１０
６）にぶつからない程度の厚さにｎ−形層（１０５）を
エピタキシャル成長させると、今度はＰＮＰ ）ランリ
スタ（１１、（２１において、電流がｐ＋形ンソー（１
０１） 。
６）にぶつからない程度の厚さにｎ−形層（１０５）を
エピタキシャル成長させると、今度はＰＮＰ ）ランリ
スタ（１１、（２１において、電流がｐ＋形ンソー（１
０１） 。
ｐ＋形ドレイン（１０２）→ｎ−形層（１０５）→ｐ−
ルー形ランド（１０６）を通る経路と、ｐ十形ソースＱ
ｏｔ） ｔ ｐ ”形ドレイン（１０２）→ｎ＋形半導
体基板（１１１）→ｐ−形アイシンド（１０６）を通る
経路とのうち、前者経路を通る割合いが多くなって、そ
の分だけＰＮＰ ）ランリスタ（１１、（２１の増幅率
ｈＦｉｅｌ ｈｒｘｚが増加してしまうなどの不都合を
有するものであった０ 〔発明の概要〕 この発明は従来のこのような欠点に鑑み、０ＭＯ８ＩＣ
において、半導体基板上にこの基板と同一導電形でかつ
高濃度の埋込み層を部分的に形成した上で、基板と同一
導電形で埋込み層よシも低濃度のエピタキシャル層を成
長させ、埋込み層上のエピタキシャル層に基板と同一導
電形の第１のアイランド層を、また埋込み層に接しない
ように基板と逆導電形の第２のアイランド層をそれぞれ
に設け、基板と第２のアイランド層間の耐圧を低下させ
ずに、寄生バイポーラトランジスタの増幅率を低下させ
ることで、ラッチアップ耐量を大きくするようにしたも
のである。
ルー形ランド（１０６）を通る経路と、ｐ十形ソースＱ
ｏｔ） ｔ ｐ ”形ドレイン（１０２）→ｎ＋形半導
体基板（１１１）→ｐ−形アイシンド（１０６）を通る
経路とのうち、前者経路を通る割合いが多くなって、そ
の分だけＰＮＰ ）ランリスタ（１１、（２１の増幅率
ｈＦｉｅｌ ｈｒｘｚが増加してしまうなどの不都合を
有するものであった０ 〔発明の概要〕 この発明は従来のこのような欠点に鑑み、０ＭＯ８ＩＣ
において、半導体基板上にこの基板と同一導電形でかつ
高濃度の埋込み層を部分的に形成した上で、基板と同一
導電形で埋込み層よシも低濃度のエピタキシャル層を成
長させ、埋込み層上のエピタキシャル層に基板と同一導
電形の第１のアイランド層を、また埋込み層に接しない
ように基板と逆導電形の第２のアイランド層をそれぞれ
に設け、基板と第２のアイランド層間の耐圧を低下させ
ずに、寄生バイポーラトランジスタの増幅率を低下させ
ることで、ラッチアップ耐量を大きくするようにしたも
のである。
以下、この発明装置の一実施例につき、第５図を参照し
て詳細に説明する。
て詳細に説明する。
第５図実施例において前記第２図および第３図従来例と
同一符号は同一または相当部分を示しておシ、この実施
例では前記ｐ−形アイランド（１０６）に接し々いよう
にして、これ以上の真下にｎ＋形拡散層からなる埋込み
層（１１３）を形成させた上で、この埋込み層（１１３
）上にｎ″″形アイランド（１１２）を形成させたもの
である。
同一符号は同一または相当部分を示しておシ、この実施
例では前記ｐ−形アイランド（１０６）に接し々いよう
にして、これ以上の真下にｎ＋形拡散層からなる埋込み
層（１１３）を形成させた上で、この埋込み層（１１３
）上にｎ″″形アイランド（１１２）を形成させたもの
である。
と＼でこれらの埋込み層（１１３） 、 ｎ″″形アイ
２ンド（１１２）は、まずｎ−形半導体基板（１０５）
の主面上の所定位置に、埋込み層（１１３）となる高濃
度ｎ′ｖ拡散層を形成し、ついでその上に埋込み層（１
１３）よシも低濃度の、−形層（１０５ｍ）をエピタキ
シャル成長させ、その後、ｎ−形アイランド（１１２）
をｐ″′形アイランド（１０６）と同様に形成させれば
よく、この実施例ではｎ−形アイランド（１１２）を埋
込み層（口゛５）に接触させているが、必ずしも接触さ
せる必要はない。
２ンド（１１２）は、まずｎ−形半導体基板（１０５）
の主面上の所定位置に、埋込み層（１１３）となる高濃
度ｎ′ｖ拡散層を形成し、ついでその上に埋込み層（１
１３）よシも低濃度の、−形層（１０５ｍ）をエピタキ
シャル成長させ、その後、ｎ−形アイランド（１１２）
をｐ″′形アイランド（１０６）と同様に形成させれば
よく、この実施例ではｎ−形アイランド（１１２）を埋
込み層（口゛５）に接触させているが、必ずしも接触さ
せる必要はない。
続いてこのように構成される第５図実施例の０ＭＯ８Ｉ
ＣＥあって、特に改良点であるｎ十形拡散層による埋込
み層（１１３）を中心に述べる。
ＣＥあって、特に改良点であるｎ十形拡散層による埋込
み層（１１３）を中心に述べる。
さきに従来例で述べたように、出力端子ＯＵＴに正のサ
ージ電圧が印加されたときに、ＰＮＰトヲ／ジスリス２
）のコレクタに流れる電流が大きい、すなわちＰＮＰ
） ？ンリスタ（２）の増幅率ｈＦＫ ２が大きいと、
ＮＰＮ）ランジスタ密のベース電流が大きくなって、ラ
ッチアップ状態に突入するのであるが、この実施例での
ように、ｎ十形拡散層からなる埋込み層（ｉｉａ）をｐ
−形アイランド（１０６）に接しないように設けると、
ＰＮＰト／Ｆンジスｉｌ＋ 、 （２）のベース濃度が
増スために、ベース中でのキャリアの再結合する数が増
加して、この増加分に対応して流れる電流が少なくなっ
て増幅率が低下し、ラッチアップ耐量が大きくなる。
ージ電圧が印加されたときに、ＰＮＰトヲ／ジスリス２
）のコレクタに流れる電流が大きい、すなわちＰＮＰ
） ？ンリスタ（２）の増幅率ｈＦＫ ２が大きいと、
ＮＰＮ）ランジスタ密のベース電流が大きくなって、ラ
ッチアップ状態に突入するのであるが、この実施例での
ように、ｎ十形拡散層からなる埋込み層（ｉｉａ）をｐ
−形アイランド（１０６）に接しないように設けると、
ＰＮＰト／Ｆンジスｉｌ＋ 、 （２）のベース濃度が
増スために、ベース中でのキャリアの再結合する数が増
加して、この増加分に対応して流れる電流が少なくなっ
て増幅率が低下し、ラッチアップ耐量が大きくなる。
セしてｎ−形アイランド（１１２）の濃度は、エピタキ
シャル成長されたｎ−形層（ｔｏｓａ）の濃度よシ高く
なるために抵抗が低くなｊｐ、ＰＮＰ）ランリスタ（２
）のエミッタからベースに注入されるキャリアが、高濃
度の埋込み層（１１３）で再結合し易くなシ、またこの
高濃度の埋込み層（１１３）のｎ＋が浮き上っても、こ
の実施例の場合、埋込み層（１１３）をｐ−形アイラン
ド（１０６）の真下以外の領域に設けているから、これ
がｐ−形アイランド（１０６）にぶつからず、とのｐ−
形アイランド（１０６）と基板（１０５）間の耐圧は低
下せず、かつＮＰＮ ）ランリスタ（３）。
シャル成長されたｎ−形層（ｔｏｓａ）の濃度よシ高く
なるために抵抗が低くなｊｐ、ＰＮＰ）ランリスタ（２
）のエミッタからベースに注入されるキャリアが、高濃
度の埋込み層（１１３）で再結合し易くなシ、またこの
高濃度の埋込み層（１１３）のｎ＋が浮き上っても、こ
の実施例の場合、埋込み層（１１３）をｐ−形アイラン
ド（１０６）の真下以外の領域に設けているから、これ
がｐ−形アイランド（１０６）にぶつからず、とのｐ−
形アイランド（１０６）と基板（１０５）間の耐圧は低
下せず、かつＮＰＮ ）ランリスタ（３）。
（４）のベース長も変化しないために、その増幅率が増
加することはないのである。
加することはないのである。
なお前記実施例はｎ″″形半導体基板に形成される０Ｍ
Ｏ８ＩＣにｎ十形拡散層による埋込み層を設けた場合で
あるが、逆の場合、つまＤｐ−形半導体基板に形成され
る０ＭＯ８ＩＣに、十形拡散層による埋込み層を設けた
場合も同様の作用、効果が得られるものである。
Ｏ８ＩＣにｎ十形拡散層による埋込み層を設けた場合で
あるが、逆の場合、つまＤｐ−形半導体基板に形成され
る０ＭＯ８ＩＣに、十形拡散層による埋込み層を設けた
場合も同様の作用、効果が得られるものである。
以上詳述したようにこの発明によれば、相補形ＭＯ８集
積回路において、半導体基板上に基板と同一導電形でか
つ濃度の高い埋込み層を部分的にＸ設け、また基板と同
一導電形で埋込み層よシも濃度の低いエピタキシャル層
を成長させ、埋込み層上のエピタキシャル層に基板と同
一導電形の第１のアイランド層を、また埋込み層に接し
ないように基板と逆導電形の第２のアイランド層をそれ
ぞれに設けたから、基板とアイランド間の耐圧を低下さ
せずに、ラッチアップ現象の原因となる寄生バイポーラ
トランジスタの増幅率を低下し得て、ラッチアップ耐量
を向上できる特長がある。
積回路において、半導体基板上に基板と同一導電形でか
つ濃度の高い埋込み層を部分的にＸ設け、また基板と同
一導電形で埋込み層よシも濃度の低いエピタキシャル層
を成長させ、埋込み層上のエピタキシャル層に基板と同
一導電形の第１のアイランド層を、また埋込み層に接し
ないように基板と逆導電形の第２のアイランド層をそれ
ぞれに設けたから、基板とアイランド間の耐圧を低下さ
せずに、ラッチアップ現象の原因となる寄生バイポーラ
トランジスタの増幅率を低下し得て、ラッチアップ耐量
を向上できる特長がある。
第１図は相補形ＭＯ８回路の最小単位を示す回路図、第
２図は第１図回路を実際に構成させた従来例による相補
形ＭＯＢ集積回路装置の構造を寄生素子と共に示す断面
図、第３図は同上寄生素子による寄生回路を示す回路図
、第４図はラッチアップ防止のために改良された従来例
装置の構造を寄生素子と共に示す断面図、第５図はこの
発明に係る相補形ＭＯ８集積回路装置の一実施例構造を
寄生素子と共に示す断面図である０ （Ａ）−・・・ｐチャネルＭＯ８）ランリスタ（ｐ・Ｍ
０８Ｔ）、（１０１）・・・・ｐ十形ヴ−ス、（１０２
）・−・・ｐ十形ドレイン、φ）・・・・ｎチャネルＭ
ＯＳトランジスタ（ｎ−ＭＯ８Ｔ）、（１０３戸＠＠＠
ｎ”形ソース、（１０４）−・・・ｎ十形ドレイン、（
１０５）・・・・ｎ−形半導体基板、（１０６） ・
・・・ｐ−形アイランド、（１１２）・−・・ｎ−形ア
イランド、（１１３）・・・−ｎ十形拡散層による埋込
み層０代理人大岩増雄 筋１図 Ｖｏ。 ＳＳ 第２図 １ｔ、ｌ’Ｊ 鵬３図 Ｆ’ｆ４図 手続補正書（自発） 昭和５８年１１ 月５ 日 特許庁長官殿 １、事件の表示 特願昭５８−８１９２０号２、発
明の名称 半導体集積回路装置３、補正をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄 正する。 （２１回書第６頁第１５〜１６行の「ｐ−形アイランド
〜に向けて」をｒｐ−ＭＯ８Ｔ（８）のｐ形ドレイン（
１０２）からｐ−形アイランド（１０６）に向けて」と
補正する。 （３）同書第１０頁第８行の「これ以上」を「これ以外
」と補正する。 以上 、“′
２図は第１図回路を実際に構成させた従来例による相補
形ＭＯＢ集積回路装置の構造を寄生素子と共に示す断面
図、第３図は同上寄生素子による寄生回路を示す回路図
、第４図はラッチアップ防止のために改良された従来例
装置の構造を寄生素子と共に示す断面図、第５図はこの
発明に係る相補形ＭＯ８集積回路装置の一実施例構造を
寄生素子と共に示す断面図である０ （Ａ）−・・・ｐチャネルＭＯ８）ランリスタ（ｐ・Ｍ
０８Ｔ）、（１０１）・・・・ｐ十形ヴ−ス、（１０２
）・−・・ｐ十形ドレイン、φ）・・・・ｎチャネルＭ
ＯＳトランジスタ（ｎ−ＭＯ８Ｔ）、（１０３戸＠＠＠
ｎ”形ソース、（１０４）−・・・ｎ十形ドレイン、（
１０５）・・・・ｎ−形半導体基板、（１０６） ・
・・・ｐ−形アイランド、（１１２）・−・・ｎ−形ア
イランド、（１１３）・・・−ｎ十形拡散層による埋込
み層０代理人大岩増雄 筋１図 Ｖｏ。 ＳＳ 第２図 １ｔ、ｌ’Ｊ 鵬３図 Ｆ’ｆ４図 手続補正書（自発） 昭和５８年１１ 月５ 日 特許庁長官殿 １、事件の表示 特願昭５８−８１９２０号２、発
明の名称 半導体集積回路装置３、補正をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄 正する。 （２１回書第６頁第１５〜１６行の「ｐ−形アイランド
〜に向けて」をｒｐ−ＭＯ８Ｔ（８）のｐ形ドレイン（
１０２）からｐ−形アイランド（１０６）に向けて」と
補正する。 （３）同書第１０頁第８行の「これ以上」を「これ以外
」と補正する。 以上 、“′
Claims (1)
- 第１導電形の半導体基板に第２導電形のアイランド層を
設け、これらに第２導電形ＭＯ８）ヲンジスタと第１導
電形ＭＯ８）ランジスタとを形成させ、各トランジスタ
を直列に接続して構成する相補形ＭＯ８集積回路におい
て、前記第１導電形の半導体基板上に、この基板濃度よ
シも高濃度の第１導電形の埋込み層を部分的に形成させ
、またこれらの上に埋込み層よシも低濃度の第１導電形
のエピタキシャル層を成長させ、さらに前記埋込み層上
のエピタキシャル層に、前記第２導電形ＭＯ８）ランジ
スタを設けるための第１導電形のアイランド層を形成し
、かつ埋込み層に接しないようにしてエピタキシャル層
に、前記第１導電形ＭＯ８）ランジスタを設けるための
第２導電形のアイランド層を形成したことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081920A JPS59205751A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081920A JPS59205751A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205751A true JPS59205751A (ja) | 1984-11-21 |
Family
ID=13759889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081920A Pending JPS59205751A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117274A (en) * | 1987-10-06 | 1992-05-26 | Motorola, Inc. | Merged complementary bipolar and MOS means and method |
| US6777758B2 (en) * | 2000-07-18 | 2004-08-17 | Renesas Technology Corp. | Semiconductor device |
-
1983
- 1983-05-09 JP JP58081920A patent/JPS59205751A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117274A (en) * | 1987-10-06 | 1992-05-26 | Motorola, Inc. | Merged complementary bipolar and MOS means and method |
| US6777758B2 (en) * | 2000-07-18 | 2004-08-17 | Renesas Technology Corp. | Semiconductor device |
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