JPH05160349A - 入力保護回路を具えた半導体装置 - Google Patents
入力保護回路を具えた半導体装置Info
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- JPH05160349A JPH05160349A JP34924491A JP34924491A JPH05160349A JP H05160349 A JPH05160349 A JP H05160349A JP 34924491 A JP34924491 A JP 34924491A JP 34924491 A JP34924491 A JP 34924491A JP H05160349 A JPH05160349 A JP H05160349A
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- voltage
- transistor
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Abstract
(57)【要約】
【目的】 入力保護回路を構成するトランジスタがオン
する電圧値を低く設定して、他の回路部に静電気やサー
ジ電圧等の多大な電圧が掛からないようにする。 【構成】 半導体基板１に入力保護回路を形成するに当
たって、入力パッド３１が接続されるｐ+拡散層８と、
電源電圧Ｖｓｓ，Ｖｃｃが接続されるｎ+拡散層４，５
との間にラテラルサイリスタが形成されている。上記ラ
テラルサイリスタの寄生トランジスタがオンする電圧値
は、ラテラルサイリスタを形成する不純物領域間の距
離、不純物領域の大きさ等によって決定される。従って
トランジスタを比較的低い電圧でオンさせて、静電気や
サージ電圧が発生した時に速やかに入力保護回路を動作
させることにより、他の回路部の保護を図ることができ
る。
する電圧値を低く設定して、他の回路部に静電気やサー
ジ電圧等の多大な電圧が掛からないようにする。 【構成】 半導体基板１に入力保護回路を形成するに当
たって、入力パッド３１が接続されるｐ+拡散層８と、
電源電圧Ｖｓｓ，Ｖｃｃが接続されるｎ+拡散層４，５
との間にラテラルサイリスタが形成されている。上記ラ
テラルサイリスタの寄生トランジスタがオンする電圧値
は、ラテラルサイリスタを形成する不純物領域間の距
離、不純物領域の大きさ等によって決定される。従って
トランジスタを比較的低い電圧でオンさせて、静電気や
サージ電圧が発生した時に速やかに入力保護回路を動作
させることにより、他の回路部の保護を図ることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには半
導体集積回路装置における入力保護回路に適用して特に
有効な技術に関し、例えばバイポーラトランジスタとＣ
ＭＯＳトランジスタとからなる所謂ＢｉＣＭＯＳ集積回
路に利用して有用な技術に関する。
導体集積回路装置における入力保護回路に適用して特に
有効な技術に関し、例えばバイポーラトランジスタとＣ
ＭＯＳトランジスタとからなる所謂ＢｉＣＭＯＳ集積回
路に利用して有用な技術に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳＬＳＩにあたっては、外
部からの信号が直接入力される入力ＭＯＳＦＥＴのゲー
ト絶縁破壊を防止するために入力保護回路を形成してお
く技術が一般に知られている。このような入力保護回路
の一例として、例えば図４及び図５に示すような、回路
が本件出願人により提案されている（例えば特願平１−
０６５８４１号）。
部からの信号が直接入力される入力ＭＯＳＦＥＴのゲー
ト絶縁破壊を防止するために入力保護回路を形成してお
く技術が一般に知られている。このような入力保護回路
の一例として、例えば図４及び図５に示すような、回路
が本件出願人により提案されている（例えば特願平１−
０６５８４１号）。
【０００３】より具体的には、従来の入力保護回路１１
０は、入力パッドの近傍に図４のように、例えばｐウェ
ル１０２と、このウェル１０２内に形成されたｎウェル
１０６、前記ｐウェル１０２およびｎウェル１０６の表
面にかけて形成されたｎ+拡散層１０３、該ｎ+拡散層１
０３の近傍のｐウェル１０２の表面に形成されたｎ+拡
散層１０４及びｎ+拡散層１０５によって構成されてい
る。
０は、入力パッドの近傍に図４のように、例えばｐウェ
ル１０２と、このウェル１０２内に形成されたｎウェル
１０６、前記ｐウェル１０２およびｎウェル１０６の表
面にかけて形成されたｎ+拡散層１０３、該ｎ+拡散層１
０３の近傍のｐウェル１０２の表面に形成されたｎ+拡
散層１０４及びｎ+拡散層１０５によって構成されてい
る。
【０００４】この入力保護回路１１０では、ｎ+拡散層
１０３を入力端子３１に、ｎ+拡散層１０４を接地点
に、そしてｎ+拡散層１０５をＶｃｃに接続することに
よってｎウェル１０６，ｐ-ウェル１０２，ｎ+領域１０
４間及びｎウェル１０６，ｐウェル１０２，ｎ+拡散層
１０５間に寄生するラテラルバイポーラトランジスタ
が、図５に示すように、入力端子３１とＶｃｃおよび入
力端子３１とＶｓｓ（接地点）との間に入力保護回路と
して接続されるようになっている（図５にはＶｃｃ側の
保護回路のみ図示する）。従って、入力端子３１にＶｃ
ｃ以上またはＶｓｓ以下のサージ電圧が印加されると上
記２つの寄生トランジスタを介して電圧電源Ｖｃｃまた
はＶｓｓ側に電流が流れ、入力ＭＯＳ（内部回路）３２
のゲート端子に過大な電圧が印加されないようになる。
１０３を入力端子３１に、ｎ+拡散層１０４を接地点
に、そしてｎ+拡散層１０５をＶｃｃに接続することに
よってｎウェル１０６，ｐ-ウェル１０２，ｎ+領域１０
４間及びｎウェル１０６，ｐウェル１０２，ｎ+拡散層
１０５間に寄生するラテラルバイポーラトランジスタ
が、図５に示すように、入力端子３１とＶｃｃおよび入
力端子３１とＶｓｓ（接地点）との間に入力保護回路と
して接続されるようになっている（図５にはＶｃｃ側の
保護回路のみ図示する）。従って、入力端子３１にＶｃ
ｃ以上またはＶｓｓ以下のサージ電圧が印加されると上
記２つの寄生トランジスタを介して電圧電源Ｖｃｃまた
はＶｓｓ側に電流が流れ、入力ＭＯＳ（内部回路）３２
のゲート端子に過大な電圧が印加されないようになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記ト
ランジスタを用いた入力保護回路では、寄生ラテラルト
ランジスタがオンするまでの間は、他の素子のｐｎ接合
面を介してサージ電流が、半導体基板等に流れるように
なっている。然るに従来の保護回路では、構造的に上記
トランジスタがオンする電圧の調整が不可能であり、放
電開始電圧を低く設定することができなかったため、静
電気やサージ電圧によってｐｎ接合面が破壊される虞が
あった。特にＣＭＯＳトランジスタと縦型バイポーラト
ランジスタとを同一の半導体基板に形成するようにした
所謂「ＢｉＣＭＯＳ」構造の半導体集積回路装置では、
動作特性（高速性）の優れたバイポーラトランジスタを
形成するため、素子を薄いエピタキシャル層に形成して
いる。従って、素子のｐｎ接合面の耐圧が低いため、寄
生ラテラルトランジスタがオンする以前に接合が破壊さ
れてしまうことがある。
ランジスタを用いた入力保護回路では、寄生ラテラルト
ランジスタがオンするまでの間は、他の素子のｐｎ接合
面を介してサージ電流が、半導体基板等に流れるように
なっている。然るに従来の保護回路では、構造的に上記
トランジスタがオンする電圧の調整が不可能であり、放
電開始電圧を低く設定することができなかったため、静
電気やサージ電圧によってｐｎ接合面が破壊される虞が
あった。特にＣＭＯＳトランジスタと縦型バイポーラト
ランジスタとを同一の半導体基板に形成するようにした
所謂「ＢｉＣＭＯＳ」構造の半導体集積回路装置では、
動作特性（高速性）の優れたバイポーラトランジスタを
形成するため、素子を薄いエピタキシャル層に形成して
いる。従って、素子のｐｎ接合面の耐圧が低いため、寄
生ラテラルトランジスタがオンする以前に接合が破壊さ
れてしまうことがある。
【０００６】そこで、従来、入力保護回路の入力部が形
成される拡散層の抵抗値を高めてこの回路構造に加わる
サージ電圧を緩和させて、入力保護回路の耐圧を高める
手法も提案されている。しかし、かかる手法は、ＬＳＩ
の動作速度の低下を招き、高速動作が要求されるＬＳＩ
の入力保護回路としては不適当である。
成される拡散層の抵抗値を高めてこの回路構造に加わる
サージ電圧を緩和させて、入力保護回路の耐圧を高める
手法も提案されている。しかし、かかる手法は、ＬＳＩ
の動作速度の低下を招き、高速動作が要求されるＬＳＩ
の入力保護回路としては不適当である。
【０００７】本発明はかかる事情に鑑みてなされたもの
で、静電耐圧が高く且つ他の回路にサージ電圧の発生に
よる影響を与えない入力保護回路を具えた半導体装置を
提供することを目的とする。この発明の前記ならびにそ
のほかの目的と新規な特徴については、本明細書の記述
および添附図面から明らかになるであろう。
で、静電耐圧が高く且つ他の回路にサージ電圧の発生に
よる影響を与えない入力保護回路を具えた半導体装置を
提供することを目的とする。この発明の前記ならびにそ
のほかの目的と新規な特徴については、本明細書の記述
および添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明は、半導体基板表面に複
数の埋込み層が形成され、これら複数の埋込み層の上に
ｎウェル領域及び／又はｐウェル領域が形成され、これ
らウェル領域／又はｐウェル領域にＣＭＯＳトランジス
タ及び／又はバイポーラトランジスタが形成される半導
体装置において、入力端子と電源電圧端子および接地点
との間にそれぞれラテラルサイリスタを接続してなる入
力保護回路を設けるようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明は、半導体基板表面に複
数の埋込み層が形成され、これら複数の埋込み層の上に
ｎウェル領域及び／又はｐウェル領域が形成され、これ
らウェル領域／又はｐウェル領域にＣＭＯＳトランジス
タ及び／又はバイポーラトランジスタが形成される半導
体装置において、入力端子と電源電圧端子および接地点
との間にそれぞれラテラルサイリスタを接続してなる入
力保護回路を設けるようにしたものである。
【０００９】
【作用】上記ラテラルサイリスタ構造にあっては、オン
する電圧値を、ラテラルサイリスタを形成する不純物領
域間の距離、不純物領域の大きさ等を適宜に設定するこ
とによって所望の値に設定することが可能であるため、
比較的低い電圧でオンさせ入力端子に静電気やサージ電
圧が印加した時に速やかに電源端子または接地点へ電流
を流してやることができるようになり、これによって拡
散層抵抗の抵抗値を高めることなく、耐圧を高くし、し
かも他の回路に影響を与えることのない入力保護回路が
達成できる。
する電圧値を、ラテラルサイリスタを形成する不純物領
域間の距離、不純物領域の大きさ等を適宜に設定するこ
とによって所望の値に設定することが可能であるため、
比較的低い電圧でオンさせ入力端子に静電気やサージ電
圧が印加した時に速やかに電源端子または接地点へ電流
を流してやることができるようになり、これによって拡
散層抵抗の抵抗値を高めることなく、耐圧を高くし、し
かも他の回路に影響を与えることのない入力保護回路が
達成できる。
【００１０】
【実施例】以下、本発明の一実施例を図１〜図３を参照
して詳細に説明する。図１は、本発明に係る入力保護回
路を具えた半導体装置の平面図であり、図２は図１のII
−II線に沿った半導体装置の断面図、図３は上記入力保
護回路の等価回路を示す回路図である。
して詳細に説明する。図１は、本発明に係る入力保護回
路を具えた半導体装置の平面図であり、図２は図１のII
−II線に沿った半導体装置の断面図、図３は上記入力保
護回路の等価回路を示す回路図である。
【００１１】この実施例に係る半導体装置はＢｉＣＭＯ
Ｓ構造を採るもので、ｐ-型半導体基板１に、素子分離
を行うために形成されたｐ+埋込み層ＰＩＳＯ７が形成
されており、このｐ+埋込み層７の上面に素子領域を形
成するための層（例えばｎ-層）がエピタキシャル成長
によって形成されている（図２）。そして、このエピタ
キシャル層に、例えばｐ型不純物を導入することによっ
てｐウェル領域及び／又はｎウェル領域が選択的に形成
される（図２にはｐウェル２のみ示す）。本実施例では
このように形成されたウェル領域の１つに（ｐウェル
２）に入力保護回路が形成されている。又、バイポーラ
トランジスタの形成部分にはコレクタ領域となるｎ+埋
込み層が形成される（図示省略）。
Ｓ構造を採るもので、ｐ-型半導体基板１に、素子分離
を行うために形成されたｐ+埋込み層ＰＩＳＯ７が形成
されており、このｐ+埋込み層７の上面に素子領域を形
成するための層（例えばｎ-層）がエピタキシャル成長
によって形成されている（図２）。そして、このエピタ
キシャル層に、例えばｐ型不純物を導入することによっ
てｐウェル領域及び／又はｎウェル領域が選択的に形成
される（図２にはｐウェル２のみ示す）。本実施例では
このように形成されたウェル領域の１つに（ｐウェル
２）に入力保護回路が形成されている。又、バイポーラ
トランジスタの形成部分にはコレクタ領域となるｎ+埋
込み層が形成される（図示省略）。
【００１２】上記形成されたｐウェル領域２の略中央に
は、外部からの信号が入力される第１のｎ+拡散層３が
長い方形にて形成され、このｎ+拡散層３には更にその
中央部にｐ+拡散層（図１中一点鎖線で示す）８が形成
されている。そしてこれら２つの導電型の異なる高濃度
不純物拡散層３，８が入力部として機能し、これに、入
力パッド３１（図３参照）がアルミ配線３０を介して接
続されている。さらにこのｎ+拡散層３及びｐ+拡散層８
には他の素子への電源供給のための配線層（図示省略）
が接続され、この配線層を介して内部回路３２（図３参
照）に電源電圧が給される。
は、外部からの信号が入力される第１のｎ+拡散層３が
長い方形にて形成され、このｎ+拡散層３には更にその
中央部にｐ+拡散層（図１中一点鎖線で示す）８が形成
されている。そしてこれら２つの導電型の異なる高濃度
不純物拡散層３，８が入力部として機能し、これに、入
力パッド３１（図３参照）がアルミ配線３０を介して接
続されている。さらにこのｎ+拡散層３及びｐ+拡散層８
には他の素子への電源供給のための配線層（図示省略）
が接続され、この配線層を介して内部回路３２（図３参
照）に電源電圧が給される。
【００１３】以下、このように形成された入力保護回路
の具体的な構成を説明する。入力保護回路は、細長い方
形の入力部（第１のｎ+拡散層３及びｐ+拡散層８）、こ
れを同一平面上（図１に示す平面）でコの字形に囲繞す
る第２のｎ+拡散層４、該ｎ+拡散層４と対向するように
して前記入力部（第１のｎ+拡散層３及びｐ+拡散層８）
をコの字形に囲繞する第３のｎ+拡散層５、及び前記第
１の拡散層３の下側に形成されたｎウェル６とからな
る。このうち第２のｎ+拡散層（出力部）４は第１の電
源電圧（Ｖｓｓ）に接続（アース）され、一方、第３の
ｎ+拡散層（出力部）５は第２の電圧電源（Ｖｃｃ）に
接続されている。
の具体的な構成を説明する。入力保護回路は、細長い方
形の入力部（第１のｎ+拡散層３及びｐ+拡散層８）、こ
れを同一平面上（図１に示す平面）でコの字形に囲繞す
る第２のｎ+拡散層４、該ｎ+拡散層４と対向するように
して前記入力部（第１のｎ+拡散層３及びｐ+拡散層８）
をコの字形に囲繞する第３のｎ+拡散層５、及び前記第
１の拡散層３の下側に形成されたｎウェル６とからな
る。このうち第２のｎ+拡散層（出力部）４は第１の電
源電圧（Ｖｓｓ）に接続（アース）され、一方、第３の
ｎ+拡散層（出力部）５は第２の電圧電源（Ｖｃｃ）に
接続されている。
【００１４】上記構造によって図２に示すように、入力
端子（入力パッド）３１と第１の電源電圧Ｖｓｓとの間
にｐｎｐｎ形の寄生ラテラルサイリスタ構造が形成され
ると共に、入力端子３１と第２の電源電圧Ｖｃｃとの間
にもｐｎｐｎ形の寄生ラテラルサイリスタ構造が形成さ
れることとなる。図３には上記寄生ラテラルサイリスタ
の等価回路図を示す。すなわち入力端子３１と第１の電
源電圧Ｖｓｓとの間には第１のトランジスタ（ｐｎｐ型
トランジスタ）１１と、第２のトランジスタ（ｎｐｎ型
トランジスタ）１２とが接続される。一方、入力端子３
１と第２の電源電圧Ｖｃｃとの間にはｐｎｐ型トランジ
スタ１３とｎｐｎ型トランジスタ１４が接続されること
となる（図３参照）。この場合、第１のトランジスタの
エミッタはｐ+拡散層８、ベースはｎウェル６、コレク
タは基板（ｐ-）１又はＰＩＳＯ７となる。又、第２の
トランジスタのエミッタはｎ+拡散層４，５、ベースは
基板（ｐ-）又はＰＩＳＯ７、コレクタはｎウェル１０
６となる。
端子（入力パッド）３１と第１の電源電圧Ｖｓｓとの間
にｐｎｐｎ形の寄生ラテラルサイリスタ構造が形成され
ると共に、入力端子３１と第２の電源電圧Ｖｃｃとの間
にもｐｎｐｎ形の寄生ラテラルサイリスタ構造が形成さ
れることとなる。図３には上記寄生ラテラルサイリスタ
の等価回路図を示す。すなわち入力端子３１と第１の電
源電圧Ｖｓｓとの間には第１のトランジスタ（ｐｎｐ型
トランジスタ）１１と、第２のトランジスタ（ｎｐｎ型
トランジスタ）１２とが接続される。一方、入力端子３
１と第２の電源電圧Ｖｃｃとの間にはｐｎｐ型トランジ
スタ１３とｎｐｎ型トランジスタ１４が接続されること
となる（図３参照）。この場合、第１のトランジスタの
エミッタはｐ+拡散層８、ベースはｎウェル６、コレク
タは基板（ｐ-）１又はＰＩＳＯ７となる。又、第２の
トランジスタのエミッタはｎ+拡散層４，５、ベースは
基板（ｐ-）又はＰＩＳＯ７、コレクタはｎウェル１０
６となる。
【００１５】このような寄生ラテラルサイリスタが入力
端子に接続されていると、入力パッド３１よりアルミ配
線３０を介して入力部（第１のｎ+拡散層３及びｐ+拡散
層８）に静電気やサージ電圧等の過大な電圧が印加され
たとき、先ず、第１のトランジスタ（ｐｎｐ）１１及び
／又は１３がオンし、これに伴う第２のトランジスタ
（ｎｐｎ）１２及び／又は１４のベース電圧の上昇によ
って該トランジスタ１２及び／又は１４がオンしてサー
ジ電流が電源電圧端子に向かって放出される。このとき
の第２のトランジスタ１２（１４）のコレクタ電流の流
れによってウェル６の電位が下がり、これに伴って第１
のトランジスタ１１（１３）のベース電位が下がり、該
トランジスタ１１（１３）がオンされ続ける。この結
果、第２のトランジスタ１１（１３）と第２のトランジ
スタ１２（１４）からなる寄生サイリスタに電流が流れ
続ける。本実施例の入力保護回路では、このように寄生
サイリスタの入力部から、ｎウェル６，ｐウェル２を介
して第２のｎ+拡散層４及び／又は第３のｎ+拡散層５
（出力部）にサージ電流を流して、該入力保護回路に連
接される半導体装置の他の内部回路３２を静電破壊から
守るようになっている。
端子に接続されていると、入力パッド３１よりアルミ配
線３０を介して入力部（第１のｎ+拡散層３及びｐ+拡散
層８）に静電気やサージ電圧等の過大な電圧が印加され
たとき、先ず、第１のトランジスタ（ｐｎｐ）１１及び
／又は１３がオンし、これに伴う第２のトランジスタ
（ｎｐｎ）１２及び／又は１４のベース電圧の上昇によ
って該トランジスタ１２及び／又は１４がオンしてサー
ジ電流が電源電圧端子に向かって放出される。このとき
の第２のトランジスタ１２（１４）のコレクタ電流の流
れによってウェル６の電位が下がり、これに伴って第１
のトランジスタ１１（１３）のベース電位が下がり、該
トランジスタ１１（１３）がオンされ続ける。この結
果、第２のトランジスタ１１（１３）と第２のトランジ
スタ１２（１４）からなる寄生サイリスタに電流が流れ
続ける。本実施例の入力保護回路では、このように寄生
サイリスタの入力部から、ｎウェル６，ｐウェル２を介
して第２のｎ+拡散層４及び／又は第３のｎ+拡散層５
（出力部）にサージ電流を流して、該入力保護回路に連
接される半導体装置の他の内部回路３２を静電破壊から
守るようになっている。
【００１６】ところで高速化が要求されるＬＳＩ（Ｂｉ
ＣＭＯＳ）の入力保護回路では保護抵抗（拡散層抵抗）
を下げる必要があり、このため従前の入力保護回路（図
４，５参照）のように拡散層抵抗１１０Ａを高くして保
護回路の耐圧を高めることができない。そこで、本実施
例の入力保護回路ではサージ電圧を電源電圧（Ｖｓｓ，
Ｖｃｃ）に逃がすタイミング、即ち、第１の上記トラン
ジスタ１２，１４がオンする電圧を所定の値に調整し
て、静電耐圧を向上させるようにしている。上記第１の
トランジスタのオンする電圧値は、入力部を形成するｎ
+領域３の大きさ、及びｎ+領域３とｐウェル２、さらに
はこれらとｎ+領域４の距離、又はｎ+領域３とｐウェル
２、さらにはこれらとｎ+領域５の距離を調整すること
によって所望の電圧値に設定することができる。また、
ｎウェハおよびｐウェハが形成されるエピタキシャル層
の下にｐ-型アイソレーション層を入れることによりさ
らに放電開始電圧を下げることができる。
ＣＭＯＳ）の入力保護回路では保護抵抗（拡散層抵抗）
を下げる必要があり、このため従前の入力保護回路（図
４，５参照）のように拡散層抵抗１１０Ａを高くして保
護回路の耐圧を高めることができない。そこで、本実施
例の入力保護回路ではサージ電圧を電源電圧（Ｖｓｓ，
Ｖｃｃ）に逃がすタイミング、即ち、第１の上記トラン
ジスタ１２，１４がオンする電圧を所定の値に調整し
て、静電耐圧を向上させるようにしている。上記第１の
トランジスタのオンする電圧値は、入力部を形成するｎ
+領域３の大きさ、及びｎ+領域３とｐウェル２、さらに
はこれらとｎ+領域４の距離、又はｎ+領域３とｐウェル
２、さらにはこれらとｎ+領域５の距離を調整すること
によって所望の電圧値に設定することができる。また、
ｎウェハおよびｐウェハが形成されるエピタキシャル層
の下にｐ-型アイソレーション層を入れることによりさ
らに放電開始電圧を下げることができる。
【００１７】上述の手法によって、従来の保護回路のト
ランジスタに比して放電開始電圧を比較的低い値として
おくことによって、所定電圧以上のサージ電圧が印加さ
れたときに、寄生サイリスタが直ちにオンして、サージ
電流がアース側（Ｖｓｓ）又は電源電圧（Ｖｃｃ）側に
放電される（図３参照）。このように所定電圧以上のサ
ージ電圧が加わると、直ちに、入力保護回路のサイリス
タがオンするようになっているので、他の回路素子にサ
ージ電圧発生の影響を与えることなく、しかも入力部等
の拡散抵抗を高くすることなく静電耐圧が高められる。
かかる構成は、特に高速性の優れたＢｉＭＯＳトランジ
スタに有効である。
ランジスタに比して放電開始電圧を比較的低い値として
おくことによって、所定電圧以上のサージ電圧が印加さ
れたときに、寄生サイリスタが直ちにオンして、サージ
電流がアース側（Ｖｓｓ）又は電源電圧（Ｖｃｃ）側に
放電される（図３参照）。このように所定電圧以上のサ
ージ電圧が加わると、直ちに、入力保護回路のサイリス
タがオンするようになっているので、他の回路素子にサ
ージ電圧発生の影響を与えることなく、しかも入力部等
の拡散抵抗を高くすることなく静電耐圧が高められる。
かかる構成は、特に高速性の優れたＢｉＭＯＳトランジ
スタに有効である。
【００１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、入力保護回路を構成するサイリスタをｐウ
ェルとｎウェルを利用して形成しているが、拡散層を用
いて形成することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、入力保護回路を構成するサイリスタをｐウ
ェルとｎウェルを利用して形成しているが、拡散層を用
いて形成することも可能である。
【００１９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉＣ
ＭＯＳ構造を採る半導体装置の入力保護回路について説
明したが、ゲート保護を必要とする入力ＭＯＳＦＥＴを
有する装置の入力保護回路に適用可能である。
なされた発明をその背景となった利用分野であるＢｉＣ
ＭＯＳ構造を採る半導体装置の入力保護回路について説
明したが、ゲート保護を必要とする入力ＭＯＳＦＥＴを
有する装置の入力保護回路に適用可能である。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、サージ電圧発生時に入力保
護回路が動作する電圧レベル、即ち、ラテラルサイリス
タがオンする電圧値（タイミング）を、トランジスタを
構成する不純物領域の大きさ等を適宜に選択することに
よって、適宜設定することが可能であるため、従って拡
散層抵抗の抵抗値を低くして高速性を保持しつつ、耐圧
性の優れた入力保護回路が達成できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、サージ電圧発生時に入力保
護回路が動作する電圧レベル、即ち、ラテラルサイリス
タがオンする電圧値（タイミング）を、トランジスタを
構成する不純物領域の大きさ等を適宜に選択することに
よって、適宜設定することが可能であるため、従って拡
散層抵抗の抵抗値を低くして高速性を保持しつつ、耐圧
性の優れた入力保護回路が達成できる。
【図１】本発明に係る半導体装置の入力保護回路部分を
示す平面図である。
示す平面図である。
【図２】図１のII−II線に沿った半導体装置の断面図で
ある。
ある。
【図３】入力保護回路の等価回路を示す回路図である。
【図４】従来の半導体装置の入力保護回路を示す断面図
である。
である。
【図５】従来の半導体装置の入力保護回路の等価回路を
示す回路図である。
示す回路図である。
２ ｐウェル領域 ３ ｎ+拡散層（入力部） ４，５ ｎ+拡散層（出力部） ７ ｐ+拡散層（入力部） ３０ アルミ配線 ３１ 入力パッド（入力端子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大田 達之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮沢 一幸 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 入力端子と電源電圧端子との間にラテラ
ルサイリスタが接続されてなることを特徴とする入力保
護回路を備えた半導体装置。 - 【請求項２】 半導体基板表面に複数の埋込み層が形成
され、これら複数の埋込み層の上にｎウェル領域及び／
又はｐウェル領域が形成され、これらウェル領域／又は
ｐウェル領域にＣＭＯＳトランジスタ及び／又はバイポ
ーラトランジスタが形成された半導体装置において、入
力端子と電源電圧端子との間に上記ウェハ領域を用いた
ラテラルサイリスタが接続されるように形成されている
ことを特徴とする請求項１に記載の入力保護回路を具え
た半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34924491A JPH05160349A (ja) | 1991-12-06 | 1991-12-06 | 入力保護回路を具えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34924491A JPH05160349A (ja) | 1991-12-06 | 1991-12-06 | 入力保護回路を具えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160349A true JPH05160349A (ja) | 1993-06-25 |
Family
ID=18402456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34924491A Pending JPH05160349A (ja) | 1991-12-06 | 1991-12-06 | 入力保護回路を具えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973901A (en) * | 1996-08-01 | 1999-10-26 | Nec Corporation | Semiconductor circuit device with high electrostatic breakdown endurance |
| US6049111A (en) * | 1997-06-30 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including protective circuit with guard ring |
| US6479869B1 (en) | 1999-10-01 | 2002-11-12 | Rohm Co., Ltd. | Semiconductor device with enhanced protection from electrostatic breakdown |
-
1991
- 1991-12-06 JP JP34924491A patent/JPH05160349A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973901A (en) * | 1996-08-01 | 1999-10-26 | Nec Corporation | Semiconductor circuit device with high electrostatic breakdown endurance |
| US6275367B1 (en) | 1996-08-01 | 2001-08-14 | Nec Corporation | Semiconductor circuit device with high electrostatic breakdown endurance |
| KR100302938B1 (ko) * | 1996-08-01 | 2001-11-30 | 가네꼬 히사시 | 높은정전항복지속기간을가진반도체회로장치 |
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| US6479869B1 (en) | 1999-10-01 | 2002-11-12 | Rohm Co., Ltd. | Semiconductor device with enhanced protection from electrostatic breakdown |
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