KR100688588B1 - 래치-업의 발생을 방지할 수 있는 ｃｍｏｓ 반도체 장치 - Google Patents

래치-업의 발생을 방지할 수 있는 ｃｍｏｓ 반도체 장치 Download PDF

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Abstract

CMOS 반도체 장치는 제1 웰 및 제2 웰을 포함한다. 제1 웰은 제1 모스 트랜지스터를 포함한다. 제2 웰은 제1 웰에 형성되고, 제2 모스 트랜지스터와, 제1 전압에 연결된 제1 도전형 불순물 확산 영역을 포함한다. 제2 모스 트랜지스터에 포함되고 제2 전압에 연결된 제1 도전형 불순물 확산 영역, 제2 웰, 및 제1 전압에 연결된 제1 도전형 불순물 확산 영역은 기생 바이폴러 접합 트랜지스터를 형성하여 CMOS 반도체 장치 내에서 형성되는 기생 바이폴러 접합 트랜지스터들의 동작에 의한 래치-업의 발생을 방지한다.

Description

래치-업의 발생을 방지할 수 있는 ＣＭＯＳ 반도체 장치{CMOS semiconductor device capable of preventing the occurrence of latch-up}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 CMOS 반도체 장치의 레이-아웃(layout)을 나타내는 단면도이다.
도 2는 도 1의 CMOS 반도체 장치에서의 기생 바이폴러 접합 트랜지스터들의 연결 관계를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 CMOS 반도체 장치의 레이-아웃을 나타내는 단면도이다.
도 4는 도 3의 CMOS 반도체 장치에서의 기생 바이폴러 접합 트랜지스터들의 연결 관계를 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명>
230: 피모스 트랜지스터 240: 엔모스 트랜지스터
270: P형 불순물 확산 영역 Q1: 기생 PNP BJT
Q2: 기생 NPN BJT Q3: 기생 PNP BJT
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 래치-업의 발생을 방지할 수 있는 CMOS 반도체 장치에 관한 것이다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 반도체 장치(또는 CMOS 집적 회로)는 기생(parasitic) PNP 형 바이폴러 접합 트랜지스터(bipolar junction transistor; BJT) 및 기생 NPN 형 바이폴러 접합 트랜지스터로 구성되는 PNPN 구조의 SCR(Silicon Controlled Rectifier)를 포함한다. SCR은 사이리스터(thyristor)의 하나이다.
따라서, CMOS 반도체 장치에 외부로부터 전원이 공급되고 CMOS 반도체 장치가 정상 동작을 수행하는 동안 SCR에 외부로부터 과전압(overvoltage)(예를 들어, 정전 방전(electrostatic discharge; ESD)) 또는 과전류가 인가되는 경우, CMOS 반도체 장치 내에서 전원 전압(VDD)으로부터 접지 전압(VSS)으로 흐르는 과도한 전류가 발생할 수 있으므로(즉, 래치-업 현상(latch-up phenomenon)이 발생할 수 있으므로), CMOS 반도체 장치가 오동작을 수행하거나 또는 CMOS 반도체 장치 내부의 금속 배선 등이 파괴될 수도 있다.
도 1은 종래의 기술에 따른 CMOS 반도체 장치(100)의 레이-아웃(layout)을 나타내는 단면도이다. 도 1을 참조하면, CMOS 반도체 장치(100)는 P형 기판(substrate)(110)에 형성되는 N형 웰(well)(120)을 포함한다. P형 기판(110) 및 N형 웰(120)은 PN 접합을 구성한다.
P형 기판(110) 상에 엔모스(NMOS) 트랜지스터(140) 및 P형 불순물 확산 영역(160)이 형성된다. P형 기판(110)과 N형 웰(120)이 순방향 바이어스(forward bias)가 되지 않도록, P형 불순물 확산 영역(160)에 기판 바이어스 전압인 접지 전압(VSS)이 인가된다.
N형 웰(120) 상에 피모스(PMOS) 트랜지스터(130) 및 N형 불순물 확산 영역(150)이 형성된다. P형 기판(110)과 N형 웰(120)이 순방향 바이어스가 되지 않도록, N형 불순물 확산 영역(150)에 전원 전압(VDD)이 바이어스(bias)된다(또는 인가된다).
피모스 트랜지스터(130)는, 전원 전압(VDD)에 연결되고 소스(source)인 P형 불순물 확산 영역(131), 게이트 전극(gate electrode)(132), 및 드레인(drain)인 P형 불순물 확산 영역(133)을 포함한다.
엔모스 트랜지스터(140)는, 드레인인 N형 불순물 확산 영역(141), 게이트 전극(142), 및 접지 전압(VSS)에 연결되고 소스인 N형 불순물 확산 영역(143)을 포함한다.
도 1에 도시된 바와 같이, 예를 들어, 피모스 트랜지스터(130)의 게이트 전극(132) 및 엔모스 트랜지스터(140)의 게이트 전극(142)은 입력 단자(IN)에 공통으로 연결될 수 있고, 피모스 트랜지스터(130)의 드레인(133) 및 엔모스 트랜지스터(140)의 드레인(141)은 출력 단자(OUT)에 공통 연결될 수 있다. 피모스 트랜지스터(130) 및 엔모스 트랜지스터(140)가 전술한 연결 관계를 가지는 경우, CMOS 반도체 장치(100)는 인버터(inverter)의 기능을 수행한다.
한편, 피모스 트랜지스터(130)의 소스(131), N형 웰(120), 및 P형 기판(110)은 각각 기생 PNP 바이폴러 접합 트랜지스터(Q1)의 이미터(emitter), 베이스(base), 및 컬렉터(collector)를 구성한다. 또한, 엔모스 트랜지스터(140)의 소스(143), P형 기판(110), 및 N형 웰(120)은 각각 기생 NPN 바이폴러 접합 트랜지스터(Q2)의 이미터, 베이스, 및 컬렉터를 구성한다. 그리고, 도 1에서, Rw는 N형 웰(120)의 기생 저항을 지시하고, Rsub은 P형 기판(110)의 기생 저항을 지시한다.
CMOS 반도체 장치(100)에서의 래치-업 발생 동작이 다음과 같이 설명된다.
예를 들어, CMOS 반도체 장치(100)에 외부로부터 전원이 공급된 상태에서 출력 단자(OUT)에 전원 전압(VDD)보다 높은 외부 전압(즉, 잡음(noise) 또는 서지(surge))이 인가될 때, 기생 트랜지스터(Q1)의 이미터-베이스 접합(즉, PN 접합)은 순방향 바이어스(forward bias)가 되므로, 기생 트랜지스터(Q1)가 턴-온(turn-on)된다. 턴-온된 기생 트랜지스터(Q1)에 의해 정공(H)(hole)이 P형 기판(110)으로 주입된다.
계속하여, P형 기판(110)에 주입된 정공(H)에 의해 기생 트랜지스터(Q2)의 이미터-베이스 접합은 순방향 바이어스가 되므로, 기생 트랜지스터(Q2)가 턴-온된다. 턴-온된 기생 트랜지스터(Q2)에 의해 전자(E)(electron)가 N형 웰(120)로 주입된다. N형 웰(120)로 주입된 전자(E)는 기생 트랜지스터(Q1)를 이전 보다 강하게 턴-온시킨다. 이 후의 동작은 전술한 기생 트랜지스터들(Q1, Q2)의 동작과 유사하다.
따라서, 전술한 바와 같이, 기생 PNP 바이폴러 접합 트랜지스터(Q1)와 기생 NPN 바이폴러 접합 트랜지스터(Q2)가 서로 상대편 트랜지스터의 증폭 작용을 도와서 전원 전압(VDD)으로부터 접지 전압(VSS)으로 직접 과도한 전류가 흐르는 래치-업 현상이 발생한다.
도 2는 도 1의 CMOS 반도체 장치(100)에서의 기생 바이폴러 접합 트랜지스터들의 연결 관계를 나타내는 회로도이다. 즉, 도 2는 도 1의 CMOS 반도체 장치(100)의 기생 바이폴러 접합 트랜지스터들에 의해 형성되는 PNPN 구조의 등가 회로도이다. 도 2를 참조하여 래치-업 발생 동작이 다음과 같이 설명된다.
예를 들어, 잡음인 외부 전류 또는 외부 전압으로 인하여 출력 단자(OUT)에 전원 전압(VDD) 보다 높은 전압이 발생할 때, 기생 PNP 바이폴러 접합 트랜지스터(Q1)가 턴-온되어 컬렉터 전류(IC1)가 발생되고 컬렉터 전류(IC1)는 기생 NPN 바이폴러 접합 트랜지스터(Q2)를 턴-온시키는 베이스 전류(IB2)를 발생시킨다. 턴-온된 기생 NPN 바이폴러 접합 트랜지스터(Q2)는 컬렉터 전류(IC2)를 발생시키고, 컬렉터 전류(IC2)는 베이스 전류(IB1)를 발생시킨다. 상기 베이스 전류(IB1)는 기생 PNP 바이폴러 접합 트랜지스터(Q1)를 이전 보다 더 강하게 턴-온시키므로, 컬렉터 전류(IC1)의 전류량은 증가한다. 증가된 컬렉터 전류(IC1)의 전류량은 베이스 전류(IB1)의 전류량을 증가시키므로, 기생 NPN 바이폴러 접합 트랜지스터(Q2)는 이전 보다 더 강하게 턴-온되어, 컬렉터 전류(IC2)의 전류량은 증가한다. 이 후의 동작은 전술한 기생 트랜지스터들(Q1, Q2)의 동작과 유사하다.
따라서, 전술한 바와 같이, 기생 트랜지스터들(Q1, Q2)의 동작에 의해 전류 증가 무한 루프(loop)(LP)가 형성되므로, 전원 전압(VDD)으로부터 접지 전압(VSS) 으로 직접 과도한 전류(I)가 흐르는 래치-업 현상이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 래치-업의 발생을 방지할 수 있는 CMOS 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 CMOS 반도체 장치는, 제1 모스 트랜지스터를 포함하는 제1 웰; 및 상기 제1 웰에 형성되고, 제2 모스 트랜지스터와, 제1 전압에 연결된 제1 도전형 불순물 확산 영역을 포함하는 제2 웰을 구비하며, 상기 제2 모스 트랜지스터에 포함되고 제2 전압에 연결된 제1 도전형 불순물 확산 영역, 상기 제2 웰, 및 상기 제1 전압에 연결된 제1 도전형 불순물 확산 영역은 기생 바이폴러 접합 트랜지스터를 형성하여 상기 CMOS 반도체 장치 내에서 형성되는 기생 바이폴러 접합 트랜지스터들의 동작에 의한 래치-업의 발생을 방지하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1 웰은 상기 제1 전압에 연결된 제1 도전형 불순물 확산 영역을 더 포함하며, 상기 제2 웰은 상기 제2 전압에 연결된 제2 도전형 불순물 확산 영역을 더 포함한다.
바람직한 실시예에 따르면, 상기 제1 웰은 P형 웰이고 상기 제2 웰은 N형 웰이며, 상기 제1 모스 트랜지스터는 엔모스 트랜지스터이고 상기 제2 모스 트랜지스터는 피모스 트랜지스터이며, 상기 제1 도전형은 P형이고 상기 제2 도전형은 N형이다.
바람직한 실시예에 따르면, 상기 제1 전압은 접지 전압이고, 상기 제2 전압은 전원 전압이다.
이러한 본 발명에 따른 CMOS 반도체 장치는 추가적으로 형성된 불순물 확산 영역에 의해 생성되는 기생 바이폴러 접합 트랜지스터를 이용하여 N형 웰과 P형 웰의 경계에서 발생하는 정공(또는 전자)을 포획(capture)할 수 있으므로, 기생 PNP 바이폴러 접합 트랜지스터 및 기생 NPN 바이폴러 접합 트랜지스터에 의해 생성되는 래치-업의 발생을 방지할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 CMOS 반도체 장치(200)의 레이-아웃을 나타내는 단면도이다. 도 3을 참조하면, CMOS 반도체 장치(200)는 제1 웰(또는 제1 도전형 웰)에 대응하는 P형 기판(210) 상에 형성되는 제2 웰인 N형 웰(220)을 포함한다. P형 기판(210) 및 N형 웰(220)은 PN 접합을 구성한다. 한편, P형 기판(210)은 본 발명의 다른 실시예에 따른 CMOS 반도체 장치(미도시)에서는 N형 기판 상에 형성되는 P형 웰일 수도 있다.
P형 기판(210)은 제1 모스(MOS) 트랜지스터인 엔모스 트랜지스터(240)를 포 함한다. N형 웰(220)은 P형 기판(210) 내에 형성되고, 제2 모스 트랜지스터인 피모스 트랜지스터(230)와, 제1 전압인 접지 전압(VSS)에 연결된 제1 도전형 불순물 확산 영역인 P형 불순물 확산 영역(또는 P형 액티브(active) 영역)(270)을 포함한다. P형 불순물 확산 영역(270)은 고농도 P형(P+) 불순물 확산 영역으로서 가드 링(guard ring)이라고도 한다. 이하, 후술하는 P형 불순물 확산 영역 및 N형 불순물 확산 영역은 각각 고농도 P형(P+) 불순물 확산 영역 및 고농도 N형(N+) 불순물 확산 영역이다.
피모스 트랜지스터(230)에 포함되고 제2 전압인 전원 전압(VDD)에 연결된 제1 도전형 불순물 확산 영역인 P형 불순물 확산 영역(231), N형 웰(220), 및 P형 불순물 확산 영역(231)에 인접하여 배치되고 접지 전압(VSS)에 연결된 제1 도전형 불순물 확산 영역인 P형 불순물 확산 영역(270)은, 도 3에 도시된 바와 같이, 기생 PNP 바이폴러 접합 트랜지스터(Q3)를 형성하므로, CMOS 반도체 장치(200) 내에서 형성되는 기생 바이폴러 접합 트랜지스터들(Q1, Q2)의 동작에 의한 래치-업의 발생을 방지할 수 있다.
즉, N형 웰(220) 내에 형성된 접지 전압(VSS)에 연결된 P형 불순물 확산 영역(270)은 기존의 불순물 영역들과 측면(lateral) 기생 PNP 바이폴러 접합 트랜지스터(Q3)를 구성할 수 있으므로, 기생 PNP 바이폴러 접합 트랜지스터(Q1)를 통해 흐르는 정공(H)의 개수를 거의 0 로 감소시킬 수 있다. 그 결과, 기생 바이폴러 접합 트랜지스터들(Q1, Q2)의 동작에 의한 래치-업의 발생이 방지될 수 있다.
P형 기판(210)은 접지 전압(VSS)에 연결된 제1 도전형 불순물 확산 영역인 P 형 불순물 확산 영역(260)을 더 포함한다. P형 기판(210)과 N형 웰(220)이 순방향 바이어스가 되지 않도록, P형 불순물 확산 영역(260)에 기판 바이어스 전압인 접지 전압(VSS)이 인가된다.
N형 웰(220)은 전원 전압(VDD)에 연결된 제2 도전형 불순물 확산 영역인 N형 불순물 확산 영역(250)을 더 포함한다. P형 기판(210)과 N형 웰(220)이 순방향 바이어스가 되지 않도록, N형 불순물 확산 영역(250)에 전원 전압(VDD)이 바이어스(bias)된다. 그리고, 전원 전압(VDD)에 연결된 N형 불순물 확산 영역(250)과, N형 웰(220) 내에 포함되고 접지 전압(VSS)에 연결된 P형 불순물 확산 영역(270)은 정전 방전(ESD) 보호용 다이오드(diode)를 형성할 수 있다.
피모스 트랜지스터(230)는, 전원 전압(VDD)에 연결되고 소스인 P형 불순물 확산 영역(231), 게이트 전극(232), 및 드레인인 P형 불순물 확산 영역(233)을 포함한다.
엔모스 트랜지스터(240)는, 드레인인 N형 불순물 확산 영역(241), 게이트 전극(242), 및 접지 전압(VSS)에 연결되고 소스인 N형 불순물 확산 영역(243)을 포함한다.
도 3에 도시된 바와 같이, 예를 들어, 피모스 트랜지스터(230)의 게이트 전극(232) 및 엔모스 트랜지스터(240)의 게이트 전극(242)은 입력 단자(IN)에 공통으로 연결될 수 있고, 피모스 트랜지스터(230)의 드레인(233) 및 엔모스 트랜지스터(240)의 드레인(241)은 출력 단자(OUT)에 공통 연결될 수 있다. 피모스 트랜지스터(230) 및 엔모스 트랜지스터(240)가 전술한 연결 관계를 가지는 경우, CMOS 반도체 장치(200)는 인버터의 기능을 수행한다.
한편, 도 3에 도시된 바와 같이, 피모스 트랜지스터(230)의 소스(231), N형 웰(220), 및 P형 기판(210)은 각각 기생 PNP 바이폴러 접합 트랜지스터(Q1)의 이미터, 베이스, 및 컬렉터를 구성한다. 기생 PNP 바이폴러 접합 트랜지스터(Q1)는 수직(vertical) 기생 PNP 바이폴러 접합 트랜지스터라고도 한다.
또한, 엔모스 트랜지스터(240)의 소스(243), P형 기판(210), 및 N형 웰(220)은 각각 기생 NPN 바이폴러 접합 트랜지스터(Q2)의 이미터, 베이스, 및 컬렉터를 구성한다. 기생 NPN 바이폴러 접합 트랜지스터(Q2)는 측면 기생 PNP 바이폴러 접합 트랜지스터라고도 한다. 그리고, 도 3에서, Rw는 N형 웰(220)의 기생 저항을 지시하고, Rsub은 P형 기판(210)의 기생 저항을 지시한다.
CMOS 반도체 장치(200)에서의 래치-업의 발생 방지 동작이 다음과 같이 설명된다.
예를 들어, CMOS 반도체 장치(200)에 외부로부터 전원이 공급된 상태에서 출력 단자(OUT)에 전원 전압(VDD)보다 높은 외부 전압(즉, 잡음 또는 서지(surge))이 인가될 때 또는 전원 전압(VDD)의 전원 배선을 통해 전원 전압(VDD) 보다 높은 외부 전압이 인가될 때, 기생 트랜지스터(Q3)의 이미터-베이스 접합(즉, PN 접합)은 순방향 바이어스가 되므로, 기생 트랜지스터(Q1)가 턴-온(turn-on)되기 전에 기생 트랜지스터(Q1)가 턴-온된다. 그 이유는 기생 트랜지스터(Q1)의 컬렉터에는 P형 기판(210)의 기생 저항(Rsub)이 연결되고, 기생 트랜지스터(Q3)의 컬렉터에는 별도의 기생 저항이 연결되지 않기 때문이다. 따라서, 턴-온된 기생 트랜지스터(Q1)를 통 해 정공(H)이 접지 전압(VSS)에 연결된 P형 불순물 확산 영역(270)으로 이동하고, 턴-온되지 않은 기생 트랜지스터(Q1)를 통해 정공(H)은 이동하지 않는다.
그 결과, P형 기판(210)에 정공(H)이 주입되지 않으므로, 기생 트랜지스터(Q2)가 턴-온되지 않고 기생 트랜지스터(Q2)를 통해 전자(E)가 N형 웰(220)로 주입되지 않는다. 따라서, 기생 트랜지스터들(Q1, Q2)에 의해 발생되는 래치-업의 발생이 방지될 수 있다.
또한, CMOS 반도체 장치(200)에 외부로부터 전원이 공급된 상태에서 출력 단자(OUT)에 접지 전압(VSS)보다 낮은 외부 전압이 인가될 때 또는 접지 전압(VSS)의 전원 배선을 통해 접지 전압(VSS) 보다 낮은 외부 전압이 인가될 때도, 전술한 래치-업 의 발생 방지 동작과 유사한 동작이 기생 트랜지스터(Q3)에 의해 수행되어 래치-업의 발생이 방지될 수 있다.
한편, 본 발명에 따른 CMOS 반도체 장치는 도 3에 도시된 바람직한 실시예를 참조하여 설명되었지만, CMOS 반도체 장치(200)에 포함된 구성 요소들(210, 220, 230, 240, 250, 260, 270)의 도전형이 변경되고(즉, P형은 N형으로 그리고 N형은 P형으로 변경되고) 구성 요소들(230, 240, 250, 260, 270)에 인가되는 전압이 변경되는 경우(즉, 전원 전압(VDD)이 접지 전압(VSS)으로 그리고 접지 전압(VSS)이 전원 전압(VDD)으로 변경되는 경우)에도 본 발명에 따른 CMOS 반도체 장치는 적용될 수 있다.
도 4는 도 3의 CMOS 반도체 장치(200)에서의 기생 바이폴러 접합 트랜지스터들의 연결 관계를 나타내는 회로도이다. 도 4를 참조하여 래치-업의 발생 방지 동 작이 다음과 같이 설명된다.
예를 들어, 외부 전류 또는 외부 전압으로 인하여 출력 단자(OUT)에 전원 전압(VDD) 보다 높은 전압이 발생할 때, 기생 PNP 바이폴러 접합 트랜지스터(Q1)의 컬렉터에 연결된 P형 기판(도 3의 210)의 기생 저항(Rsub) 때문에, 외부 전압으로 인한 전류(I)는 기생 PNP 바이폴러 접합 트랜지스터(Q3)의 컬렉터 전류(IC3)가 되고 기생 PNP 바이폴러 접합 트랜지스터(Q1)의 컬렉터 전류(IC1)는 거의 0 이 된다.
그 결과, 기생 NPN 바이폴러 접합 트랜지스터(Q2)의 베이스 전류(IB2) 및 컬렉터 전류(IC2)와, 기생 PNP 바이폴러 접합 트랜지스터(Q1)의 베이스 전류(IB1)도 거의 0이 된다. 즉, 기생 PNP 바이폴러 접합 트랜지스터(Q3)는 도 2에 도시된 래치-업 발생의 전류 증가 무한 루프(LP)가 형성되는 것을 방지하고 외부 전압으로 인한 전류(I)를 자신의 전류 경로를 통해 전원 전압(VDD)으로부터 접지 전압(VSS)으로 흐르게 하므로(또는 우회(bypass)시키므로), 기생 트랜지스터들(Q1, Q2)에 의해 형성되는 래치-업의 발생을 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 CMOS 반도체 장치는 추가적으로 형성된 불순물 확산 영역에 의해 생성되는 기생 바이폴러 접합 트랜지스터를 이용하여 N형 웰과 P형 웰의 경계에서 발생하는 정공(또는 전자)을 포획할 수 있으므로, 기생 PNP 바이폴러 접합 트랜지스터 및 기생 NPN 바이폴러 접합 트랜지스터에 의해 생성되는 래치-업의 발생을 방지할 수 있다.

Claims (6)

  1. CMOS 반도체 장치에 있어서,
    제1 모스 트랜지스터를 포함하는 제1 웰; 및
    상기 제1 웰에 형성되고, 제2 모스 트랜지스터와, 제1 전압에 연결된 제1 도전형 불순물 확산 영역을 포함하는 제2 웰을 구비하며,
    상기 제2 모스 트랜지스터에 포함되고 제2 전압에 연결된 제1 도전형 불순물 확산 영역, 상기 제2 웰, 및 상기 제1 전압에 연결된 제1 도전형 불순물 확산 영역은 기생 바이폴러 접합 트랜지스터를 형성하여 상기 CMOS 반도체 장치 내에서 형성되는 기생 바이폴러 접합 트랜지스터들의 동작에 의한 래치-업의 발생을 방지하는 것을 특징으로 하는 CMOS 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 웰은 상기 제1 전압에 연결된 제1 도전형 불순물 확산 영역을 더 포함하며, 상기 제2 웰은 상기 제2 전압에 연결된 제2 도전형 불순물 확산 영역을 더 포함하는 것을 특징으로 하는 CMOS 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 웰은 P형 웰이고 상기 제2 웰은 N형 웰이며,
    상기 제1 모스 트랜지스터는 엔모스 트랜지스터이고 상기 제2 모스 트랜지스 터는 피모스 트랜지스터이며,
    상기 제1 도전형은 P형이고 상기 제2 도전형은 N형인 것을 특징으로 하는 CMOS 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 전압은 접지 전압이고, 상기 제2 전압은 전원 전압인 것을 특징으로 하는 CMOS 반도체 장치.
  5. CMOS 반도체 장치에 있어서,
    엔모스 트랜지스터를 포함하는 P형 기판; 및
    상기 P형 기판에 형성되고, 피모스 트랜지스터와, 접지 전압에 연결된 P형 불순물 확산 영역을 포함하는 N형 웰을 구비하며,
    상기 피모스 트랜지스터의 소스인 P형 불순물 확산 영역, 상기 N형 웰, 및 상기 접지 전압에 연결된 P형 불순물 확산 영역은 기생 바이폴러 접합 트랜지스터를 형성하여 상기 CMOS 반도체 장치 내에서 형성되는 기생 바이폴러 접합 트랜지스터들의 동작에 의한 래치-업의 발생을 방지하는 것을 특징으로 하는 CMOS 반도체 장치.
  6. 제5항에 있어서,
    상기 P형 기판은 상기 접지 전압에 연결된 P형 불순물 확산 영역을 더 포함 하며, 상기 N형 웰은 전원 전압에 연결된 N형 불순물 확산 영역을 더 포함하는 것을 특징으로 하는 CMOS 반도체 장치.
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JP2003197793A (ja) 2001-12-28 2003-07-11 Sanyo Electric Co Ltd チャージポンプ装置
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