JP2010503999A - ディープサブミクロン製造プロセスのための対称バイポーラ接合トランジスタ設計 - Google Patents

ディープサブミクロン製造プロセスのための対称バイポーラ接合トランジスタ設計 Download PDF

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Abstract

複数のベース端子リングのうちの如何なる２つのベース端子リングの間にもエミッタ端子リングを有するような複数のベース端子リングと、上記複数のベース端子リング及びエミッタ端子リングを囲むコレクタ端子リングとを含むバイポーラ接合トランジスタ、及びその製造方法の実施形態が開示される。

Description

本発明は半導体デバイス分野に関し、より具体的には、バイポーラ接合トランジスタ構造及びその製造方法に関する。
バイポーラ接合トランジスタ設計においては、最適なデバイス性能及びデバイス間の最適なマッチングを確保するためにデバイスの対称性が必要とされる。接続されたデバイス間の適切なマッチングにより、製造プロセスに起因する線形勾配及び非線形勾配を打ち消すために平均化技術を使用することが可能になる。バイポーラ接合トランジスタへの平均化の適用は、バイポーラ接合トランジスタを構成するストリップ状又は長方形の拡散型を交互配置することによって行うことができる。対称性により、更なる改善を達成することが可能である。このような平均化技術は、バイポーラ接合トランジスタを、例えばバンドギャップ電圧基準、温度センサ、及びダイ上の温度校正デバイス等の高精度回路に用いることを可能にする。伝統的なバイポーラ接合トランジスタ設計においては、対称性を維持するため、エミッタ端子は典型的に、ベース端子によって囲まれる正方形として描かれている。また、伝統的なバイポーラ接合トランジスタは、典型的にエミッタ端子を囲むコレクタ端子を含んでいる。
集積回路設計においてますます微細なデバイスを作り出すことへの要求が続くにつれ、より微細なデバイスを作り出すことの結果として、一定のデバイスの動作特性に影響を及ぼす新たな設計制約が生じる。これらの設計制約は、一定のデバイスの動作特性に影響を及ぼすという弊害を有するとはいっても、半導体デバイスの製造プロセス全体を通して均一性を確保するために必要である。製造プロセスにおける均一性は、特にディープサブミクロン半導体製造プロセスにおいて、大量生産で高い歩留まりを確保することの助けとなる。半導体製造プロセスにおいて均一性を確保するため、バイポーラ接合トランジスタ等のデバイスの物理的な寸法は幾つかの設計制約によって制限される。例えば、ディープサブミクロン製造プロセスにおいて、製造された集積回路の高い歩留まり及び信頼性を確保するためには、所与のデバイス用のマスク上に描かれ得る一定の寸法を制限する必要がある。一部のプロセスにおいては、拡散領域の最大幅寸法が制限される。
バイポーラ接合トランジスタは、所望の動作特性を確保するような特定のバイアス電流のために一定の面積を必要とするので、拡散領域の幅を制限することは、デバイスの長さを幅よりも大きくさせることになる。故に、半導体回路設計に使用される正方形のエミッタ端子を有する伝統的な正方形バイポーラ接合トランジスタは、最大幅寸法に従うように適応されなければならない。最大幅寸法に従うとき、正方形のエミッタ端子を有する伝統的なバイポーラ接合トランジスタは、もはや、効率的に動作するのに必要な面積を維持するため、幅よりも長い長さを有しなければならない。バイポーラ接合トランジスタの形状は、この場合、長方形の形状をとる。長方形バイポーラ接合トランジスタの非対称形状は、トランジスタの特性を、トランジスタの動作特性及びその他のデバイスとの間でのトランジスタのマッチング特性を低下させるように変化させてしまう。
対称性を保持したバイポーラ接合トランジスタ構造、及びその製造方法を提供する。
複数のベース端子リングのうちの如何なる２つのベース端子リングの間にもエミッタ端子リングを有するような複数のベース端子リングと、上記複数のベース端子リング及びエミッタ端子リングを囲むコレクタ端子リングとを含むバイポーラ接合トランジスタ、及びその製造方法の実施形態が開示される。
リング状バイポーラ接合トランジスタの一実施形態を例示する上面図である。 リング状バイポーラ接合トランジスタの一実施形態を例示する断面図である。 リング状バイポーラ接合トランジスタの一実施形態を例示する上面図である。 リング状バイポーラ接合トランジスタの一実施形態のアレイを例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。 一実施形態に従った、リング状バイポーラ接合トランジスタの一実施形態の製造方法を例示する図である。
以下、請求項記載発明を理解できるよう、数多くの具体的詳細事項を説明する。当業者に認識されるように、これらの具体的詳細事項は必ずしも、この開示を実施することには必要でない。また、本発明の実施形態をいたずらに不明瞭にしないよう、周知の半導体製造プロセス及び技術は特に詳細には説明しない。
本発明の実施形態は、Ｘ方向又はＹ方向の何れかでの拡散領域の最大寸法の制限を含む設計制約に従いながらも、バイポーラ接合トランジスタ（ＢＪＴ）の対称性を失わない、バイポーラ接合トランジスタの設計及びその製造プロセスを含む。この設計は、最大拡散幅寸法などの半導体製造プロセスの設計制約に従いながらもバイポーラ接合トランジスタの対称性を失わないよう、リング配置を用いる。図１は、一実施形態に係るリング状バイポーラ接合トランジスタ１００を示している。リング状バイポーラ接合トランジスタ１００は、拡散領域によって画成された、２つのベース端子リング１０５、エミッタ端子リング１１０、及びコレクタ端子リング１１５を含んでいる。
リング配置は、拡散領域の最大寸法を制限する設計制約に拘わらず、リング状バイポーラ接合トランジスタ１００の面積及び外周を互いに独立に寸法決定することを可能にする。例えば、リング状バイポーラ接合トランジスタ１００の一実施形態が、正方形に形成されたベース端子、エミッタ端子及びコレクタ端子のリングを有するように設計されるとき、正方形リングの幅は、長さとともに、トランジスタの面積対外周比を調整するよう、許容される最小寸法と最大寸法との間で調整され得る。リング状バイポーラ接合トランジスタ１００の一実施形態において、トランジスタが１／２の面積対外周比を有するように寸法が設計される。
リング状バイポーラ接合トランジスタ１００の対称性は、バイポーラ接合トランジスタに、例えば非対称な長方形配置より優れたデバイス間の相対的なマッチング等の、最適化されたデバイス特性を与える。また、リング状バイポーラ接合トランジスタ１００の対称性は、リング状バイポーラ接合トランジスタ１００の動作特性に大きい影響を及ぼすことなく、トランジスタを任意の方向に回転させることを可能にする。動作特性がデバイスの向きに依存しないため、半導体ダイ上でのリング状バイポーラ接合トランジスタ１００の配置に関して、より大きい柔軟性が得られる。
さらに、リング状レイアウトは、伝統的な正方形バイポーラ接合トランジスタ配置及び長方形バイポーラ接合トランジスタ配置と比較して、寄生ベース抵抗を低減する。リング状バイポーラ接合トランジスタ１００の一実施形態において、複数のベース端子リング１０５の使用により、電子又は正孔がエミッタ端子リング１１０へ、そしてそれから移動する経路が増加される。経路数が増加されるので、エミッタとベースとの間の抵抗が低減される。この寄生ベース抵抗の低減は、伝統的な配置に対して向上されたデバイス特性を有するリング状バイポーラ接合トランジスタ１００をもたらす。リング状バイポーラ接合トランジスタ１００の寄生ベース抵抗の低減による１つの効果は、電流利得係数が改善されることを含む。リング状バイポーラ接合トランジスタ１００の一実施形態において、寄生ベース抵抗は伝統的なバイポーラ接合トランジスタの値の半分に低減される。同様に、図３に示す実施形態のようなリング状バイポーラ接合トランジスタの一実施形態においては、寄生ベース抵抗は、更なるリングが追加されるにつれて低下する。この手法を拡大適用すると、寄生ベース抵抗及び電流係数の平均化効果がもたらされる。１つのリング状バイポーラ接合トランジスタ内での平均化の効果は、例えば図４に示す実施形態のようなアレイ状に配置された幾つかの“単位”バイポーラ接合トランジスタ間での相対的なマッチングの改善をもたらす。
リング状バイポーラ接合トランジスタ１００の実施形態における相対的マッチング特性及び低減されたベース抵抗は、トランジスタを、精密ダイオード回路に使用するのに適したものにする。精密ダイオードとして使用されるリング状バイポーラ接合トランジスタ１００の一実施形態においては、ベース端子リング１１０及びコレクタ端子リング１１５は互いに接続される。このダイオード構成は、例えばバンドギャップ電圧基準などの回路に使用されることが可能である。また、実施形態における相対的マッチング特性及び低減されたベース抵抗は、リング状バイポーラ接合トランジスタ１００を、例えばチップの確かな接合温度を取り出すために使用される温度センサ等の温度検知回路での使用に理想的なものにする。リング状バイポーラ接合トランジスタ１００の実施形態の上述の用途は、単に例として提示したものであり、限定として提示したものではない。
図１は、バイポーラ接合トランジスタのリング状レイアウトの一実施形態を示している。図１の実施形態は、２つのベース端子リング１０５、及び該２つのベース端子リング１０５の間のエミッタ端子リング１１０を含んでいる。さらに、図１の実施形態は、エミッタ端子リング１１０及びベース端子リング１０５を包囲するコレクタ端子リング１１５を含んでいる。ベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５のリングは、如何なる対称な幾何学形状を形成してもよい。一実施形態において、ベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５は、正方形の形状を形成する。他の一実施形態は、円の形状を形成するベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５を含む。
一実施形態において、内側のベース端子リング１０５は、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域１０１の周りに形成される。また、実施形態は、エミッタ端子リング１１０と各ベース端子リング１０５との間にシャロー・トレンチ・アイソレーション領域１０１を含んでもよい。同様に、実施形態は、コレクタ端子リング１１５とベース端子リング１０５との間にシャロー・トレンチ・アイソレーション領域１０１を含んでもよい。シャロー・トレンチ・アイソレーション領域１０１を含む一実施形態において、ベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５の幅は、所与のディープサブミクロン製造プロセスの均一性を確保するための拡散幅の設計制約に基づいて同一に描かれる。ベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５の幅は、一実施形態において、全て１μｍである。シャロー・トレンチ・アイソレーション領域１０１を含む他の一実施形態は、ベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５のうちの一部が同一の幅に描かれないように描かれる。
図２は、ベース端子リング１０５及びエミッタ端子リング１１０が基板２０５内のウェル２０１内に形成されたリング状バイポーラ接合トランジスタ断面図を例示している。リング状バイポーラ接合トランジスタ１００のＰＮＰ型の一実施形態においては、ウェル２０１はＰ型基板内のＮウェルを形成するようにドープされる。リング状バイポーラ接合トランジスタ１００のＮＰＮ型の一実施形態においては、ウェル２０１はＮ型基板内のＰウェルを形成するようにドープされる。一実施形態において、ウェル２０１は１×１０１６−１×１０１９原子／ｃｍ３の濃度を有するようにドープされる。リング状バイポーラ接合トランジスタ１００の実施形態は、０．０５μｍから０．２５μｍの範囲内の深さのウェル２０１を含む。一実施形態は０．１μｍの深さを有するウェル２０１を含む。
さらに、図２の実施形態は、ベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５を作り出す拡散領域を含んでいる。ＰＮＰ型の一実施形態においては、ベース端子リング１０５はＮ＋にドープされた拡散領域から形成され、エミッタ端子リング１１０及びコレクタ端子リング１１５はＰ＋にドープされた拡散領域から形成される。ＮＰＮ型の一実施形態においては、ベース端子リング１０５はＰ＋にドープされた拡散領域から形成され、エミッタ端子リング１１０及びコレクタ端子リング１１５はＮ＋にドープされた拡散領域から形成される。一部のＮＰＮ型及びＰＮＰ型の実施形態において、ベース端子リング１０５、エミッタ端子リング１１０及びコレクタ端子リング１１５の拡散領域は、１×１０１９−１×１０２１原子／ｃｍ３の濃度にドープされる。
本発明に従ったバイポーラ接合トランジスタの実施形態は、幾つかのベース端子リング１０５、及び幾つかのエミッタ端子リング１１０を含んでもよい。図３に示すこのような一実施形態においては、リング状バイポーラ接合トランジスタ１００は、コレクタ端子リング１１５によって囲まれた、３つのベース端子リング１０５及び２つのエミッタ端子リング１１０を含んでいる。故に、エミッタ端子リング１１０が１つのベース端子リング１０５を囲み且つ１つのベース端子リング１０５に包囲される限り、コレクタ端子リング１１５は如何なる数のエミッタ端子リング１１０及びベース端子リング１０５を囲んでいてもよい。
図４は、リング状バイポーラ接合トランジスタ１００のアレイの一実施形態を示している。リング状バイポーラ接合トランジスタ１００のアレイの一実施形態において、アレイに含まれる幾つかのリング状バイポーラトランジスタ１００は、単一のトランジスタとして機能するように並列接続され得る。リング状バイポーラ接合トランジスタ１００の対称性は、製造プロセスに起因する線形勾配及び非線形勾配を打ち消す平均化技術を可能にする、他のリング状バイポーラ接合トランジスタ１００間のマッチング特性を提供する。リング状バイポーラ接合トランジスタ１００のアレイの一実施形態は、例えば共重心（common-centroid）レイアウト等の平均化技術を用いるためにアレイ内のトランジスタ群を接続することを含む。アレイ状に形成されたリング状バイポーラ接合トランジスタ１００の実施形態は、如何なる数のリング状バイポーラ接合トランジスタ１００を含むアレイ群を形成してもよい。例えば、アレイ構成に形成されたリング状バイポーラ接合トランジスタ１００の実施形態は、３×３、１０×１０、又は１６×１６のリング状バイポーラ接合トランジスタ１００のアレイを含む。
図５Ａ−５Ｈは、リング状バイポーラ接合トランジスタ１００の一実施形態の形成法を示している。一実施形態において、図５Ａに示すように、基板５０１が形成され、基板５０１上に第１のマスク層５０５が形成される。ＰＮＰ型の一実施形態においては、基板５０１はＰ型基板である。代替的に、ＮＰＮ型の一実施形態においては、基板５０１はＮ型基板である。第１のマスク層は、ウェル５１０を画成することに適した何らかの周知の材料とし得る。一実施形態において、第１のマスク層５０５はリソグラフィで画成されるフォトレジストである。他の一実施形態においては、第１のマスク層５０５は、リソグラフィで画成された後にエッチングされた誘電体で形成される。或る一定の実施形態において、第１のマスク層５０５は複数の材料の複合積層体であってもよい。第１のマスク層５０５は、その後、ウェル５１０を形成するように不純物が添加されることになる基板５０１の領域を定めるようにパターニングされる。図５Ｂは、例えばイオン注入又は熱拡散などの方法を介した不純物添加によって基板５０１内にウェル５１０が形成された一実施形態を示している。一実施形態において、ウェル５１０は、Ｎウェルを形成するようにＮ＋ドーパントでドープされる場合、ｐ型基板内に形成される。他の一実施形態は、ｎ型基板５０１内にＰウェルを形成するようにＰ型ドーパントを用いることを含む。
ウェル５１０の形成後、第１のマスク層５０５は除去される。一実施形態において、第１のマスク層５０５はドライエッチングを用いて除去される。他の一実施形態において、第１のマスク層５０５はウェットエッチングを用いて除去される。第１のマスク層５０５が除去されると、一実施形態は、基板５０１及びウェル５１０上に形成されパターニングされた第２のマスク層５１５を含む。第２のマスク層５１５は、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域５１７を画成するために用いられる。図５Ｃに示すように第２のマスク層５１５で覆われていない領域は、トレンチを形成するようにエッチングされる。一実施形態において、トレンチは、ウェル５１０の半分の深さのシャロー・トレンチ・アイソレーション（ＳＴＩ）領域５１７を形成するようにエッチングされる。トレンチは、一実施形態において、異方性プラズマエッチングを用いてエッチングされ得る。その後、トレンチは誘電体で充填される。一実施形態において、トレンチは、例えば高密度プラズマ（ＨＤＰ）化学堆積プロセスを用いて、酸化物をブランケット堆積することによって充填される。この堆積プロセスは、パターニングされた第２のマスク層５１５の頂面上にも誘電体を形成する。該誘電体はその後、図５Ｄに示すように、シャロー・トレンチ・アイソレーション領域５１７を形成する誘電体の頂部がウェル５１０及び基板５０１とほぼ平坦になるように研磨される。酸化物の研磨は、化学的、機械的、あるいは電気機械的な研磨技術を含む如何なる研磨技術を用いて行われてもよい。
図５Ｅに示すように、第３のマスク層５２０が形成され、リング状バイポーラ接合トランジスタ１００のベース領域５２５を画成するようにパターニングされる。第３のマスク層５２０がパターニングされると、露出領域は、図５Ｆに示すようにウェル５１０内にベース領域５２５を作り出すためにドープされ、リング状バイポーラ接合トランジスタ１００の一実施形態のベース端子リング１０５が形成される。ＰＮＰ型の一実施形態においては、例えばリン、ヒ素又はアンチモン等のＮ型ドーパントが用いられ、Ｎ＋ベース領域５２５が形成される。ＮＰＮ型の一実施形態においては、例えばボロン等のＰ型ドーパントが用いられ、ｎ型基板５０１内のｐ型ドーパントでドープされたウェル５１０内にＰ＋ベース領域５２５が形成される。このドーピングは、熱拡散及びイオン注入を含む如何なるドーピング技術を用いて行われてもよい。そして、他のマスク層を除去するための上述の技術と同様のエッチング技術を用いて、第３のマスク層５２０が除去される。図５Ｇに示すように、第４のマスク層５３０が形成され、リング状バイポーラ接合トランジスタ１００のエミッタ領域５３５及びコレクタ領域５４０を画成するようにパターニングされる。そして、第４のマスク層５３０で覆われていない領域がドープされる。ＰＮＰ型の一実施形態においては、Ｐ型ドーパントを用いてＰ＋のエミッタ領域５３５及びコレクタ領域５４０が形成される。ＮＰＮ型の一実施形態においては、Ｎ型ドーパントを用いてＮ＋のエミッタ領域５３５及びコレクタ領域５４０が形成される。一実施形態において、エミッタ領域５３５及びコレクタ領域５４０が形成されると、第４のマスク層５３０は除去され、図５Ｈに断面を示したリング状バイポーラ接合トランジスタ１００の一実施形態が形成される。この時点で、残るはデバイスの相互接続を形成することのみである。
以上では本発明の実施形態を構造形状及び方法行為に特有の言葉で説明したが、理解されるように、添付の特許請求の範囲に規定される本発明の実施形態は必ずしも、ここで説明した具体的な形状又は行為に限定されるものではない。むしろ、これら具体的な形状及び行為は、請求項記載の発明をとりわけ良好な実施形態として開示されたものである。

Claims (20)

  1. 複数のベース端子リングであり、当該複数のベース端子リングのうちの如何なる２つのベース端子リングの間にもエミッタ端子リングを有する複数のベース端子リング；及び
    前記複数のベース端子リング及び前記エミッタ端子リングを囲むコレクタ端子リング；
    を有するバイポーラ接合トランジスタ。
  2. 如何なる２つのベース端子リングの間にもエミッタ端子リングを有する前記複数のベース端子リングは、Ｎウェル内に形成されている、請求項１に記載のバイポーラ接合トランジスタ。
  3. 前記複数のベース端子リングはＮ＋ドープト領域であり、前記エミッタ端子リングはＰ＋ドープト領域である、請求項２に記載のバイポーラ接合トランジスタ。
  4. 前記複数のベース端子リングと、前記エミッタ端子リングと、前記コレクタ端子リングとは、シャロー・トレンチ・アイソレーション領域によって分離されている、請求項２に記載のバイポーラ接合トランジスタ。
  5. 当該バイポーラ接合トランジスタはバイポーラ接合トランジスタアレイの一部である、請求項１に記載のバイポーラ接合トランジスタ。
  6. 前記バイポーラ接合トランジスタアレイは、バンドギャップ電圧基準、温度センサ、及びダイ上の温度校正デバイスからなる群から選択された部分回路である、請求項５に記載のバイポーラ接合トランジスタ。
  7. 前記複数のベース端子リング、前記エミッタ端子リング、及び前記コレクタ端子リングは正方形の形状を形成している、請求項１に記載のバイポーラ接合トランジスタ。
  8. 第１のベース端子リング；
    前記第１のベース端子リングの周囲に形成されたエミッタ端子リング；
    前記エミッタ端子リングの周囲に形成された第２のベース端子リング；及び
    前記第２のベース端子リングの外側に形成されたコレクタ端子リング；
    を有するバイポーラ接合トランジスタ。
  9. 前記第１のベース端子リング及び前記第２のベース端子リングはＮ＋ドープト領域である、請求項８に記載のバイポーラ接合トランジスタ。
  10. 前記第１のベース端子リングと、前記エミッタ端子リングと、前記第２のベース端子リングとは、シャロー・トレンチ・アイソレーション領域によって分離されている、請求項８に記載のバイポーラ接合トランジスタ。
  11. 前記第１のベース端子リング、前記エミッタ端子リング、及び前記第２のベース端子リングは正方形に形成されている、請求項１０に記載のバイポーラ接合トランジスタ。
  12. 当該バイポーラ接合トランジスタはバンドギャップ電圧基準回路の一部である、請求項１１に記載のバイポーラ接合トランジスタ。
  13. 前記第１のベース端子リング、前記エミッタ端子リング、前記第２のベース端子リング、及び前記コレクタ端子リングの幅は１μｍである、請求項１１に記載のバイポーラ接合トランジスタ。
  14. 前記第１のベース端子リング、前記エミッタ端子リング、及び前記第２のベース端子リングはPウェル内に形成されている、請求項１０に記載のバイポーラ接合トランジスタ。
  15. 基板内にウェルを形成する工程；
    前記ウェル内に、複数のリングを有するベース端子を形成する工程；
    前記複数のリングのうちの如何なる２つの間にもエミッタ端子リングを形成する工程；及び
    前記ベース端子リング及び前記エミッタ端子リングを包囲するコレクタ端子リングを形成する工程；
    を有する方法。
  16. 前記基板はｐ型基板であり、前記ウェルはNウェルである、請求項１５に記載の方法。
  17. 第１のリングと、第２のリングと、前記エミッタ端子リングと、前記コレクタ端子リングとを分離するシャロー・トレンチ・アイソレーション領域を形成する工程、を更に有する請求項１５に記載の方法。
  18. 前記シャロー・トレンチ・アイソレーション領域を形成する工程は、前記シャロー・トレンチ・アイソレーション領域を、前記ウェルのほぼ半分の深さに形成することを含む、請求項１７に記載の方法。
  19. エミッタ端子リングを形成する工程、及び前記コレクタ端子リングを形成する工程は、Ｐ＋ドープト領域を形成する工程を有する、請求項１６に記載の方法。
  20. リング状バイポーラ接合トランジスタのアレイを形成するために使用される請求項１５に記載の方法。
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