TW201526234A

TW201526234A - 半導體元件及其製造方法

Info

Publication number: TW201526234A
Application number: TW102146476A
Authority: TW
Inventors: Chih-Ling Hung; Hsin-Liang Chen; Wing-Chor Chan
Original assignee: Macronix Int Co Ltd
Priority date: 2013-12-16
Filing date: 2013-12-16
Publication date: 2015-07-01
Also published as: TWI559529B

Abstract

一種半導體元件，其利用設置淡摻雜區（HNMLDD）來增加射極（Emitter）周圍的濃度。當此元件在順向偏壓下操作時，在順向主動區可得到最大共射極電流增益，使得訊號放大，並且同時可過濾不必要的雜訊。此外，本發明之半導體元件更包括在射極與基極之間或是/及集極與基極之間設置場板，以改變兩極之間接面的電位分佈，提升接面的崩潰電壓。

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

電晶體是一種固態半導體元件，具有體積小、效率高、壽命長以及速度快等優點。近年來由於技術的進步，已有耐高壓、能承受高功率的電晶體出現，因此電晶體一直在高功率元件上扮演重要的角色。

雙載子接面電晶體（bipolar junction transistor, BJT）是一種利用三種不同摻雜區域形成兩個PN接面組合而成的電晶體。BJT是一種具有射極（Emitter, E）、基極（Base, B）和集極（Collector, C）三個端點的元件。BJT能夠放大訊號，並且具有較好的功率控制、高速工作以及耐久能力，所以BJT廣泛地使用在需控制電流的電路中，像是控制直流電源負載的開關元件、類比訊號放大器、三維雙極性模擬（3D bipolar simulation）、NPN元件、交流頻率回應（AC frequency response）等領域。而BJT亦為超高速離散邏輯電路的重要元件，其應用包括射極耦合邏輯（Emitter Coupled Logic, ECL）、功率切換（power switching）元件以及微波功率放大器。因此，在放大器的應用中，如何放大訊號，降低雜訊，且同時又能維持高崩潰電壓（breakdown voltage）則為一門極需解決的課題。

本發明提供一種半導體元件及半導體元件的製造方法，其可以改進半導體元件的共射極電流增益（common-emitter current gain），並維持元件的高崩潰電壓。

本發明提供一種半導體元件，包括：具有第一導電型的基底、具有第一導電型的第一井區、具有第二導電型的分隔區、具有第一導電型的第一摻雜區、具有第二導電型的第二摻雜區、具有第二導電型的第三摻雜區以及至少一場板。分隔區位於基底中，第一井區位於分隔區中。第一摻雜區位於第一井區中，且施加第一電壓。第二摻雜區位於第一摻雜區的第一側的第一井區中，且施加第二電壓。第三摻雜區位於第一摻雜區的第二側的分隔區中，且施加第三電壓。至少一場板位於第一摻雜區與第二摻雜區之間的基底上，或位於第一摻雜區與第三摻雜區之間的基底上，或位於第一摻雜區與第二摻雜區之間且第一摻雜區與第三摻雜區之間的基底上。

本發明之一實施例中，上述分隔區包括：具有第二導電型的第二井區以及埋入層。第二井區位於第一井區周圍。具有第二導電型的埋入層位於第一井區、第二井區下方的基底中，埋入層的摻雜濃度與第二井區的摻雜濃度不同。

本發明之一實施例中，上述分隔區包括具有第二導電型的深井區。

本發明之一實施例中，當上述第一導電型為P型，上述第二導電型為N型，上述第三電壓大於上述第一電壓且上述第一電壓大於上述第二電壓。

本發明之一實施例中，當上述第一導電型為N型，上述第二導電型為P型，上述第二電壓大於上述第一電壓且上述第一電壓大於上述第三電壓。

本發明之一實施例中，上述半導體元件更包括至少一隔離結構，位於至少一場板下方，且至少一場板覆蓋部分至少一隔離結構。

本發明之一實施例中，上述至少一場板材料包括多晶矽、金屬或其組合。

本發明提供一種半導體元件，包括：具有第一導電型的基底、具有第一導電型的第一井區、具有第二導電型的分隔區、具有第一導電型的第一摻雜區、具有第二導電型的淡摻雜區、具有第二導電型的第二摻雜區、具有第二導電型的第三摻雜區以及至少一場板。第一井區與分隔區位於基底中，其中第一井區位於分隔區中。具有第一導電型的第一摻雜區，位於第一井區中。淡摻雜區，位於第一井區中。第二摻雜區，位於第一摻雜區的第一側的淡摻雜區中。第三摻雜區，位於第一摻雜區的第二側的分隔區中。至少一場板，位於第一摻雜區與第二摻雜區之間並與淡摻雜區接觸的基底上，或位於第一摻雜區與第三摻雜區之間的基底上，或位於第一摻雜區與第三摻雜區之間的基底上以及位於第一摻雜區與第二摻雜區之間的基底上並與淡摻雜區接觸。

本發明之一實施例中，上述分隔區包括：具有第二導電型的第二井區以及具有第二導電型的埋入層。第二井區位於第一井區周圍。埋入層位於第一井區、第二井區下方的基底中，埋入層的摻雜濃度與第二井區的摻雜濃度不同。

本發明提供一種半導體元件的製造方法，包括：提供具有第一導電型的基底。於基底中形成具有第一導電型的第一井區。於基底中形成具有第二導電型的分隔區，其中第一井區位於分隔區中。於第一井區中形成具有第一導電型的第一摻雜區。於第一井區中形成具有第二導電型的淡摻雜區。於第一摻雜區的第一側的淡摻雜區中形成具有第二導電型的第二摻雜區。於第一摻雜區的第二側的分隔區中形成具有第二導電型的第三摻雜區。形成至少一場板於第一摻雜區與第二摻雜區之間並與淡摻雜區接觸的基底上，或於第一摻雜區與第三摻雜區之間的基底上，或於第一摻雜區與第三摻雜區之間的基底上以及於第一摻雜區與第二摻雜區之間的基底上並與淡摻雜區接觸。

本發明提供一種半導體元件，不只應用在直流電路元件上，亦可應用在靜電放電（Electrostatic Discharge，ESD）保護元件上。

本發明提供一種半導體元件的製造方法，可以與現有的標準製程相容，不需要額外增加光罩，而使崩潰電壓提升。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下的實施例中，當該第一導電型為P型，該第二導電型為N型；當該第一導電型為N型，該第二導電型為P型。P型的摻質例如是硼或二氟化硼。N型的摻質例如是磷或是砷。在本實施例中，可以第一導電型為P型，第二導電型為N型為例來實施，但本發明並不以此為限。

在以下的實施例中，所使用之單數形式「一」意欲包括複數形式，除非上下文中另外明確指明。更詳細地說，以下所描述的場板、結構以及/或元件時，也代表至少一場板、結構以及/或元件，但本發明並不以此為限。

以下將以雙載子接面電晶體（bipolar junction transistor, BJT）為例對本發明之半導體元件進行更詳細的說明，但並不代表本發明的半導體元件結構僅限於雙載子接面電晶體。

圖1為本發明第一實施例之半導體元件的剖面示意圖。

請參照圖1，本發明第一實施例之半導體元件11包括具有第一導電型的基底100、具有第一導電型的第一井區110、具有第二導電型的分隔區120、具有第一導電型的第一摻雜區210、具有第二導電型的淡摻雜區225、具有第二導電型的第二摻雜區220、具有第二導電型的第三摻雜區230以及至少一場板10。

基底100的材料例如是半導體材料。半導體材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質、或絕緣層上覆矽（SOI）或任何適合用於本發明製程的物理結構。

具有第一導電型的第一井區110位於基底100中。第一井區110例如是P型井區（P-type well）、P型埋入層（P+ buried layer）、P型植入區（P-implant region）或其組合的堆疊。在一實施例中，第一井區110的摻質例如是硼或是二氟化硼，第一井區110的摻雜濃度例如是8 x10¹⁴ /cm³ 至5x10¹⁷ /cm³ 。

具有第二導電型的分隔區120位於基底100中，且第一井區110位於分隔區120中。更具體地說，在一實施例中，分隔區120包括具有第二導電型的第二井區130以及具有第二導電型的埋入層140。第二井區130位於第一井區110周圍。埋入層140位於第一井區110以及第二井區130下方的基底100中。埋入層140的摻雜濃度可以大於第二井區130的摻雜濃度。埋入層140例如是N型磊晶層（N-epi）、N型深井（deep N-type well），或多重N型埋入層堆疊（multiple N+ buried layer stack）。第二井區130可以是N型井區（N-type well）、N型埋入層（N+ buried layer）、N型植入（N-implant）或其組合的堆疊。在一實施例中，埋入層140與第二井區130的摻質例如是磷或是砷，埋入層140的摻雜濃度例如是8x10¹⁴ /cm³ 至8x10¹⁷ /cm³ ；第二井區130的摻雜濃度例如是8x10^14/ cm³ 至1x10¹⁷ /cm³ 。

本發明之半導體元件11更包括具有第一導電型的外圍井區160。外圍井區160在分隔區120的周圍。上述第一井區110的摻雜濃度與外圍井區160的摻雜濃度可以相同或相異。在一實施例中，第一井區110與外圍井區160的摻質例如是硼或是二氟化硼，第一井區110與外圍井區160的摻雜濃度例如是8x10¹⁴ /cm³ 至5x10¹⁷ /cm³ 。

具有第一導電型的第一摻雜區210位於第一井區110中。第一摻雜區210例如是P型濃摻雜（P+）區，其可做為基極（base）。在一實施例中，第一摻雜區210的摻質例如是硼或是二氟化硼，第一摻雜區210的摻雜濃度例如是8x10¹⁷ /cm³ 至4x10²⁰ /cm³ 。

具有第二導電型的淡摻雜區225位於第一摻雜區210的第一側的第一井區110中。具有第二導電型的第二摻雜區220位於第一摻雜區210的第一側的淡摻雜區225中。淡摻雜區225例如是N型淡摻雜區；而第二摻雜區220例如是N型濃摻雜（N+）區，其可做為射極（emitter）。在一實施例中，第二摻雜區220的摻質例如是砷或是磷，第二摻雜區220的摻雜濃度例如是8x10¹⁷ /cm³ 至4x10²⁰ /cm³ 。淡摻雜區225的摻雜濃度介於上述分隔區120的摻雜濃度與第二摻雜區220的摻雜濃度之間。更具體地說，淡摻雜區225的摻雜濃度是第二摻雜區220的摻雜濃度的1/1000至1/100。在一實施例中，淡摻雜區225的摻雜濃度例如是8x10¹⁴ /cm³ 至4x10¹⁸ /cm³ ；分隔區120的摻雜濃度例如是8x10¹⁴ /cm³ 至8x10¹⁷ /cm³ ；第二摻雜區220的摻雜濃度例如是8x10¹⁷ /cm³ 至4x10²⁰ /cm³ 。

具有第二導電型的第三摻雜區230位於第一摻雜區210的第二側的分隔區120中。第三摻雜區230的摻雜濃度可以與第二摻雜區220的摻雜濃度相同或相異。第三摻雜區230例如是N型濃摻雜（N+）區，其可做為集極（collector）。在一實施例中，第三摻雜區230的摻質例如是砷或是磷，第三摻雜區230的摻雜濃度例如是8x10¹⁷ /cm³ 至4x10²⁰ /cm³ 。

本發明之半導體元件11更包括具有第一導電型的第四摻雜區240。第四摻雜區240位於外圍井區160中。第四摻雜區240的摻雜濃度可以與第一摻雜區210的摻雜濃度相同或相異。第四摻雜區240例如是P型濃摻雜（P+）區，其可以與基底100電性連接。在一實施例中，第四摻雜區240的摻質例如是硼或是二氟化硼，第四摻雜區240的摻雜濃度例如是8x10¹⁷ /cm³ 至4x10²⁰ /cm³ 。

場板10位於第一摻雜區210與第二摻雜區220之間的基底100上並且與淡摻雜區225接觸。更詳細地說，場板10位於淡摻雜區225與第一井區110上，並且與淡摻雜區225接觸，其可以部分覆蓋第二摻雜區220，亦可以未覆蓋第二摻雜區220。場板10的材料包括多晶矽、金屬或其組合。

此外，本發明之半導體元件11在未配置場板10的各摻雜區之間的基底100上分別配置隔離結構30。更詳細地說，隔離結構30可以是配置在第一摻雜區210與第三摻雜區230之間的第一井區110與第二井區130上、第三摻雜區230與第四摻雜區240之間的第二井區130上，以及第四摻雜區240外側的外圍井區160上。隔離結構30的材料例如是氧化矽、摻雜氧化矽、氮化矽或其組合。

本發明之半導體元件11與另一個半導體元件對稱且以共射極（第二摻雜區220）的方式設置（如圖1所示），然而，本發明之半導體元件也可以與另一個半導體元件不對稱設置。

本發明實施例之半導體元件11在操作時，可於第一摻雜區210施加第一電壓V1；於第二摻雜區220施加第二電壓V2；於第三摻雜區230施加第三電壓V3。在一實施例中，半導體元件11為NPN型BJT元件，所施加的第三電壓V3大於第一電壓V1且第一電壓V1大於第二電壓V2時，第一摻雜區210與第二摻雜區220之間接面為（例如射極接面）順向偏壓，第二摻雜區220與第三摻雜區230之間接面為（例如集極接面）逆向偏壓，此時順向主動區可得到最大共射極電流增益（Beta），使得訊號放大。在另一實施例中，半導體元件11為PNP型BJT元件，所施加的第二電壓V2大於第一電壓V1且第一電壓V1大於第三電壓V3，則順向主動區可得到最大共射極電流增益，使得訊號放大。

本發明實施例之半導體元件11具有場板10，其配置於各摻雜區之間的基底100上，可使半導體元件11的電位分佈均勻，改進第一摻雜區210（例如基極）與第二摻雜區220（例如射極）之間接面的崩潰電壓，因此BJT元件可應用於高壓半導體元件且適用於任意電壓的直流電路元件。

圖2為本發明第二實施例之半導體元件的剖面示意圖。請參照圖2，本實施例之半導體元件12與第一實施例之半導體元件11相似，不同之處在於：場板10位於第一摻雜區210與第三摻雜區230之間的基底100上。更詳細地說，場板10位於第一井區110與第二井區130上。此外，在未配置場板10的各摻雜區之間的基底100上，例如第一摻雜區210與第二摻雜區220之間的基底100上、第三摻雜區230與第四摻雜區240之間的基底100上，以及第四摻雜區240外側的基底100上配置隔離結構30。本實施例之場板10可改進第一摻雜區210（例如基極）與第三摻雜區230（例如集極）之間接面的崩潰電壓，使其電位分佈均勻。

圖3為本發明第三實施例之半導體元件的剖面示意圖。請參照圖3，本實施例之半導體元件13與第一實施例之半導體元件11相似，不同之處在於：本實施例之半導體元件13的場板10不僅位於第一摻雜區210與第二摻雜區220之間的淡摻雜區225與第一井區110上並且與淡摻雜區225接觸，同時也位於第一摻雜區210與第三摻雜區230之間的第一井區110與第二井區130上。場板10可以部分覆蓋第二摻雜區220，亦可以未覆蓋第二摻雜區220。此外，在未配置場板10的各摻雜區之間的基底100上，例如第三摻雜區230與第四摻雜區240之間的第二井區130上，以及第四摻雜區240外側的外圍井區160上配置隔離結構32。本實施例之場板10可改進第一摻雜區210（例如基極）與第二摻雜區220（例如射極）之間接面的崩潰電壓以及第一摻雜區210（例如基極）與第三摻雜區230（例如集極）之間接面的崩潰電壓，使其電位分佈均勻。

在上述半導體元件11、12、13中，第二摻雜區220（例如射極）與第三摻雜區230（例如集極）之間的距離可最適化以避免橫向擊穿（lateral punch through）。場板10可用來分隔第一摻雜區210（例如基極）與第二摻雜區220（例如射極），以及第一摻雜區210（例如基極）與第三摻雜區230（例如集極），並均勻其電位分佈，因此，基極（第一摻雜區210）的寬度可以減少，以縮小整個元件的尺寸。而且場板10的尺寸也可經由製程精準的控制。

上述半導體元件11、12、13在第二摻雜區（例如N+射極）220的周圍設置淡摻雜區（例如HNMLDD）225，亦即將第二摻雜區220設置在淡摻雜區225中，由於淡摻雜區225的摻雜濃度高於第一井區110的摻雜濃度，因此，藉由淡摻雜區225的設置可以增加第二摻雜區220周圍區域的摻雜濃度，增進BJT元件的共射極電流增益。共射極電流增益為BJT元件定義放大容量的重要參數，在訊號放大時，可以使得應用在放大器的BJT元件可過濾不必要的雜訊。

此外，上述半導體元件11、13在基極（第一摻雜區210）與射極（第二摻雜區220）之間設置場板10，可使半導體元件11、13內的電位均勻分佈，進而提升基極與射極之間之摻雜區接面的崩潰電壓。上述半導體元件12、13在基極（第一摻雜區210）與集極（第三摻雜區230）之間設置場板10，可使半導體元件12、13內的電位均勻分佈，進而提升基極與集極之間之摻雜區接面的崩潰電壓。集極與射極之間的距離可以最佳化以避免側向擊穿（lateral punch through）。因此本發明之半導體元件可應用於高壓半導體元件，並且不只應用在直流電路元件上，亦可應用在靜電放電保護元件上。

圖4為本發明第四實施例之半導體元件的剖面示意圖。圖5為本發明第五實施例之半導體元件的剖面示意圖。圖6為本發明第六實施例之半導體元件的剖面示意圖。

請參照圖4至圖6，第四至第六實施例之半導體元件14、15、16分別與第一至第三實施例之半導體元件11、12、13相似，不同之處在於本發明第四至第六實施例之半導體元件14、15、16分別更包括在場板10下方設置隔離結構32，使場板10覆蓋部分隔離結構32。隔離結構32包括區域氧化結構（LOCOS）、淺溝渠隔離結構（STI）以及深溝渠隔離結構（DTI）。

圖7為本發明第七實施例之半導體元件的剖面示意圖。圖8為本發明第八實施例之半導體元件的剖面示意圖。圖9為本發明第九實施例之半導體元件的剖面示意圖。

請參照圖7至圖9，第七至第九實施例之半導體元件17、18、19分別與第一至第三實施例之半導體元件11、12、13相似，不同之處在於分隔區120是具有第二導電型的深井區150。深井區150的摻質例如是磷或是砷，深井區150的摻雜濃度例如是5x10¹⁴ /cm³ 至8x10¹⁷ /cm³ 。深井區150可應用於三重井（triple well）或多重井製程。深井區150的摻雜濃度可以小於第二井區130與埋入層140的摻雜濃度，以提升崩潰電壓。

圖10為本發明第十實施例之半導體元件的剖面示意圖。圖11為本發明第十一實施例之半導體元件的剖面示意圖。圖12為本發明第十二實施例之半導體元件的剖面示意圖。

請參照圖10至圖12，第十至第十二實施例之半導體元件20、21、22分別與第七至第九實施例相似之半導體元件17、18、19，不同之處在於本發明第十至第十二實施例之半導體元件20、21、22更包括隔離結構32，位於場板10下方，且場板10覆蓋部分隔離結構32。

以下請參照圖1來說明本發明之半導體元件的製造方法。

請參照圖1，提供具有第一導電型的基底100。基底100的材料例如是半導體材料。半導體材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。

於基底100中形成具有第一導電型的第一井區110。第一井區110的形成方法可在基底100上先形成離子植入罩幕，利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。在一實施例中，第一井區110的摻質例如是硼或是二氟化硼，第一井區110的摻雜劑量例如是8.00x10¹¹ /cm² 至8.00x10¹³ /cm² 。

於基底100中形成具有第二導電型的分隔區120，其中第一井區110位於分隔區120中。更具體地說，分隔區120的形成方法包括：於第一井區110周圍形成具有第二導電型的第二井區130。於第一井區110、第二井區130下方以及基底100中形成具有第二導電型的埋入層140。第二井區130以及埋入層140可以分別在基底100上先形成離子植入罩幕，利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。第二井區130以及埋入層140的形成順序可以依照實際的需要調整，並無特別的限制。埋入層140的摻雜濃度可與第二井區130的摻雜濃度不同。在一實施例中，埋入層140與第二井區130的摻質例如是磷或是砷，埋入層140的摻雜劑量例如是1.00x10¹² /cm² 至8.00x10¹⁴ /cm² ；第二井區130的摻雜劑量例如是1.00x10¹² /cm² 至1.00x10¹⁴ /cm² 。

在一實施例中，本發明之半導體元件更包括具有第一導電型的外圍井區160。外圍井區160環繞分隔區120的周圍。外圍井區160可在基底100上先形成離子植入罩幕，利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。外圍井區160的摻質例如是硼或是二氟化硼，外圍井區160的摻雜劑量例如是1.00x10¹² /cm² 至5.00x10¹³ /cm² ，外圍井區160與第一井區110可以同時形成。

於第一井區110中形成具有第一導電型的第一摻雜區210。第一摻雜區210可利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。在一實施例中，第一摻雜區210的摻質例如是硼或是二氟化硼，第一摻雜區210的摻雜劑量例如是8x10¹⁴ /cm² 至8.00x10¹⁵ /cm² 。

於第一摻雜區210的第一側的第一井區110中形成淡摻雜區225。淡摻雜區225可利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。淡摻雜區225的摻雜濃度介於上述分隔區120的摻雜濃度與上述第二摻雜區220的摻雜濃度之間。淡摻雜區225的摻雜劑量例如是1.00x10¹³ /cm² 至8.00x10¹⁴ /cm² ；分隔區120的摻雜劑量例如是1.00x10¹³ /cm² 至1.10x10¹³ /cm² ；第二摻雜區220的摻雜劑量例如是8.00x10¹⁴ /cm² 至8.00x10¹⁵ /cm² 。

在淡摻雜區225中形成具有第二導電型的第二摻雜區220，並於第一摻雜區210的第二側的分隔區120中形成具有第二導電型的第三摻雜區230。第二摻雜區220與第三摻雜區230可利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。在一實施例中，第二摻雜區220與第三摻雜區230的摻質例如是砷或是磷，第二摻雜區220的摻雜劑量例如是8.00x10¹⁴ /cm² 至8.00x10¹⁵ /cm² 。

在一實施例中，本發明之半導體元件的製造法更包括在外圍井區160中形成具有第一導電型的第四摻雜區240。第四摻雜區240可利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。在一實施例中，第四摻雜區240的摻質例如是硼或是二氟化硼，第四摻雜區240的摻雜劑量例如是8x10¹⁴ /cm² 至8x10¹⁵ /cm² 。第四摻雜區240可以與第一摻雜區210同時形成。

請參照圖1，於第一摻雜區210與第三摻雜區230之間的基底100上、於第三摻雜區230與第四摻雜區240之間的基底100上，以及於第四摻雜區240外側的基底100上分別形成隔離結構30。隔離結構30包括區域氧化結構、淺溝渠隔離結構以及深溝渠隔離結構。於第一摻雜區210與第二摻雜區220之間的淡摻雜區225與第一井區110上形成場板10，使場板10與淡摻雜區225接觸。場板10可部分覆蓋第二摻雜區220，亦可未覆蓋第二摻雜區220。

圖2與圖3之半導體元件12、13的製造方法與圖1之半導體元件11的製造方法相似，其差異點在於場板10以及隔離結構30的位置不同。

圖4至圖6之半導體元件14至16的製造方法與上述第一至第三實施例之半導體元件11至13的製造方法相似，不同之處在於更包括於場板10下方形成隔離結構32。隔離結構32可以與隔離結構30同時形成。

圖7至圖9之半導體元件17至19的製造方法與上述第一至第三實施例之半導體元件11至13的製造方法相似，不同之處在於分隔區120為具有第二導電型的深井區150。深井區150可以利用離子植入法將摻質植入於基底100之後，再透過回火製程來形成之。

圖10至圖12之半導體元件20至22之半導體元件的製造方法與圖7至圖9之半導體元件17至19的製造方法與相似，其差異點在於更包括於場板10下方形成隔離結構32。隔離結構32可以與隔離結構30同時形成。

綜上所述，本發明可藉由配置第二摻雜區（例如射極）於淡摻雜區中，使得第二摻雜區（例如射極）的濃度增加，進而改進半導體元件的共射極電流增益，並維持元件的高崩潰電壓。另外，本發明配置一場板於各摻雜區之間的基底上，可均勻半導體元件內的電位分佈，並使得其接面的崩潰電壓提升。

此外，本發明之半導體元件的製造方法，可以與現有的標準製程相容，且應用在任何製程以及任意操作電壓，不需要額外增加光罩，而提升半導體元件的崩潰電壓。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧場板
11、12、13、14、15、16、17、18、19、20、21、22‧‧‧半導體元件
30、32‧‧‧隔離結構
100‧‧‧基底
110‧‧‧第一井區
120‧‧‧分隔區
130‧‧‧第二井區
140‧‧‧埋入層
150‧‧‧深井區
160‧‧‧外圍井區
210‧‧‧第一摻雜區
220‧‧‧第二摻雜區
225‧‧‧淡摻雜區
230‧‧‧第三摻雜區
240‧‧‧第四摻雜區
V1‧‧‧第一電壓
V2‧‧‧第二電壓
V3‧‧‧第三電壓

圖1為本發明第一實施例之半導體元件的剖面示意圖。圖2為本發明第二實施例之半導體元件的剖面示意圖。圖3為本發明第三實施例之半導體元件的剖面示意圖。圖4為本發明第四實施例之半導體元件的剖面示意圖。圖5為本發明第五實施例之半導體元件的剖面示意圖。圖6為本發明第六實施例之半導體元件的剖面示意圖。圖7為本發明第七實施例之半導體元件的剖面示意圖。圖8為本發明第八實施例之半導體元件的剖面示意圖。圖9為本發明第九實施例之半導體元件的剖面示意圖。圖10為本發明第十實施例之半導體元件的剖面示意圖。圖11為本發明第十一實施例之半導體元件的剖面示意圖。圖12為本發明第十二實施例之半導體元件的剖面示意圖。

10‧‧‧場板

11‧‧‧半導體元件

30‧‧‧隔離結構

100‧‧‧基底

110‧‧‧第一井區

120‧‧‧分隔區

130‧‧‧第二井區

140‧‧‧埋入層

160‧‧‧外圍井區

210‧‧‧第一摻雜區

220‧‧‧第二摻雜區

225‧‧‧淡摻雜區

230‧‧‧第三摻雜區

240‧‧‧第四摻雜區

V1‧‧‧第一電壓

V2‧‧‧第二電壓

V3‧‧‧第三電壓

Claims

一種半導體元件，包括：具有一第一導電型的一基底；具有該第一導電型的一第一井區，位於該基底中；具有一第二導電型的一分隔區，位於該基底中，其中該第一井區位於該分隔區中；具有該第一導電型的一第一摻雜區，位於該第一井區中，且在該第一摻雜區施加一第一電壓；具有該第二導電型的一第二摻雜區，位於該第一摻雜區的一第一側的該第一井區中，且在該第二摻雜區施加一第二電壓；具有該第二導電型的一第三摻雜區，位於該第一摻雜區的一第二側的該分隔區中，且在該第三摻雜區施加一第三電壓；以及至少一場板，位於該第一摻雜區與該第二摻雜區之間的該基底上，或位於該第一摻雜區與該第三摻雜區之間的該基底上，或位於該第一摻雜區與該第二摻雜區之間以及該第一摻雜區與該第三摻雜區之間的該基底上。
如申請專利範圍第1項所述的半導體元件，其中該分隔區包括：具有該第二導電型的一第二井區，位於該第一井區周圍；以及具有該第二導電型的一埋入層，位於該第一井區以及該第二井區下方的該基底中，其中該埋入層的摻雜濃度與該第二井區的摻雜濃度不同。
如申請專利範圍第1項所述的半導體元件，其中該分隔區包括具有該第二導電型的一深井區。
如申請專利範圍第1項所述的半導體元件，其中當該第一導電型為P型且該第二導電型為N型時，該第三電壓大於該第一電壓且該第一電壓大於該第二電壓。
如申請專利範圍第1項所述的半導體元件，其中當該第一導電型為N型且該第二導電型為P型時，該第二電壓大於該第一電壓且該第一電壓大於該第三電壓。
如申請專利範圍第1項所述的半導體元件，更包括至少一隔離結構，位於該至少一場板下方，且該至少一場板覆蓋部分該至少一隔離結構。
如申請專利範圍第1項所述的半導體元件，其中該至少一場板材料包括多晶矽、金屬或其組合。
一種半導體元件，包括：具有一第一導電型的一基底；具有該第一導電型的一第一井區，位於該基底中；具有一第二導電型的一分隔區，位於該基底中，其中該第一井區位於該分隔區中；具有該第一導電型的一第一摻雜區，位於該第一井區中；具有該第二導電型的一淡摻雜區，位於該第一摻雜區的一第一側的該第一井區中；具有該第二導電型的一第二摻雜區，位於該淡摻雜區中；具有該第二導電型的一第三摻雜區，位於該第一摻雜區的一第二側的該分隔區中；以及至少一場板，位於該第一摻雜區與該第二摻雜區之間並與該淡摻雜區接觸的該基底上，或位於該第一摻雜區與該第三摻雜區之間的該基底上，或位於位於該第一摻雜區與該第三摻雜區之間的該基底上以及該第一摻雜區與該第二摻雜區之間的該基底上並與該淡摻雜區接觸。
如申請專利範圍第8項所述的半導體元件，其中該分隔區包括：具有該第二導電型的一第二井區，位於該第一井區周圍；以及具有該第二導電型的一埋入層，位於該第一井區、該第二井區下方以及該基底中，其中該埋入層的摻雜濃度與該第二井區的摻雜濃度不同。
一種半導體元件的製造方法，包括：提供具有一第一導電型的一基底；於該基底中形成具有該第一導電型的一第一井區；於該基底中形成具有一第二導電型的一分隔區，其中該第一井區位於該分隔區中；於該第一井區中形成具有該第一導電型的一第一摻雜區；於該第一摻雜區的一第一側的該第一井區中形成具有該第二導電型的一淡摻雜區；於該淡摻雜區中形成具有該第二導電型的一第二摻雜區；於該第一摻雜區的一第二側的該分隔區中形成具有該第二導電型的一第三摻雜區；以及形成至少一場板於該第一摻雜區與該第二摻雜區之間並與該淡摻雜區接觸的該基底上，或於該第一摻雜區與該第三摻雜區之間的該基底上，或於該第一摻雜區與該第三摻雜區之間的該基底上以及於該第一摻雜區與該第二摻雜區之間的該基底上並與該淡摻雜區接觸。