JP4354427B2 - トランジスタ組立体およびその製造方法 - Google Patents

Description

本発明は、トランジスタ領域のどの部分が、別のトランジスタ領域の他の部分から電気的に絶縁されるかが多結晶半導体層中の構造によって決まるトランジスタ組立体およびその製造方法に関する。

高周波トランジスタは、一般に技術系統別に分類される。高周波トランジスタは、その微細さと、非常に平坦なドーピング特性とを特徴とする。エミッタコンタクトおよびベースコンタクトは、フィンガー（指）のような形状で表面に配置されている。ある従来の拡散型高周波トランジスタでは、コレクタは裏面から接続されている。別の従来の例では、高周波トランジスタが集積回路（ＩＣ）上に配置されている場合、コレクタはさらに表面からも供給されている。従来の例では、１つの技術系統に属する各種のトランジスタ同士の違いは、エミッタフィンガーおよびベースフィンガーの数のみである場合が多い。従来の低レベル信号トランジスタには、一般に、１〜約５０のエミッタフィンガーが設けられている。一方、パワートランジスタには、最大１０００ものフィンガーが設けられている。

高周波で低レベル信号の拡散型トランジスタが採用されている従来の例では、実際に使用されているトランジスタの面積は、チップ全体の面積のほんの一部にすぎない場合が多い。しかし、取り付け時の処理の境界条件として、ある最低限のチップサイズが必要である。

今日、多くの従来例で必要とされる最低限のチップ面積は、約０．２０×０．２０ｍｍ^２である。従って、チップ面積の相当部分が、しばしば使用されないままである。このため、チップ面積と、実際に使用されるトランジスタ面積とが一致する場合と比較して、製造コストが著しく上昇する。

残りの未使用チップ面積を活用するために、従来のトランジスタを製造する製造業者の多くが、１つのチップ上に複数のトランジスタセルを配置した。これらの複数のトランジスタは、金属層（金属レベル）での必要性に応じて、様々な方法で接続可能である。これにより、フォトマスクに対する要求は限定されている。

さらに、これらの従来の例では、製造可能な種類のうちどの種類のトランジスタを最終的に作るかを、ウェハー処理の最後、またはウェハーの製造工程の最後になって決めればよいので、トランジスタ組立体の製造業者は、顧客の要求の変化に応じて柔軟に対応できる。

従来の高周波トランジスタの製造業者の多くが、伝統的なプレーナ処理またはこれに変形や修正を加えた処理を採用している。このようにして複数の設計をする場合、チップ上に個々のトランジスタセルを他のセルから絶縁して配する必要がある。図８は、従来のトランジスタ構造を説明するための図である。

図８に図示された組立体の底部に設けられた層１１は、コレクタコンタクトである。コレクタコンタクトの上に配置された層２１は、コレクタ２１を形成する。コレクタコンタクト１１とは逆側のコレクタ２１の面上には、ベースウェル３１が配置され、この面の一部を覆っている。コレクタコンタクトとは逆側のコレクタ２１の面の残りの部分は、フィールド酸化膜６１により被覆されている。

ベースコンタクト８１の下に配置されたベース接触部４１と、エミッタコンタクト９１の下に配置されたエミッタ領域５１とは、ベースウェル３１中に交互に設けられ、コレクタ２１とは逆側の面に接している。ベースウェル３１は、エミッタコンタクトまたはベースコンタクトとベースウェル３１との間を絶縁する酸化物層７１により被覆されている。

フィールド酸化膜６１、酸化物層７１、ベースコンタクト８１、およびエミッタコンタクト９１は、保護層１０１により被覆されている。ここで図示した従来のプレーナ処理では、ベースウェル３１を設け、その中にトランジスタセルのすべてのエミッタフィンガー５１を形成することが必要である。

従来の例では、約０．０４ｍｍ^２であることが多いチップ面積を、大量生産の工程で実用的かつ経済的に利用するために、可能な限り多くの異なる種類のトランジスタを１つのチップ上に設けている。

図７に、このような従来の例を示す。図７で示した構成のチップ上に高周波トランジスタを形成する方法は３つある。すなわち、エミッタパッド２３１およびベースパッド２４１に対して、トランジスタセルＡ２０１を電気的に接続する方法、トランジスタセルＢ２１１を電気的に接続する方法、および、トランジスタセルＣ２２１を電気的に接続する方法である。

Ａの場合、駆動トランジスタセルは、１つのエミッタフィンガーを有し、ベースフィンガー２０１ａは、導電路２０１ｄを介してベースパッド２４１に接続され、エミッタフィンガー２０１ｂは、エミッタ−導電路２０１ｅを介して、エミッタパッド２３１に導電接続される。図７中、エミッタパッドとトランジスタセルＡ２０１との間の導電路２０１ｅ、および、ベースパッド２４１とトランジスタセル２０１との間の導電路２０１ｄを実線で示す。

Ｂの場合、トランジスタセルＢ２１１の接続は、ベースパッドとトランジスタセルＢ２１１との間に形成された導電路２１１ｄと、エミッタパッド２３１とトランジスタセルＢ２１１との間に形成された導電路２１１ｅとを介して行なわれる。この場合に形成される導電路２１１ｄ・２１１ｅを破線で示す。ベース導電路２１１ｄは、このようにベースパッド２４１を、４つのベースフィンガー２１１ａに接続し、エミッタ導電路２１１ｅは、エミッタパッド２３１を、トランジスタセルＢ２１１の３つのエミッタフィンガーすべてに接続している。Ｂの場合、図７のチップは、トランジスタセルＢからなるトランジスタ組立体として形成され、このトランジスタ組立体は、３つのエミッタフィンガーを含む。

Ｃの場合、図７で図示されたチップは、７つのエミッタフィンガー２２１ｂを有するトランジスタセルＣとして形成される。ベース導電路２２１ｄおよびエミッタ導電路２２１ｅを点線で示す。

図７に図示したチップは、１つのエミッタフィンガー２０１ｂを有するトランジスタセルＡ２０１、３つのエミッタフィンガー２１１ｂを有するトランジスタセルＢ２１１、または７つのエミッタフィンガー２２１ｂを有するトランジスタセルＣ２２１として形成可能である。チップの上に形成されるトランジスタの電気特性は、設計時にどのトランジスタセルが選択されるかによって異なる。トランジスタの電気特性は、エミッタフィンガーの数により決定される。

コスト最適化のために、複数のトランジスタを設ける手法を限界まで押し進めてもよい。すなわち、できるだけ多くの種類のトランジスタを１つのチップ上に設けてもよい。各トランジスタセルＡ２０１、Ｂ２１１、およびＣ２２１の間には最低限の間隔が必要であるので、面積を最適に利用できないことは明らかである。さらに、この方法では、製造できるトランジスタの種類は、所定のトランジスタセルまたはその組み合わせに限られる。

以上に述べた限界は、プレーナ処理を採用したことによる限界である。

本発明の目的は、複数のトランジスタ領域を有するトランジスタ、およびその製造方法を提供することであり、トランジスタをより容易かつコスト効率よく製造できるようにすることである。

この目的は、請求項１に記載されたトランジスタ組立体により、および請求項１１に記載された製造方法により達成される。

本発明は、トランジスタを備えたトランジスタ組立体（トランジスタアセンブリ）であって、複数のトランジスタ領域と、エミッタ接触領域と、ベース接触領域とを備え、前記複数のトランジスタ領域の各々は、コレクタ半導体領域と、ベース半導体領域と、エミッタ半導体領域とを備えた垂直トランジスタ構造を有し、前記エミッタ接触領域は、前記トランジスタ領域の上に配置され、前記ベース接触領域は、多結晶半導体層を介して前記ベース半導体領域に接続され、前記多結晶半導体層は、前記トランジスタを構成しないトランジスタ領域のベース接触領域が前記トランジスタを構成するトランジスタ領域のベース接触領域から電気的に絶縁されるような構造を有するトランジスタ組立体を実現する。

更に、本発明は、複数のトランジスタ領域を有するトランジスタ組立体の製造方法であって、前記複数のトランジスタ領域の各々は、コレクタ半導体領域と、ベース半導体領域と、エミッタ半導体領域とを備えた垂直トランジスタ構造を有し、前記トランジスタ領域の上にはエミッタ接触領域が設けられ、前記ベース半導体領域には多結晶半導体層を介してベース接触領域が接続され、前記トランジスタ組立体の製造方法は、前記多結晶半導体層を、トランジスタを構成しないトランジスタ領域のベース接触領域がトランジスタを構成するトランジスタ領域のベース接触領域から電気的に絶縁されるような構造とする工程を含む。

本発明は、以下の構成によれば、特に拡散型トランジスタ素子を容易かつコスト効率よく製造できるという知見に基づいている。すなわち、例えば、拡散型素子上に、最大数のトランジスタ領域をまず形成する。この拡散型素子のベースコンタクト領域については、多結晶半導体層を介して接続する。拡散型トランジスタ素子の所望の特徴に応じて、必要なトランジスタ領域の数を決定し、その数を超えるすべてのトランジスタ領域を、多結晶半導体層の構造により電気的に絶縁する。その結果、トランジスタを構成しないトランジスタ領域のベース接触領域は、トランジスタを構成するトランジスタ領域のベース接触領域から、電気的に絶縁される。

プレーナ処理の場合と異なり、上述した二重ポリ処理（double poly process）の場合、共通のベースウェルは存在しない。各エミッタフィンガーは、自身のベースを有し、トランジスタセルの他のフィンガーから独立して動作できる、完全機能型のトランジスタである。

さらに、このような製造方法においては、トランジスタセルを空間的に分離する必要は、もはやない。このため、すでにあるチップ面積をより有効に利用できるので、トランジスタ製造の費用面の改善を行なうことができる。

また、１つのフィンガーを有するトランジスタを多数備えた部分トランジスタを、１つの大きな基本セルから、必要に応じて形成できる。また、部分トランジスタのフィンガーの数は限定されない。したがって、トランジスタをより柔軟に製造できる。すなわち、１つの基本チップ設計を元に、様々な電気特性を有する様々なトランジスタを製造できる。

また、１つの基本チップ設計に基づいて様々なトランジスタを製造するこの手法により、大量生産に向けた、初期段階またはウェハー製造段階におけるトランジスタの製造が容易になる。

可能な限り多くの異なる種類のトランジスタの大量生産が容易になること以外に、異なる多くの種類のチップを製造するのに必要なマスクの数も低減できる。これにより、特注トランジスタを製造する場合でも専用のマスクセットを作る必要がなくなるので、製造工程を単純化でき、製造に要する時間を短くできる。

本発明の一実施形態によれば、チップ上に形成されるトランジスタ組立体の電気特性を、メタライゼーション層（メタライゼーションレベル）のみで決定できるので、製造工程の非常に遅い段階でもなお、特別な注文に対応できる。これにより、予め後の方の製造工程まで製造したトランジスタチップを在庫としておき、ごく少数の最終製造工程において、電気特性に関する特別な注文に対応させることが可能になる。

同時に、いわゆる小型化が促進される。すなわち、チップを製造する際に、より小さい構造幅を採用することが容易になる。これは、複数の異なる設計ではなく、一つの基本設計に基づいて、より小さい構造幅を実現するためである。

以下に本発明の好適な実施形態について、添付の図面を参照して詳しく説明する。

図１は、エミッタフィンガーを１つ有する本発明のトランジスタ組立体を示す。

図２は、エミッタフィンガーを３つ有する本発明のトランジスタ組立体を示す。

図３は、エミッタフィンガーを７つ有する本発明のトランジスタ組立体を示す。

図４は、半導体基板上に設けられた本発明のトランジスタ組立体を示す図である。

図５は、ベース接点に接続するためのコンタクトホールを有する本発明のトランジスタ組立体を示す。

図６は、エミッタフィンガーおよびベースフィンガーの数をメタライゼーション層で調整可能な本発明のトランジスタ組立体を示す。

図７は、単一チップ上に異なる種類のトランジスタセルを設けた従来例を示す。

図８は、従来のトランジスタ組立体の層構成を示す。

図１は、本発明の一実施形態の構成の上面図である。本発明の一実施形態のトランジスタ組立体の配置または構成を図示している。エミッタ端子３０１、ベース端子３１１、トランジスタフィールド３４１、ベース導電路３６１、およびエミッタ導電路３７１が、この構成中に示されている。トランジスタフィールド３４１は、非接続エミッタ領域３２１、接続エミッタ領域３３１、凹部または絶縁領域３４３、１つのエミッタフィンガー３４６、および２つのベースフィンガー３５１を備えている。

エミッタ端子３０１は、エミッタ導電路３７１を介して、エミッタフィンガー３４６に導電接続されている。ベース端末３１１は、ベース導電路３６１を介して、２つのベースフィンガー３５１に導電接続されている。エミッタフィンガー３４６およびベースフィンガー３５１の構成と数とを適切に選択することにより、接続エミッタ領域３３１および非接続エミッタ領域３２１の数を決定できる。これにより、本発明の一実施形態にかかる配置に従って形成される高周波トランジスタの電気的な特性を調整することができる。

接続エミッタ領域３３１および非接続エミッタ領域３２１の構成または数は、チップのメタライゼーション層において決定されるか、あるいは後述するように、メタライゼーション層の下の多結晶マスクにおいて決定される。トランジスタフィールドの凹部または絶縁領域３４３は、このように、接続エミッタ領域３３１と非接続エミッタ領域３２１とを含むトランジスタフィールド３４１の個々の領域を分離している。チップの他の領域および他の層は、接続エミッタ領域３３１の数によっても接続エミッタ領域３３１の構成によっても影響を受けることなく、常に同じ設定・同じ設計のままである。

図２は、本発明のトランジスタ組立体の他の実施形態を示す。図２のトランジスタ組立体が図１のトランジスタ組立体と異なる点は、図１では１つである接続エミッタ領域３３１の数が、図２では３つであり、図２のトランジスタ組立体では、ベースフィンガー３５１が２つではなく、４つある点である。

図３は、本発明の他の実施形態を示す。この構成では、接続エミッタ領域３３１の数は７つであり、ここで図示されているトランジスタ組立体は、合計８つのベースフィンガー３５１を有する。

図１〜３で示されたトランジスタ組立体はすべて、同じ数・同じ配置のエミッタ領域３２１・３３１を有する同じトランジスタフィールド３４１を備えている。異なる点は、接続エミッタ領域３３１および非接続エミッタ領域３２１の構成のみである。この構成は、後述するように、メタライゼーション層または多結晶層において決定される。つまり、図１〜図３のトランジスタ組立体は、それぞれ異なる数の接続エミッタ領域３３１および非接続エミッタ領域３２１を有する複数種類のトランジスタを、トランジスタセル３４１の１つの基本設計に基づいて製造できることを示している。このように、接続エミッタ領域３３１の数に依存する電気特性でさえ、トランジスタセル３４１の基本設計を変えることなく変更可能である。

図１〜図３に図示されたトランジスタセル３４１の基本設計から、エミッタフィンガー３４６の数が異なる（すなわち電気特性が異なる）合計１１種類のトランジスタを、メタライゼーション層または多結晶層に変更を加えるだけで製造できる。このことから、トランジスタセル３４１の基本設計に基づき、必要に応じて様々な種類のトランジスタを製造できることがわかる。

図４に、半導体基板に形成された本発明の一実施形態にかかるトランジスタ組立体を示す。このトランジスタ組立体は、底部にコレクタコンタクト３８１を有し、コレクタコンタクト３８１の上にコレクタ接触部３９１を有している。コレクタ接触部３９１の上には、コレクタ層４０１が設けられている。コレクタ層４０１の上には、コレクタ層４０１を少なくともｐ型多結晶半導体層４２１の面の一部から電気的に絶縁するためのフィールド酸化膜４１１の各領域がある。コレクタ接触部３９１とは逆側のコレクタ層４０１の表面の一部は、ｐ型多結晶半導体層４２１およびベース層４５１によって覆われている。

ｐ型多結晶半導体層４２１は、ベース接触領域４７１を介してベースフィンガー５４１と導電接続されている。このベース接触領域４７１は、例えばチタンと窒化チタンとの２層からなる接着層４７１と、ベースコンタクトホールまたは例えばタングステンからなるベース接触部４８１とを有する。同様の原理により、エミッタ層５１１は、エミッタ接触領域５２１を介してエミッタフィンガー５５１と導電接続されている。このエミッタ接触領域５２１は、ベース接触領域と同様に、接着層５２１とエミッタコンタクトホール５３１とを有する。

ｐ型多結晶半導体層４２１は、エミッタ層５１１をｐ型多結晶半導体層４２１から絶縁する酸化物層４３１により覆われている。このために、電荷キャリアは、ベース層４５１からエミッタ層５１１に流れ込むことができるが、ｐ型多結晶半導体層４２１からエミッタ層５１１に流れ込むことができない。

酸化物層４３１およびエミッタ層５１１は、酸化被膜４４１により覆われ、この酸化被膜４４１の上に酸化絶縁部５６１が設けられている。酸化絶縁部５６１および酸化被膜４４１は、エミッタフィンガー５５１の下のトランジスタ領域だけが電気的に接続されるように、ベース接触領域４７１をエミッタ層５１１およびエミッタ接触領域５２１から絶縁する役割を果たしている。

金属パッド４６１および保護膜５７１が、酸化絶縁部５６１上に配置されている。

図８で示したトランジスタ組立体の製造方法であるプレーナ処理とは異なり、図４で示した二重ポリ処理により製造されたトランジスタ組立体では、共通のベースウェルは存在しない。各エミッタフィンガー３４６は、自身のベースを有する完全独立機能型のトランジスタであり、トランジスタセルの他のフィンガーから独立して動作可能である。したがって、このような製造方法においてはトランジスタセル同士を空間的に分離する必要は、もはやない。

むしろ、１つのフィンガーを有するトランジスタを多数備えた部分トランジスタを、１つの大きな基本セルから、必要に応じて形成できる。さらに、この部分トランジスタのフィンガーの数は限定されない。各エミッタフィンガー３４６は、ｐ型多結晶層４２１を介して互いに接続されており、ｐ型多結晶層４２１は、ベース接触領域４７１をベース層４５１に導電接続している。このため、メタライゼーションマスクに加えて第２のマスクを１つだけ用いて、必要ではないエミッタフィンガーを、電気的に互いに分離することが可能である。

図４に示したトランジスタ組立体では、ｐ型多結晶層４２１の形状、構成、または程度のみにより、どのエミッタフィンガー５５１が駆動トランジスタに属し、どのエミッタフィンガー３４６が駆動トランジスタから電気的に絶縁されるのかが決まる。従って、図４に示したトランジスタ組立体の電気特性は、ｐ型多結晶層４２１の設定のみに依存している。

従って、トランジスタ組立体に接続されるエミッタフィンガー３４６の数は、ｐ型多結晶層４２１中の適切な凹部または絶縁領域により変更可能であり、これによって、トランジスタ組立体の電気特性も影響を受ける。

結果として、このような製造方法では、トランジスタセル同士を空間的に分離する必要は、もはやない。むしろ、必要に応じて、１つのフィンガーを有するトランジスタを任意の数だけ、１つの大きな基本セルから作ることができる。さらに、部分トランジスタのフィンガーの数は、制限されない。

チップ上で接続可能なトランジスタ領域の最大数は、チップの製造技術によって異なる。すなわち、チップの構造幅および外形寸法によって異なる。接続されるトランジスタ領域の数は、ｐ型多結晶層の構成と、エミッタフィンガーおよびベースフィンガーの数とによって決まる。この数は、１つからチップ上で取り得るトランジスタ領域の最大数までのいずれかの数である。

図５に、本発明の他の実施形態を示す。この実施形態では、ｐ型多結晶層４２１中に、凹部６１１が形成されている。ここで示すトランジスタ組立体は、エミッタ端子３０１とベース端子３１１とを介して、ボンディングワイヤによりまたは直接に、回路基板（図示せず）に接続される。このトランジスタ組立体は、ｐ型多結晶層４２１中で、凹部６１１により互いから電気的に絶縁された３つのトランジスタフィールド３４１を有する。

接続エミッタ領域３３１は、エミッタフィンガー３４６および以下に説明するエミッタメタライゼーション部５９１を介して、エミッタ端子３０１に接続されている。ベース貫通接触部５８１は、ベースフィンガー３５１および以下に説明するベースメタライゼーション部６０１を介して、ベース端子３１１に接続されている。

トランジスタ組立体の電気特性、または駆動エミッタフィンガー３４６および駆動ベースフィンガーの数は、ｐ型多結晶層４２１中の凹部６１１の配置または構成により、または、ベースメタライゼーション部６０１、エミッタメタライゼーション部５９１、ベースフィンガー３５１、およびエミッタフィンガー３４６の配置により決められる。各トランジスタ領域は、ｐ型多結晶層４２１中の凹部６１１、エミッタフィンガー３４６、ベースフィンガー３５１、エミッタメタライゼーション部５９１、およびベースメタライゼーション部６０１の設定のみが異なる。したがって、電気特性の異なる様々な種類のトランジスタであっても、製造工程の大部分は共通であり、エミッタフィンガー３４６およびベースフィンガー３５１の数が異なる他は、同様に設計される。接続ベースフィンガー、非接続ベースフィンガー、接続エミッタフィンガー、および非接続エミッタフィンガーの数を決めるためには、種類毎に異なるフォトレベルが２つあればよい。

これにより、電気特性の異なる様々な種類のトランジスタを、１つの基本回路設計に基づき、ｐ型多結晶マスクおよびメタライゼーションマスクを変更して、接続されるエミッタ領域およびベース領域の数を決定することにより構築できる。

図６は、本発明の他の実施形態を示す。ここで示すトランジスタ組立体の特徴は、各エミッタ領域が、接続エミッタ領域であれ、非接続エミッタ領域であれ、ｐ型多結晶層４２１中の凹部６１１により、隣接するエミッタ領域から電気的に絶縁されている点である。

図５で示した本発明の実施形態にかかるトランジスタ組立体とは異なり、各エミッタ領域３２１・３３１は、ｐ型多結晶層４２１中の蛇行した凹部６１１により、隣接するエミッタ領域３２１・３３１から電気的に絶縁されている。エミッタ領域３３１の接続は、エミッタメタライゼーション部５９１およびエミッタフィンガー３４６を介してのみ行なわれ、これらの構成も、メタライゼーションマスクによって決まる。ベースフィンガー３５１およびベースメタライゼーション部６０１の構成も、メタライゼーションマスクによって決まる。

図６で示すトランジスタ組立体は、合計９つのトランジスタフィールドを有する。したがって、メタライゼーションマスクを適切に選択することにより、エミッタフィンガーの個数（１〜９）と接続エミッタ領域の個数（１〜９）との組み合わせの数だけ、種類の異なるトランジスタを製造できる。なお、接続エミッタ領域３３１の数を１から９の間で変更することにより得られる、種類の異なるトランジスタはすべて、メタライゼーション層を決めるマスク以外のすべてのマスクに共通する１つの基本マスク設計に基づいて製造できる。このことからも、本発明のこの実施形態によれば、非常に様々な種類のトランジスタを製造できることがわかる。

メタライゼーション部の接続の仕方が異なっても、１つの大きな基本セルは限定されない。例えば、図示した１つ、３つ、または７つのエミッタフィンガーを有するトランジスタ組立体を製造する際の制限はない。メタライゼーションマスクを選択するだけで、トランジスタの種類が決まる。

分かりやすく図示するために、図５および図６では、トランジスタに属するベースフィンガーの貫通接触部のみを示した。対応するエミッタフィンガーの貫通接触部は図示していない。本発明の好適な実施形態では、著しく異なる電気特性を有する、種類の異なる複数のトランジスタを、図５の場合では２種類のフォトマスクを用い、図６の場合では１種類のフォトマスクを用い、それ以外は同一のマスクを用いて製造できる。図５および図６では図示していないが、トランジスタに属していない（すなわち、多結晶層および／またはメタライゼーション層に対応する構造体によって絶縁された）部分にも貫通接触部がある。トランジスタに属していないこれらの貫通接触部を、適切な被膜により覆うことが、特に貫通接触部がタングステンを含む場合に有用である。この被膜は、例えば、ベースメタライゼーション部およびエミッタメタライゼーション部と同じ工程で、ベースメタライゼーション部およびエミッタメタライゼーション部から絶縁されるような構造としてもよい。

上述した本発明の各実施形態においては、エミッタ領域３２１・３３１は互いに平行に配置された長方形であるが、エミッタ領域およびトランジスタフィールド３４１の形状は、いかなる形状であってもよい。例えば、エミッタ領域３２１・３３１は楕円形であってもよい。

上述の各実施形態では、トランジスタ組立体の基本的な材料は特に限定されず、例えば、ガリウムヒ素、ゲルマニウム、シリコン等を用いることができる。さらに、エミッタ層５１１およびｐ型多結晶半導体層４２１と、それ以外のスイッチ構造との接触部は、いかなる形態であってもよい。例えば、高濃度にドープされた導電路を介してもよく、上述の各実施形態で示したようなエミッタフィンガー５５１またはベースフィンガー５４１に限定されるものではない。

上述した本発明の各実施形態は、拡散型素子として形成された各種トランジスタを備えている。これに代えて、上述の実施形態にかかるトランジスタ組立体は、さらなるスイッチ構造を有するチップ上に設けられていてもよい。このスイッチ構造の性能もまた、本発明によるトランジスタの種類の設計に応じて変更できる。

例えば、コレクタ層４０１、ベース層４５１、およびエミッタ層５１１などのその他の層のドープ濃度を相応に調整することにより、上述の実施形態において採用されたｐ型多結晶層の代わりにｎ型多結晶層を用いることも可能である。上記の各実施形態において説明したｎｐｎトランジスタの代わりに、ドープの種類を逆にすることにより、ｐｎｐトランジスタを実現することも可能である。ここで用いた酸化物層４１１・４３１・４４１の代わりに、他の絶縁層を用いてもよい。

ｐ型多結晶半導体層４２１とエミッタ層５１１との接触部もまた、上述した本発明の各実施形態のものから変更してもよく、例えば、本発明のトランジスタ組立体を含むチップ上に設けた、他のスイッチ構造のプレーナ導電路を用いてもよい。

上述した各実施形態においては、各エミッタフィンガー３４６は、ｐ型多結晶層、すなわちベースコンタクト４２１を介して互いに接続されている。この実施形態では、不要なエミッタフィンガー３４６を、第２のマスクを用いて電気的に絶縁する必要がある。上述の実施形態では、そのための２つの方法に言及した。第１の方法は、多結晶層の外側部分を分離するように、各種トランジスタ用のｐ型多結晶マスクを設計することである。第２の方法は、セグメント化された共通のｐ型多結晶マスクを採用することである。セグメント化された共通のｐ型多結晶マスクでは、所望のトランジスタセルの選択は、図６で示したように、コンタクトホールまたはビアレベルを用いて行なわれる。この多結晶マスクはセグメント化されており、隣接するセグメントは、指のように互いにかみ合っている。

必要なセグメントのみを接触させる適切な金属マスクが、図６で図示したセル設計には必要である。

ここまでは、コレクタ端子が裏側に設けられたトランジスタについて主に説明してきたが、埋め込み層とコレクタコンタクトとを有するトランジスタに本発明を適用することも可能である。ただし、埋め込み層には基板に対する寄生容量が形成されるため、部分トランジスタがセル全体の容量による負荷を受けることがある。したがって、適用には一定の限界がある。

エミッタフィンガーを１つ有する本発明のトランジスタ組立体を示す図である。 エミッタフィンガーを３つ有する本発明のトランジスタ組立体を示す図である。 エミッタフィンガーを７つ有する本発明のトランジスタ組立体を示す図である。 半導体基板上に設けられた本発明のトランジスタ組立体を示す図である。 ベース接点に接続するためのコンタクトホールを有する本発明のトランジスタ組立体を示す図である。 エミッタフィンガーおよびベースフィンガーの数をメタライゼーション層で調整可能な本発明のトランジスタ組立体を示す図である。 単一チップ上に異なる種類のトランジスタセルを設けた従来例を示す図である。 従来のトランジスタ組立体の層構成を示す図である。

符号の説明

１１ コレクタ端子
２１ コレクタ
３１ ベースウェル
４１ ベース接触部
５１ エミッタ領域
６１ フィールド酸化膜
７１ 酸化物層
８１ ベースコンタクト
９１ エミッタコンタクト
１０１ 保護膜
２０１ トランジスタセルＡ
２０１ａ ベースＡ
２０１ｂ エミッタＡ
２１１ トランジスタセルＢ
２１１ａ ベースＢ
２１１ｂ エミッタＢ
２２１ トランジスタセルＣ
２２１ａ ベースＣ
２２１ｂ エミッタＣ
３０１ エミッタ端子
３１１ ベース端子
３２１ 非接続エミッタ領域
３３１ 接続エミッタ領域
３４１ トランジスタフィールド
３４６ エミッタフィンガー
３５１ ベースフィンガー
３６１ ベース導電路
３７１ エミッタ導電路
３８１ コレクタコンタクト
３９１ コレクタ接触部
４０１ コレクタ層
４１１ フィールド酸化膜
４２１ ｐ型多結晶層
４３１ 酸化物層
４４１ 酸化被膜
４５１ ベース層
４６１ 金属板
４７１ 接着層
４８１ ベースコンタクトホール
５１１ エミッタ層
５２１ 接着層
５３１ エミッタコンタクトホール
５４１ ベースフィンガー
５５１ エミッタフィンガー
５６１ 酸化絶縁部
５７１ 保護膜
５８１ ベース貫通接触部
５９１ エミッタメタライゼーション部
６０１ ベースメタライゼーション部
６１１ ｐ型多結晶層中の凹部

Claims (18)

1. トランジスタを備えたトランジスタ組立体であって、
   複数のトランジスタ領域（３４１）と、エミッタ接触領域（５２１、５３１）と、ベース接触領域（４７１、４８１）とを備え、
   前記複数のトランジスタ領域（３４１）の各々は、コレクタ半導体領域（４０１）と、ベース半導体領域（４５１）と、エミッタ半導体領域（５１１）とを備えた垂直トランジスタ構造を有し、
   前記エミッタ接触領域（５２１、５３１）は、前記トランジスタ領域の上に配置され、
   前記ベース接触領域（４７１、４８１）は、多結晶半導体層（４２１）を介して前記ベース半導体領域（４５１）に接続され、
   前記多結晶半導体層（４２１）は、前記トランジスタを構成しないトランジスタ領域のベース接触領域（４７１、４８１）が前記トランジスタを構成するトランジスタ領域のベース接触領域（４７１、４８１）から、絶縁領域（３４３；６１１）によって、分離され且つ電気的に絶縁されるような構造を有するトランジスタ組立体。
2. 前記多結晶半導体層（４２１）は、前記トランジスタを構成するトランジスタ領域のベース半導体領域（４５１）同士が前記多結晶半導体層（４２１）を介して互いに導電接続されないような構造を有する請求項１に記載のトランジスタ組立体。
3. 前記多結晶半導体層（４２１）は、前記トランジスタ領域のベース半導体領域（４５１）同士が前記多結晶半導体層（４２１）を介して導電接続されないように、前記ベース半導体領域（４５１）間に絶縁領域（６１１）を有し、この絶縁領域（６１１）は、互いに対向する領域である、前記多結晶半導体層（４２１）の互いにかみ合う領域を規定している請求項１または２に記載のトランジスタ組立体。
4. 前記互いにかみ合う領域の絶縁領域（６１１）は、蛇行した形状またはジグザグ形状を有する請求項３に記載のトランジスタ組立体。
5. ベース接触領域（４７１、４８１）は貫通接触部を有し、この貫通接触部のうちトランジスタを構成するトランジスタ領域の貫通接触部は、前記互いにかみ合う領域において、多結晶半導体層（４２１）に導電接続されている請求項３または４に記載のトランジスタ組立体。
6. 前記トランジスタを構成するトランジスタ領域のベース接触領域（４７１、４８１）は、第１のメタライゼーション層（６０１）を介して互いに導電接続されており、かつ、ベース端子（３１１）に接続されている請求項１ないし５のいずれか１項に記載のトランジスタ組立体。
7. 前記トランジスタを構成するトランジスタ領域のエミッタコンタクト（５２１、５３１）は、第２のメタライゼーション層（５９１）を介して互いに導電接続されており、かつエミッタ端子（３０１）に接続されている請求項１ないし６のいずれか１項に記載のトランジスタ組立体。
8. 前記トランジスタ領域がフィンガー状の構造を有する請求項１ないし７のいずれか１項に記載のトランジスタ組立体。
9. 前記ベース接触領域（４７１、４８１）が、前記エミッタ接触領域（５２１、５３１）の間に配されている請求項１ないし８のいずれか１項に記載のトランジスタ組立体。
10. 請求項１ないし９のいずれか１項に記載のトランジスタ組立体を有し、トランジスタを構成しないトランジスタ領域は、トランジスタの機能を果たさないように接続が遮断されている拡散型トランジスタ素子。
11. 複数のトランジスタ領域を有するトランジスタ組立体の製造方法であって、前記複数のトランジスタ領域の各々は、コレクタ半導体領域（４０１）と、ベース半導体領域（４５１）と、エミッタ半導体領域（５１１）とを備えた垂直トランジスタ構造を有し、前記複数のトランジスタ領域の上にはエミッタ接触領域（５２１、５３１）が設けられ、前記ベース半導体領域（４５１）には多結晶半導体層（４２１）を介してベース接触領域（４７１、４８１）が接続され、前記トランジスタ組立体の製造方法は、前記多結晶半導体層（４２１）を、トランジスタを構成しないトランジスタ領域のベース接触領域（４７１、４８１）がトランジスタを構成するトランジスタ領域のベース接触領域（４７１、４８１）から、絶縁領域（３４３；６１１）によって、分離され且つ電気的に絶縁されるような構造とする多結晶半導体層（４２１）構造化工程を含む、トランジスタ組立体の製造方法。
12. 前記多結晶半導体層（４２１）構造化工程は、トランジスタを構成するトランジスタ領域をエッチングマスクを用いて決定する工程と、このエッチングマスクを用いてエッチングを行う工程とを含む、請求項１１に記載のトランジスタ組立体の製造方法。
13. トランジスタのベースコンタクト領域と導電接続するベースメタライゼーション部を生成するために、メタライゼーション層（６０１）を堆積し、その構造を決定する工程をさらに含む、請求項１１または１２に記載のトランジスタ組立体の製造方法。
14. メタライゼーション層の構造を決定する工程において、トランジスタのエミッタ接触領域（５２１、５３１）を導電接続するエミッタメタライゼーション部（５９１）を生成する、請求項１３に記載のトランジスタ組立体の製造方法。
15. 前記多結晶半導体層（４２１）を、各ベース半導体領域（４５１）が他のベース半導体領域（４５１）から電気的に絶縁されるような構造にするとともに、
    所定の電気特性を有するトランジスタを得るために、上記エッチングマスクを用いてメタライゼーション層（６０１）の構造を決定する工程において、所定の数のベース半導体領域（４５１）を互いに電気的に接続する請求項１２に記載の方法。
16. 所定の電気特性を実現するためにトランジスタが有するべき数以上のトランジスタ領域を作る工程をさらに含み、
    前記構造を決定する工程において、多結晶半導体層（４２１）を、前記所定の電気特性を実現するためにトランジスタが有するべき数を越えるトランジスタ領域のベース接触領域（４７１、４８１）を、トランジスタを構成するトランジスタ領域から電気的に絶縁するような構造とする請求項１３または１４に記載の方法。
17. トランジスタ組立体の有するトランジスタ領域の数は、製造技術とチップの外形寸法とによって決定される、請求項１１ないし１６のいずれか１項に記載の方法。
18. 前記トランジスタ組立体の有するトランジスタ領域の数は、チップ上のトランジスタ領域の最大数である請求項１７に記載の方法。

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