JP5080056B2 - 静電気保護用半導体装置 - Google Patents

Description

本発明は、集積回路等を静電気から保護するための静電気保護用半導体装置に関するものである。

自動車用ＩＣは、アナログやデジタル制御回路、ドライバー用パワーＭＯＳなどを一体とした統合化が進んでおり、動作電圧に関しては、バッテリー電圧系と数Ｖ電圧系などの多電圧に対応した構成となっている。このような自動車用のＩＣは複合ＩＣと呼ばれ、同一ＩＣ基板内にバイボーラ素子、ＣＭＯＳ素子、横型パワーＭＯＳなどを作り込んだ構造となっている。

自動車用複合ＩＣは、サージやノイズの印加される厳しい車載環境のもとで正常動作を要求される。このため、回路素子間が完全に誘電体分離されるＳＯＩ基板を用いて製造される傾向が高まっている。また、自動車用ＩＣは、静電気破壊に対する耐圧規格も厳しく、通常１５ｋＶ〜２５ｋＶの非常に高い静電気耐圧に対する保障を必要としている。

一般に、入力端子のＥＳＤ（静電気放電）保護には、特許文献１、２等に記載があるようにダイオードが用いられている。図１５は、従来のＳＯＩ基板に形成されたＥＳＤ保護素子としての表面型ダイオードを示す図である。半導体基板表面にｐ型拡散領域とｎ型拡散領域が一定の間隔で交互に複数配置された構造である。

また、自動車用ＩＣでのＥＳＤ保護素子の動作電圧設計範囲は、バッテリー電源系回路では、１６Ｖバッテリー電圧値に入力信号の電圧変動マージンを考慮して、一般に下限電圧２０Ｖ以上の範囲で動作することが求められる。上限電圧は、内部回路への入力抵抗などや内部回路入部での耐圧にも依存するが、一般にできる限り低い電圧であることが望ましく、最も高くても１００Ｖ以下の電圧範囲で動作が求められる。この、ＥＳＤ保護素子の動作電圧に関して、図１５のダイオードでは、ｐ型拡散領域とｎ型拡散領域の間隔を適正な範囲にすることで、動作電圧の下限電圧値を決定している。
特開２００３−２２４１３３ 特開２００５−２０３７３８

しかし、図１５のような構造のダイオード素子では、ｐ型拡散領域とｎ型拡散領域の間隔は、半導体基板最表面部で最も短くなるため、対向する最表面端部で最も電界集中を起こす。また、ＥＳＤ保護動作時のサージ電流は、ｐ型拡散領域とｎ型拡散領域の最表面近傍に集中して流れるため、電流集中によるホットスポットが発生する。そのため、高いＥＳＤ耐圧を得ることは困難である。したがって、自動車用ＩＣに要求されるＥＳＤ耐圧規格を達成するには、ダイオード接合部の全長が数十ｍｍにも達する素子が必要となってしまう。たとえば、一辺の長さが５００μｍの短冊形状のパターンでｐ型拡散領域とｎ型拡散領域を形成すると、約５０組のダイオードパターンの並列接続が必要となる。このような大規模なダイオード素子では配線抵抗も無視できなくなり、ＥＳＤ時に全体を均一に動作するように配線設計することは容易ではない。その結果として、設計どおりのＥＳＤ耐圧を得ることが困難となる。また、このような表面型ダイオード素子では動作抵抗が比較的大きく、この点も高いＥＳＤ耐圧を得にくい要因となっている。

以上のように、図１５に示したｐ型拡散領域とｎ型拡散領域を対向させた構造のダイオード素子では、拡散領域の端部のみがＥＳＤ動作用部として機能し、本質的に高いＥＳＤ耐圧を得ることが困難な構造であり、全長が数十ｍｍに及ぶ大規模なダイオード素子とせざるを得ない。

そこで本発明の目的は、高いＥＳＤ耐圧を有するダイオード型の静電気保護用半導体装置を実現すること、小型のダイオード型の静電気保護用半導体装置を実現すること、自動車用ＩＣのＥＳＤ耐圧規格を達成することが容易な静電気保護用半導体装置を実現することである。

第１の発明は、底面絶縁膜と側面絶縁膜とにより、底面および側面が区画されていて、他の素子に対して電気的に絶縁され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、底面絶縁膜上に形成された、第１伝導型で高キャリア濃度の埋め込み領域と、埋め込み領域上に形成された、埋め込み領域よりも低キャリア濃度である第１伝導型の主半導体領域と、主半導体領域表面に形成された第２伝導型の第１電極形成領域と、第１電極形成領域に接合する第１電極と、第１電極形成領域を包含して主半導体領域表面部より、先端部が埋め込み領域に重畳するように縦方向に形成された第２伝導型の第１シンク領域と、主半導体領域表面に形成され、第１電極形成領域とは離れた領域に形成された第２伝導型の第２電極形成領域と、第２電極形成領域に接合する第２電極と、第２電極形成領域を包含して主半導体領域表面部より、第１シンク領域とは主半導体領域を介して分離するように、かつ先端部は埋め込み領域に重畳するように、縦方向に形成された第２伝導型の第２シンク領域とを有し、第１および第２シンク領域と、埋め込み領域との接合部での不純物濃度である接合界面濃度は、２×１０ ¹⁵ ／ｃｍ ³ 〜２×１０ ¹⁷ ／ｃｍ ³ であり、第１および第２シンク領域の、第１電極形成領域と第２電極形成領域とを結ぶ線分に平行な方向の幅は、２４μｍ〜４９μｍであり、主半導体領域表面における、第１シンク領域と第２シンク領域を離間させる離間距離は、５μｍ〜２０μｍであることを特徴とする静電気保護用半導体装置である。

第１伝導型がｎ型であれば、第２伝導型はｐ型であり、第１、２電極形成領域はアノード電極形成領域でｐ型となる。一方、第１伝導型がｐ型であれば、第２伝導型はｎ型であり、第１、２電極形成領域はカソード電極形成領域でｎ型となる。また、通常はオーミック性を向上させるために、第１、２電極形成領域は、第１、２シンク領域よりも高キャリア濃度の領域である。

この構成によると、第１シンク領域と埋め込み領域、第２シンク領域と埋め込み領域により２つのダイオードが形成され、埋め込み領域を共通のアノード（第１伝導型をｎ型、第２伝導型をｐ型とした場合）もしくはカソード（第１伝導型をｐ型、第２伝導型をｎ型とした場合）として、第１電極と第２電極間に双方向ダイオードが形成される。また、第１、２シンク領域とその間の主半導体領域により、寄生的にｐｎｐ型またはｎｐｎ型のトランジスタが形成される。

第１、２シンク領域は、先端部が埋め込み領域に重畳するように縦方向に形成されていることから、第１、２シンク領域と埋め込み領域の接合面を広くとることができ、サージ電流をその接合面に均一に流すことができる。そのため、高いＥＳＤ耐圧性能が得られる。また、双方向ダイオードが動作する際に寄生トランジスタも動作する。この双方向ダイオードの動作とトランジスタの動作の相乗効果により、動作抵抗が低減され、より高いＥＳＤ耐圧性能が得られる。

本発明では、第１および第２シンク領域と、埋め込み領域との接合部での不純物濃度である接合界面濃度は、２×１０¹⁵／ｃｍ³ 〜２×１０¹⁷／ｃｍ³ としている。

接合界面濃度は、第１および第２シンク領域と、埋め込み領域が重畳する領域であって、第１および第２シンク領域の不純物濃度と、埋め込み領域の不純物濃度が等しい面（接合界面）での不純物濃度と定義する。

接合界面濃度が２×１０¹⁷／ｃｍ³ を超えるとＤＣ耐圧（すなわち、静電気保護用半導体装置の動作電圧）が２０Ｖ以下となるので、自動車用ＩＣでのＥＳＤ保護素子として用いる場合には２×１０¹⁷／ｃｍ³ 以下である必要がある。また、自動車用ＩＣに要求されるＥＳＤ耐圧規格（通常１５ｋＶ〜２５ｋＶ）を、本発明の静電気保護用半導体装置の全長が数ｍｍ以内となる範囲で達成するためには、ＨＢＭ（ヒューマンボディモデル）でのＥＳＤ耐圧（以下、ＥＳＤ−ＨＢＭ耐圧とする）は単位アノード長（幅）あたり２０Ｖ／μｍ以上であることが望ましい。接合界面濃度が２×１０¹⁵／ｃｍ³ 以上であれば、これを満たす。逆に接合界面濃度が２×１０¹⁵／ｃｍ³ より小さいと、静電気保護用半導体装置の全長が大きくなるため、自動車用ＩＣに適用するには望ましくない。以上より、本発明を自動車用ＩＣでのＥＳＤ保護素子として用いる場合には、接合界面濃度は２×１０¹⁵／ｃｍ³ 〜２×１０¹⁷／ｃｍ³ の範囲であることが望ましい。１×１０¹⁶／ｃｍ³ 〜２×１０¹⁷／ｃｍ³ の範囲であるとより望ましい。

接合界面濃度は、第１および第２シンク領域形成時の不純物イオン注入量により容易に制御できる。

本発明では、第１および第２シンク領域の、第１電極形成領域と第２電極形成領域とを結ぶ線分に平行な方向の幅は、２４μｍ〜４９μｍとしている。

幅が２４μｍ以上であれば、ＥＳＤ−ＨＢＭ耐圧は単位アノード長あたり２０Ｖ／μｍ以上となる。また、幅が４９μｍより大きいと、電流は他のシンク領域に近い側に偏って流れるので、第１および第２シンク領域中のダイオード動作に寄与しない領域が増大してしまうため望ましくなく、静電気保護用半導体装置の全長も大きくなる。以上より、本発明を自動車用ＩＣでのＥＳＤ保護素子として用いる場合には、第１および第２シンク領域の、第１電極形成領域と第２電極形成領域とを結ぶ線分に平行な方向の幅は、２４μｍ〜４９μｍの範囲であることが望ましい。より望ましくは、２９μｍ〜４４μｍの範囲である。

本発明では、主半導体領域表面における、第１シンク領域と第２シンク領域を離間させる離間距離は、５μｍ〜２０μｍとしている。離間距離が５μｍより小さいと、リーク電流が生じるため望ましくない。離間距離が２０μｍ以上では、寄生的に形成されたトランジスタの動作によるＥＳＤ−ＨＢＭ耐圧が小さくなり、静電気保護用半導体装置の全長も大きくなるため望ましくない。したがって、離間距離は、５μｍ〜２０μｍの範囲であることが望ましい。より望ましくは、７．５μｍ〜１５μｍの範囲である。

第２の発明は、第１の発明において、第１および第２シンク領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする静電気保護用半導体装置である。

第３の発明は、第１又は第２の発明において、第１シンク領域と第２シンク領域の組が複数組に分割され、第１電極を介して複数の第１シンク領域同士が、および第２電極を介して第２シンク領域同士が、電気的に接続されていることを特徴とする静電気保護用半導体装置である。このように分割することで、第１および第２シンク領域の平面パターンのレイアウトの自由度がより高くなるため、効率化をはかることができ、静電気保護用半導体装置の小型化につながる。

第４の発明は、第１の発明から第３の発明において、第１電極と第２電極のうち、一方は入力端子に接続され、他方は接地電極に接続されていることを特徴とする静電気保護用半導体装置である。この構成によると、サージ電流は本発明の静電気保護用半導体装置を通して接地電極へ流れるため、他の半導体装置をＥＳＤから保護することができる。

第５の発明は、第１の発明から第４の発明において、主半導体領域はＳＯＩ基板であることを特徴とする静電気保護用半導体装置である。

第６の発明は、第５の発明において、自動車用複合ＩＣに内蔵されていることを特徴とする静電気保護用半導体装置である。

第１の発明による構成により、接合面の広い双方向ダイオードが形成され、寄生的にトランジスタが形成された静電気保護用半導体装置となる。ＥＳＤ印加時には、双方向ダイオードが動作するとともにトランジスタも動作するため、その相乗効果により、高いＥＳＤ耐圧を有する。

また、接合界面濃度を２×１０¹⁵／ｃｍ³ 〜２×１０¹⁷／ｃｍ³ の範囲とすることで、ＤＣ耐圧を２０Ｖ以上、ＥＳＤ−ＨＢＭ耐圧を単位アノード長あたり２０Ｖ／μｍ以上とすることができ、自動車用ＩＣに適した静電気保護用半導体装置となる。また、第１および第２シンク領域の、第１電極形成領域と第２電極形成領域とを結ぶ線分に平行な方向の幅を２４μｍ〜４９μｍの範囲とすることで、ＥＳＤ−ＨＢＭ耐圧を単位アノード長あたり２０Ｖ／μｍ以上とすることができ、第１および第２シンク領域中のダイオード動作に寄与しない領域は少なくなる。そのため、静電気保護用半導体装置の小型化をはかることができる。また、第１シンク領域と第２シンク領域を離間させる離間距離を、５μｍ〜２０μｍの範囲とすると、リーク電流が発生せず、ＥＳＤ−ＨＢＭ耐圧に対する寄生的なトランジスタの寄与も十分な範囲となる。

第３、４の発明のように、本発明の静電気保護用半導体装置は２端子であり、第１シンク領域と第２シンク領域の組を複数組に分割することができるため、第１および第２シンク領域の平面パターンのレイアウトの自由度が高く、効率的なレイアウトにすることができる。

また、第５の発明のように、ＳＯＩ基板を用いると本発明の静電気保護用半導体装置を容易に形成することができる。

以上のように、本発明によると、自動車用ＩＣに用いるのに適した静電気保護用半導体装置を実現できる。第１、２シンク領域は、自動車用複合ＩＣの縦型ｎｐｎバイポーラ素子で形成されるシンクｎ⁺ 型領域と同時に形成できるため、自動車用複合ＩＣに本発明の静電気保護用半導体装置を組み込むことによる製造コストの上昇はごくわずかである。

以下、本発明の具体的な実施例について図を参照しながら説明するが、本発明は実施例に限定されるものではない。

図１は、実施例１のＳＯＩ基板に形成された、双方向ダイオード型の静電気保護用半導体装置の構造を示す図である。素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１（本発明の底面絶縁膜に相当）で、側面をトレンチ絶縁膜１４（本発明の側面絶縁膜に相当）およびポリシリコン膜１５（本発明の側面絶縁膜に相当）で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ⁺ 型領域１２（本発明の埋め込み領域に相当）と、その上面に形成されたｎ型半導体基板１３（本発明の主半導体領域に相当）に形成されている。ｎ型半導体基板１３の表面部には、２つのアノードｐ⁺ 型領域１６ａ、１６ｂ（本発明の第１、２電極形成領域に相当）が形成され、アノードｐ⁺ 型領域１６ａ、１６ｂと埋め込みｎ⁺ 型領域１２を接続するようにシンクｐ型領域１７ａ、１７ｂ（本発明の第１、２シンク領域に相当）が形成されている。また、シンクｐ型領域１７ａとシンクｐ型領域１７ｂは互いに重ならないように形成され、シンクｐ型領域１７ａはアノードｐ⁺ 型領域１６ａを内包するように、シンクｐ型領域１７ｂはアノードｐ⁺ 型領域１６ｂを内包するように、形成されている。

埋め込みｎ⁺ 型領域１２は、ｎ型半導体基板１３の表面から不純物を拡散して形成した。その後、ｐ型支持基板１０の表面を酸化して埋め込み絶縁膜１１を形成し、埋め込みｎ⁺ 型領域１２と埋め込み絶縁膜１１とを貼り合わせ接合する。シンクｐ型領域１７ａ、１７ｂは、シンクｐ型領域１７ａ、１７ｂを形成したい位置に開口部を有するマスクをｎ型半導体基板１３上に形成し、その開口部に露出したｎ型半導体基板１３表面から不純物を拡散し、先端が埋め込みｎ⁺ 型領域１２に重畳して接合するようにして形成した。これにより、シンクｐ型領域１７ａ、１７ｂは、広い幅をもって埋め込みｎ⁺ 型領域１２に接合する。

ｎ型半導体基板１３の表面部のアノードｐ⁺ 型領域１６ａ、１６ｂが形成されている領域以外の領域には、ＬＯＣＯＳ絶縁膜１８が形成され、アノードｐ⁺ 型領域１６ａ、１６ｂ、ＬＯＣＯＳ絶縁膜１８の上部には層間絶縁膜１９が形成されている。層間絶縁膜１９にはアノードｐ⁺ 型領域１６ａ、１６ｂの上部に孔が形成され、その孔にアノードｐ⁺ 型領域１６ａ、１６ｂと接合するアノード電極２０ａ、２０ｂが形成されている。

このような構成により、シンクｐ型領域１７ａ、１７ｂと埋め込みｎ⁺ 型領域１２との接合により２つのダイオードが形成され、埋め込みｎ⁺ 型領域１２をその２つのダイオードの共通のカソードとする双方向ダイオードが形成される。また、シンクｐ型領域１７ａ、ｎ型半導体基板１３、シンクｐ型領域１７ｂとでｐｎｐ型のトランジスタが寄生的に形成される。

実施例１の静電気保護用半導体装置において、ＥＳＤ耐圧性能と動作電圧範囲は、次の３つの要件により決定される。

１つは、シンクｐ型領域１７ａ、１７ｂと埋め込みｎ⁺ 型領域１２との接合界面濃度である。接合界面濃度とは、シンクｐ型領域１７ａ、１７ｂと埋め込みｎ⁺ 型領域１２が重畳する領域であって、シンクｐ型領域１７ａ、１７ｂの不純物濃度と、埋め込みｎ⁺ 型領域１２の不純物濃度が等しい面（接合界面）での不純物濃度をいう。図２は、ｎ型半導体基板１３表面よりアクセプタ不純物を拡散して形成したシンクｐ型領域１７ａ、１７ｂに関する不純物濃度プロファイルと、埋め込み絶縁膜１１よりドナー不純物を拡散して形成した埋め込みｎ⁺ 型領域１２に関する不純物濃度プロファイルを示している。点線は、それぞれの領域を単独で形成したと仮定したときの不純物濃度である。実線はキャリア濃度である。シンクｐ型領域１７ａ、１７ｂの不純物濃度は、埋め込みｎ⁺ 型領域１２に向かって減少し、埋め込みｎ⁺ 型領域１２の不純物濃度は、シンクｐ型領域１７ａ、１７ｂに向かって減少している。それぞれの不純物濃度プロファイルの交点が、接合界面濃度である。

もう１つは、アノードｐ⁺ 型領域１６ａ、１６ｂを結ぶ線分方向（図１のＸ軸方向）のシンクｐ型領域１７ａ、１７ｂの幅Ｌ１（μｍ）である。Ｌ１は、シンクｐ型領域１７ａ、１７ｂを形成する際の不純物注入用マスクの開口寸法をＲとすると、不純物の拡散によりシンクｐ型領域１７ａ、１７ｂのＸ軸方向の幅は左右に拡大し、Ｒより大きくなる。この時の拡大幅は約７μｍである。したがって、Ｌ１＝Ｒ＋７×２＝Ｒ＋１４となる。

もう１つは、シンクｐ型領域１７ａ、１７ｂの離間距離Ｌ２（μｍ）である。

実施例１の静電気保護用半導体装置を自動車用ＩＣに用いるには、ＥＳＤ耐圧は１５ｋＶ〜２５ｋＶ以上、動作電圧の下限は２０Ｖ以上であることが求められる。ここで、静電気保護用半導体装置の全長が大きくなると、配線抵抗の影響から均一に動作させることが難しく、動作抵抗も大きくなるため、全長が数ｍｍ以内になることが望ましい。そのため、静電気保護用半導体装置のＥＳＤ−ＨＢＭ耐圧は単位アノード長あたり２０Ｖ／μｍ以上である必要がある。以上の条件を満たすように、以下で３つの要件を考察する。

まず、シンクｐ型領域１７ａ、１７ｂと埋め込みｎ⁺ 型領域１２との接合界面濃度について、適切な範囲を考察する。
図３は、接合界面濃度とＤＣ耐圧の関係を評価した結果である。これより、２０Ｖ以上の耐圧を得るには、接合界面濃度は２×１０¹⁷／ｃｍ³ 以下であることが必要と分かる。また図４は、Ｒを２０μｍ、Ｌ２を１０μｍとした場合の、接合界面濃度と単位アノード長あたりのＥＳＤ−ＨＢＭ耐圧の関係を評価した結果である。２０Ｖ／μｍ以上のＥＳＤ−ＨＢＭ耐圧を得るには、接合界面濃度は２×１０¹⁵／ｃｍ³ 以上であることが必要と分かる。よって、接合界面濃度は、２×１０¹⁵／ｃｍ³ 〜２×１０¹⁷／ｃｍ³ の範囲とすることが適切である。

次に、シンクｐ型領域１７ａ、１７ｂを形成する際の不純物注入用マスクの開口寸法Ｒについて、適切な範囲を考察する。
図５は、接合界面濃度を１．４×１０¹⁶／ｃｍ³ 、Ｌ２を１０μｍとした場合の、Ｒと単位アノード長あたりのＥＳＤ−ＨＢＭ耐圧の関係を評価した結果である。２０Ｖ／μｍ以上のＥＳＤ−ＨＢＭ耐圧を得るには、Ｒが１０μｍ以上であることが必要と分かる。Ｒを０に漸近したときのＥＳＤ−ＨＢＭ耐圧の値は、寄生的なｐｎｐ型トランジスタの動作に相当するもので、約９Ｖ／μｍである。このｐｎｐ型トランジスタの寄与によるＥＳＤ−ＨＢＭ耐圧を除いたものが、双方向ダイオードの動作によるＥＳＤ−ＨＢＭ耐圧に相当する。図６は、Ｒと、Ｒと双方向ダイオードの動作によるＥＳＤ−ＨＢＭ耐圧との関係（図５の関係）におけるＥＳＤ−ＨＢＭ耐圧の微分係数、との関係を、Ｒが５μｍのときの微分係数を１として規格化し整理した結果である。Ｒが１５μｍ以上になると微分係数は減少し、３５μｍでは７０％まで低下してしまう。これは、シンクｐ型領域１７ａ、１７ｂの中にＥＳＤ−ＨＢＭ耐圧に寄与しない領域が増えることを意味する。つまり、一方のシンク領域の電流密度が他のシンク領域に近い側で高くなるために、電流に偏りが生じるためである。以上より、Ｒは、１０μｍ〜３５μｍの範囲とするのが適切である。Ｌ１＝Ｒ＋１４であるから、Ｌ１の適切な範囲は、２４μｍ〜４９μｍである。

次に、シンクｐ型領域１７ａ、１７ｂの離間距離Ｌ２について、適切な範囲を考察する。
この離間距離Ｌ２の値は、寄生的なｐｎｐ型トランジスタの動作によるＥＳＤ−ＨＢＭ耐圧の値に影響を与える。図７は、接合界面濃度を１．４×１０¹⁶／ｃｍ³ 、Ｒを２０μｍとした場合の、Ｌ２と寄生的なｐｎｐ型トランジスタの動作によるＥＳＤ−ＨＢＭ耐圧との関係を評価した結果である。Ｌ２を５μｍ以下としたときにリーク電流が発生した。Ｌ２が２０μｍ以上ではＥＳＤ−ＨＢＭ耐圧が低くなり、また、静電気保護用半導体装置の大きさも大きくなってしまう。したがって、Ｌ２は、５μｍ〜２０μｍの範囲とするのが適切である。

図８は、接合界面濃度を１．４×１０¹⁶／ｃｍ³ 、Ｒを２０μｍ、Ｌ２を１０μｍとした場合の実施例１の静電気保護用半導体装置について、電圧−電流特性を示す図である。比較例として、アノードｐ⁺ 型領域１６ａをアノードｎ⁺ 型領域３０に、シンクｐ型領域１７ａをシンクｎ型領域３１に置き換えた単一ダイオード型の静電気保護用半導体装置（図９）の電圧−電流特性についても図７に示している。実施例１の静電気保護用半導体装置では、１ｍｍのダイオード長で規格化した動作抵抗Ｒ_onは１．５Ω・ｍｍ、単一ダイオード型の静電気保護用半導体装置では、Ｒ_onは２．４Ω・ｍｍであった。双方向ダイオード型としたことにより、Ｒ_onは約２／３に低減されていて、大電流域での電圧上昇を低くでき、動作電圧の上限設計において単一ダイオード型よりも優位である。また、実施例１の静電気保護用半導体装置は、単一ダイオード型より低消費電力であり素子内部での発熱量が少ないことから、より高いＥＳＤ耐圧性能が得られる。

図１０は、実施例１の静電気保護用半導体装置、図９の単一ダイオード型の静電気保護用半導体装置、図１５の従来のダイオード、についてＥＳＤ−ＨＢＭ耐圧を比較した結果である。実施例１の静電気保護用半導体装置は、従来のダイオードに比べて約１０倍、単一ダイオード型に比べて約１．４倍の耐圧性能であることが分かった。

図１１は、実施例１の静電気保護用半導体装置（図１１の（ｃ））、図８の単一ダイオード型の静電気保護用半導体装置（図１１の（ｂ））、図１５の従来のダイオード（図１１の（ａ））にＥＳＤ印加後のシミュレーション解析結果を示す。（ａ）、（ｂ）、（ｃ）それぞれについて、ＥＳＤを印加して１００ｎｓｅｃ後の電子電流分布、正孔電流分布、電界強度分布、格子温度分布を示している。アノード電極側を接地し、カソード電極側（（ｃ）についてはもう一方のアノード電極側）にＥＳＤを印加した場合である。（ａ）の従来のダイオードでは、表面にのみ電流が流れ、電界はｐ型拡散領域接合端部に集中している。その結果、ｐ型拡散領域接合端部にホットスポットが生じていて、高いＥＳＤ耐圧を得ることは困難である。（ｂ）、（ｃ）では、埋め込みｎ⁺ 型領域を経由して電流が流れ、（ｃ）の正孔電流分布を見ると寄生的なｐｎｐ型トランジスタが動作していることが分かる。また、電界はシンクｐ型領域と埋め込みｎ⁺ 型領域との接合界面に集中していて、素子内部の深い位置であるその接合界面に、広く均一にホットスポットが生じている。特に（ｃ）では、寄生的なｐｎｐ型トランジスタの動作により、シンクｐ型領域側面端部方向にもホットスポットが広がっていて、ホットスポットの温度上昇もより拡散する。その結果、（ｃ）は（ｂ）よりも高いＥＳＤ耐圧性能を得ることができる。

図１２は、実施例１の静電気保護用半導体装置を用いて構成された保護回路の１例を示す図である。実施例１の静電気保護用半導体装置１００ａ、１００ｂが、入力−ＶＤＤ間と入力−ＶＳＳ間に配置されている。この構成により、内部回路はＥＳＤより保護される。

図１３は、実施例１の静電気保護用半導体装置の平面レイアウトパターンの１例で、シンクｐ型領域１７ａ、１７ｂが複数の短冊形状に分割され、互い違いに並んだ構成となっている。複数のシンクｐ型領域１７ａ同士がアノード電極１６ａに、複数のシンクｐ型領域１７ｂ同士がアノード電極１６ｂに接続している。

図１４は、実施例１の静電気保護用半導体装置の平面レイアウトパターンの１例で、シンクｐ型領域１７ａ、１７ｂは角の丸い正方形のトラック形状に形成されている。シンクｐ型領域１７ａの内側には正方形のパッドが形成されている。シンクｐ型領域１７ａとパッドはアノード電極１６ａに、シンクｐ型領域１７ｂはアノード電極１６ｂに接続している。

本発明は、ＳＯＩ基板に限定されるものではなく、エピタキシャル基板にも適用できる。また、ｎ型とｐ型を置き換えて２つのカソード電極を有する双方向ダイオード型の静電気保護用半導体装置としてもよい。また、実施例３、４に示した平面レイアウトパターン以外にも、リング形状、格子形状などのさまざまな平面レイアウトパターンを用いることができる。

本発明は、集積回路等を静電気破壊から保護するための半導体装置として有効である。特に、自動車用ＩＣのＥＳＤ保護素子として適している。

実施例１の双方向ダイオード型の静電気保護用半導体装置の構成を示した断面図。 シンクｐ型領域１７ａ、１７ｂの不純物濃度と、埋め込みｎ⁺ 型領域１２の不純物濃度の、基板の深さ方向の位置に対する分布を示す図。 接合界面濃度とＤＣ耐圧の関係を示した図。 接合界面濃度と単位アノード長あたりのＥＳＤ−ＨＢＭ耐圧の関係を示した図。 マスクの開口寸法ＲとＥＳＤ−ＨＢＭ耐圧の関係を示した図。 マスクの開口寸法ＲとＥＳＤ−ＨＢＭ耐圧の微分係数の関係を示した図。 離間距離Ｌ２と、寄生的なｐｎｐ型トランジスタの動作によるＥＳＤ−ＨＢＭ耐圧の関係を示した図。 静電気保護用半導体装置の電圧−電流特性を示す図。 単一ダイオード型の静電気保護用半導体装置の構成を示した断面図。 耐圧性能を比較して示した図。 ＥＳＤ印加後のシミュレーション解析結果を示す図。 実施例１の静電気保護用半導体装置を用いて構成された保護回路。 実施例１の静電気保護用半導体装置の平面レイアウトパターンを示す図。 実施例１の静電気保護用半導体装置の平面レイアウトパターンを示す図。 従来の表面型ダイオードの構成を示した断面図。

１０：ｐ型支持基板
１１：埋め込み絶縁膜
１２：埋め込みｎ⁺ 型領域
１３：ｎ型半導体基板
１４：トレンチ絶縁膜
１５：ポリシリコン膜
１６ａ、１６ｂ：アノードｐ⁺ 型領域
１７ａ、１７ｂ：シンクｐ型領域
２０ａ、２０ｂ：アノード電極

Claims (6)

1. 底面絶縁膜と側面絶縁膜とにより、底面および側面が区画されていて、他の素子に対して電気的に絶縁され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、
   前記底面絶縁膜上に形成された、第１伝導型で高キャリア濃度の埋め込み領域と、
   前記埋め込み領域上に形成された、前記埋め込み領域よりも低キャリア濃度である第１伝導型の主半導体領域と、
   前記主半導体領域表面に形成された第２伝導型の第１電極形成領域と、
   前記第１電極形成領域に接合する第１電極と、
   前記第１電極形成領域を包含して前記主半導体領域表面部より、先端部が前記埋め込み領域に重畳するように縦方向に形成された第２伝導型の第１シンク領域と、
   前記主半導体領域表面に形成され、前記第１電極形成領域とは離れた領域に形成された第２伝導型の第２電極形成領域と、
   前記第２電極形成領域に接合する第２電極と、
   前記第２電極形成領域を包含して前記主半導体領域表面部より、前記第１シンク領域とは前記主半導体領域を介して分離するように、かつ先端部は前記埋め込み領域に重畳するように、縦方向に形成された第２伝導型の第２シンク領域と、
   を有し、
   前記第１および第２シンク領域と、前記埋め込み領域との接合部での不純物濃度である接合界面濃度は、２×１０ ¹⁵ ／ｃｍ ³ 〜２×１０ ¹⁷ ／ｃｍ ³ であり、
   前記第１および第２シンク領域の、前記第１電極形成領域と前記第２電極形成領域とを結ぶ線分に平行な方向の幅は、２４μｍ〜４９μｍであり、
   前記主半導体領域表面における、前記第１シンク領域と前記第２シンク領域を離間させる離間距離は、５μｍ〜２０μｍである
   ことを特徴とする静電気保護用半導体装置。
2. 前記第１および第２シンク領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする請求項１に記載の静電気保護用半導体装置。
3. 前記第１シンク領域と前記第２シンク領域の組が複数組に分割され、
   前記第１電極を介して複数の第１シンク領域同士が、および前記第２電極を介して第２シンク領域同士が、電気的に接続されていることを特徴とする請求項１又は請求項２に記載の静電気保護用半導体装置。
4. 前記第１電極と前記第２電極のうち、一方は入力端子に接続され、他方は接地電極に接続されていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の静電気保護用半導体装置。
5. 前記主半導体領域は、ＳＯＩ基板であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の静電気保護用半導体装置。
6. 自動車用複合ＩＣに内蔵されていることを特徴とする請求項５に記載の静電気保護用半導体装置。