JPWO2012176390A1 - 固体撮像装置 - Google Patents

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Abstract

本発明に係る固体撮像装置は、半導体基板（１０１）の上方に形成された第１電極（１１３）と、第１電極（１１３）上に形成され、光を信号電荷に光電変換する光電変換膜（１１４）と、光電変換膜（１１４）上に形成された第２電極（１１５）と、第１電極（１１３）に電気的に接続されており、光電変換膜（１１４）により光電変換された信号電荷を蓄積する電荷蓄積領域（１０４）と、電荷蓄積領域（１０４）に蓄積されている信号電荷を増幅する増幅トランジスタ（１０８ａ）と、電荷蓄積領域（１０４）をリセットするリセットゲート電極と、第１電極（１１３）と電荷蓄積領域（１０４）とを電気的に接続するために用いられ、電荷蓄積領域（１０４）に直接接する、半導体材料で構成されているコンタクトプラグ（１０７）とを備える。

Description

本発明は、アレイ状に配列された、光電変換部を含む複数の画素を備える固体撮像装置に関する。
近年、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置は携帯機器カメラ、車載カメラ、及び監視カメラに搭載されている。
これらの固体撮像装置には高解像度の撮像能力が求められており、固体撮像装置の微細化及び多画素化が必要となっている。従来の固体撮像装置においては画素の微細化によってフォトダイオードのサイズも縮小している。それに伴い、飽和信号量が低下すること、及び開口率が減少することにより感度が低下するという課題があった。
この課題を解決する固体撮像装置として積層型固体撮像装置が提案されている。積層型固体撮像装置では、半導体基板の最表面に光電変換膜が積層される。また、光が積層膜上方より入射される。そして、当該固体撮像装置は、光電変換膜内において光電変換によって発生した電荷を半導体基板内でＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）回路又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を用いて読み出す構造となっている。
従来の積層型固体撮像装置としては、特許文献１に示すものがある。図１３は特許文献１に記載されている固体撮像装置の画素回路の回路図である。図１３に示した画素回路では、電荷蓄積領域（ＦＤ）と画素電極１５ａとが電気的に接続されており、その電圧が入射光の強度に応じて変化する。また、電荷蓄積領域は増幅トランジスタ１７ｂのゲート電極にも電気的に接続されている。よって、当該画素回路は、電荷蓄積領域の電圧変化を増幅して信号線１７ｄに読み出すことが可能となる。
上記積層型固体撮像装置では、光電変換膜は、読み出し回路及び信号処理回路で用いられる配線層の上部に積層して形成されるが、光電変換で得られる電荷は半導体基板内に設けられた電荷蓄積領域に蓄積される。そのため、光電変換で得られる電荷は金属プラグを介して電荷蓄積領域に転送される。
特許第４４４４３７１号公報
しかしながら、従来の技術は、電荷蓄積領域と金属プラグとの接触界面においてはシリコンの合金化反応により結晶欠陥が増加するためノイズが増加するという課題がある。
そこで本発明は、合金化反応により生じる結晶欠陥を抑制することで、ノイズを低減する固体撮像装置を提供することを目的とする。
上記課題を解決するために、本発明の一形態に係る固体撮像装置は、行列状に配置された複数の画素を備える固体撮像装置であって、半導体基板と、前記半導体基板の上方に、前記画素内に形成されており、隣接する前記画素と電気的に分離された第１電極と、前記第１電極上に形成され、光を信号電荷に光電変換する光電変換膜と、前記光電変換膜上に形成された第２電極と、前記半導体基板に、前記画素内に形成され、対応する画素の前記第１電極に電気的に接続されており、前記光電変換膜により光電変換された前記信号電荷を蓄積する電荷蓄積領域と、前記画素内に形成されており、前記電荷蓄積領域をリセットするリセットゲート電極と、前記画素内に形成されており、対応する画素の前記電荷蓄積領域に蓄積されている前記信号電荷を増幅する増幅トランジスタと、前記画素内に形成されており、対応する画素の前記第１電極と前記電荷蓄積領域とを電気的に接続するために用いられ、前記電荷蓄積領域に直接接する、半導体材料で構成されているコンタクトプラグとを備える。
このような構成とすることによって、本発明の一形態に係る固体撮像装置は、積層型固体撮像装置で必須となる光電変換部と電荷蓄積領域との電気的接続に用いられるコンタクトプラグに半導体材料を用いる。よって、電荷蓄積領域とコンタクトプラグとの接触界面における合金化反応が発生しない。これにより、当該固体撮像装置は、電荷蓄積領域とコンタクトプラグとの接触部分で発生する結晶欠陥を低減することが可能となり、ノイズが減少する。
以上より、本発明は、合金化反応により生じる結晶欠陥を抑制することで、ノイズが低減可能な固体撮像装置を提供する。
図１は、本発明の第１の実施形態に係る固体撮像装置を示す図である。 図２は、本発明の第１の実施形態に係る固体撮像装置の動作を示すタイムチャートである。 図３は、本発明の第１の実施形態に係る固体撮像装置の断面図である。 図４は、本発明の第１の実施形態に係る、ＰＮ接合においてＮ層の濃度を変化させたときの電界強度の強さを表すグラフである。 図５Ａは、本発明の第１の実施形態に係る固体撮像装置の、暗時におけるコンタクトプラグと電荷蓄積領域とを含むライン上のバンド構造を模式的に示す図である。 図５Ｂは、本発明の第１の実施形態に係る固体撮像装置の、暗時におけるコンタクトプラグと電荷蓄積領域とを含むライン上の電荷分布を模式的に示す図である。 図５Ｃは、本発明の第１の実施形態に係る固体撮像装置の、光入射時におけるコンタクトプラグと電荷蓄積領域とを含むライン上のバンド構造を模式的に示す図である。 図５Ｄは、本発明の第１の実施形態に係る固体撮像装置の、光入射時におけるコンタクトプラグと電荷蓄積領域とを含むライン上の電荷分布を模式的に示す図である。 図６は、本発明の第２の実施形態に係る固体撮像装置の断面図である。 図７は、本発明の第２の実施形態に係る画素回路の回路図である。 図８は、本発明の第３の実施形態に係る固体撮像装置の断面図である。 図９Ａは、本発明の第１の実施形態に係る固体撮像装置の製造過程における断面図である。 図９Ｂは、本発明の第１の実施形態に係る固体撮像装置の製造過程における断面図である。 図９Ｃは、本発明の第１の実施形態に係る固体撮像装置の製造過程における断面図である。 図９Ｄは、本発明の第１の実施形態に係る固体撮像装置の製造過程における断面図である。 図９Ｅは、本発明の第１の実施形態に係る固体撮像装置の製造過程における断面図である。 図１０Ａは、本発明の第２の実施形態に係る固体撮像装置の製造過程における断面図である。 図１０Ｂは、本発明の第２の実施形態に係る固体撮像装置の製造過程における断面図である。 図１０Ｃは、本発明の第２の実施形態に係る固体撮像装置の製造過程における断面図である。 図１０Ｄは、本発明の第２の実施形態に係る固体撮像装置の製造過程における断面図である。 図１０Ｅは、本発明の第２の実施形態に係る固体撮像装置の製造過程における断面図である。 図１１Ａは、本発明の第３の実施形態に係る固体撮像装置の製造過程における断面図である。 図１１Ｂは、本発明の第３の実施形態に係る固体撮像装置の製造過程における断面図である。 図１１Ｃは、本発明の第３の実施形態に係る固体撮像装置の製造過程における断面図である。 図１１Ｄは、本発明の第３の実施形態に係る固体撮像装置の製造過程における断面図である。 図１１Ｅは、本発明の第３の実施形態に係る固体撮像装置の製造過程における断面図である。 図１２は、本発明の実施形態に係る撮像装置の構成例を示す図である。 図１３は、従来の積層型固体撮像装置における画素回路の回路図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。また、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
（第１の実施形態）
ここで、特許文献１に示す積層型固体撮像装置で必要となる電荷蓄積領域への高濃度注入はＰＮ接合間の電界を強めるため、リーク電流の発生源となる。また、結晶欠陥密度の高い分離領域界面上及び基板表面上に急峻なＰＮ接合が形成されるとリーク電流の更なる増加を招く。
また、従来の表面照射型固体撮像装置のようにシリコンフォトダイオードで光電変換して得られた電子をＮ型の電荷蓄積領域に蓄積する手法では、飽和電荷量の増加のためにリセット電圧を高く設定する必要があり、暗時のリーク電流が増加する。逆に、リセット電圧を低く設定すると飽和電子数が不足するという課題がある。
また、特許文献１に示す積層型固体撮像装置では、明時に光電変換膜から基板内に光が漏れるため、漏れた光が基板内部の電荷蓄積領域において光電変換された場合にノイズとなる。
本発明は上記に示した、ノイズの増加、リーク電流の増加、及び飽和電子数の不足の課題を解決するものである。
本発明の第１の実施形態に係る固体撮像装置は、積層型固体撮像装置で必須となる光電変換膜と電荷蓄積領域とを電気的に接続するためのコンタクトプラグに半導体材料を用いる。よって、電荷蓄積領域とコンタクトプラグとの接触界面における合金化反応が発生しない。これにより、当該固体撮像装置は、電荷蓄積領域とコンタクトプラグとの接触部分で発生する結晶欠陥を低減することが可能となり、ノイズが減少する。
まず、本発明の第１の実施形態に係る固体撮像装置の構成を説明する。図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示す図である。
図１に示すように、本発明の第１の実施形態に係る固体撮像装置は、半導体基板１０１と、半導体基板１０１に行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部（行走査部とも呼ぶ）１３と、画素１１の信号を順次水平出力端子１４２へ読み出す水平走査部（列走査部とも呼ぶ）１５と、列毎に形成された列信号線１４１と、画素１１を暗時の状態にリセットするために列毎に設けられたリセット線１２６とを備えている。なお、図１において、画素１１を「２行２列」分だけを記載しているが、行数及び列数は任意に設定してよい。
また、各画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１０８ａと、ドレインが光電変換部１１１と接続されたリセットトランジスタ１０８ｂと、増幅トランジスタ１０８ａと直列に接続された選択トランジスタ１０８ｃとを有している。
光電変換部１１１は、光電変換を行う光電変換膜と、光電変換膜の半導体基板側の面に形成された画素電極と、光電変換膜の画素電極と反対側の面に形成された透明電極とを有する。この光電変換部１１１は、増幅トランジスタ１０８ａのゲート及びリセットトランジスタ１０８ｂのドレインと、光電変換部制御線１３１との間に接続されている。増幅トランジスタ１０８ａは、画素電極に接続されたゲートを有し、画素電極の電圧に応じた信号電圧を、選択トランジスタ１０８ｃを介して列信号線１４１に出力する。リセットトランジスタ１０８ｂのソース及びドレインの一方は画素電極に接続され、ソース及びドレインの他方は対応するリセット線１２６に接続されている。選択トランジスタ１０８ｃのゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１０８ｂのゲートは、リセット制御線１２３を介して垂直走査部１３と接続されている。アドレス制御線１２１及びリセット制御線１２３は行ごとに設けられている。
本実施の形態では、リセットトランジスタ１０８ｂがｎ型ＭＯＳトランジスタであり、そのゲートに入力されるリセット信号に含まれるリセットパルスが正パルス（上向きのパルス）であり、リセットパルスの後縁（後ろのエッジ）が立ち下がりエッジである例について説明する。
光電変換部制御線１３１は、全画素に共通となっている。列信号線１４１は、列ごとに設けられ、列信号処理部２１を介して水平走査部１５と接続されている。列信号処理部２１は、相関二重サンプリングに代表される雑音抑圧信号処理、及び、アナログ／デジタル変換処理等を行う。
また、リセットトランジスタ１０８ｂが導通状態である時、電荷蓄積領域１０４の電圧は、０Ｖ、又は０Ｖ近傍の正電圧となる。
図２は、本実施形態に係る固体撮像装置の最も基本的な撮像動作を示すフローチャートである。同図のＳＥＬ１は、１行目の行選択信号を示す。ＲＳＴ１は、１行目の行リセット信号を示す。ＳＥＬ２及びＲＳＴ２も、対応する行が異なる点以外同様である。１水平周期は、行選択信号が有効になってから、次の行の行選択信号が有効になるまで（ＳＥＬ１の立ち上がりからＳＥＬ２の立ち上がりまで）の期間であり、１行分の画素から信号電圧を読み出すのに要する期間である。１垂直周期は、全行の画素から信号電圧を読み出すのに要する期間である。
また、シリコンで構成される半導体基板に、増幅トランジスタ１０８ａ、選択トランジスタ１０８ｃ及びリセットトランジスタ１０８ｂが形成されている。増幅トランジスタ１０８ａは、ゲート電極と、拡散層であるドレイン及びソースとを有している。選択トランジスタ１０８ｃはゲート電極と、拡散層であるドレイン及びソースとを有している。増幅トランジスタ１０８ａのソースと選択トランジスタ１０８ｃのドレインとは、共通の拡散層で形成される。また、リセットトランジスタ１０８ｂは、ゲート電極と、拡散層であるドレイン及びソースとを有している。増幅トランジスタ１０８ａとリセットトランジスタ１０８ｂとは素子分離領域により分離されている。
また、半導体基板１０１の上には、各トランジスタを覆うように絶縁膜が形成されている。絶縁膜の上には光電変換部１１１が形成されている。光電変換部１１１は、有機材料又は、アモルファスシリコン及びゲルマニウムに代表される半導体を含む材料等で構成される光電変換膜と、当該光電変換膜の下面に形成された画素電極と、当該光電変換膜の上面に形成された透明電極とを有している。画素電極は、コンタクトを介して増幅トランジスタ１０８ａのゲート電極及びリセットトランジスタ１０８ｂのソースである拡散層と接続されている。画素電極と接続された拡散層は電荷蓄積領域として機能する。
以上のように、本実施形態に係る固体撮像装置は、光吸収係数が大きな光電変換部を用いているので、量子化効率が格段に良い。従って、ランダム雑音が下がった時の効果を非常に大きい。
また、本実施形態に係る固体撮像装置は、電荷蓄積領域の面積を小さく形成可能であるので、回路的に変換ゲインを大きくすることが可能である。これにより、ランダム雑音が下がった時の効果が格段に大きくなる。さらに、構造的に、本実施形態に係る固体撮像装置では、半導体基板内で光電変換が行われないので、ランダム雑音が抑圧された時の効果が格段に大きい。
図３は、本発明の第１の実施形態における固体撮像装置の１つの画素に含まれる電荷蓄積領域１０４と増幅トランジスタ１０８ａとを含む構成を示す断面図である。
図３に示す画素１１は、トランジスタを分離するために半導体基板１０１に酸化膜を埋め込むことで形成されている素子分離領域１０２と、素子分離領域１０２の界面に起因するリーク電流を抑制するために素子分離領域１０２を囲むように形成されるＰ型不純物領域１０３と、光電変換膜１１４からの信号電荷を蓄積するＮ型の電荷蓄積領域１０４と、電荷蓄積領域１０４よりも高濃度のＮ型不純物を含むポリシリコンで構成されたコンタクトプラグ１０７と、上記ポリシリコンからＮ型不純物を拡散することにより形成される不純物拡散層１０５と、半導体基板１０１との間にゲート酸化膜（図示せず）を介して形成される増幅トランジスタ１０８ａのゲート電極と、Ｗ、Ｃｕ又はＡｌ等の金属で構成されたコンタクトプラグである金属プラグ１１０ａ〜１１０ｄと、絶縁層１０９ａ〜１０９ｄと、画素１１ごとに分離され、電荷蓄積領域１０４及び増幅トランジスタ１０８ａのゲート電極と接続されている第１電極１１３（画素電極）と、入射光量に応じて信号電荷を生成する光電変換膜１１４と、光電変換膜１１４に光電変換に必要な所定の電圧を印加するための第２電極１１５（透明電極）とを含む。
光電変換膜１１４は、受光量に応じて電荷を生成する。生成された電荷のうち信号電荷として正孔が第１電極１１３を介して電荷蓄積領域１０４に蓄積される。一方、電子は第２電極１１５に排出される。電荷蓄積領域１０４に蓄積された信号電荷に応じて増幅トランジスタ１０８ａのゲート電極に印加される電圧が増加する。
増幅トランジスタ１０８ａは、電荷蓄積領域１０４に蓄積された信号電荷を増幅する。選択トランジスタ１０８ｃのゲート電極に所定の電圧を印加することで、増幅トランジスタ１０８ａにより増幅された信号が列信号線１４１に出力される。
また、信号の読み出し後にリセットトランジスタ１０８ｂのゲート電極に所定の電圧を印加することで、電荷蓄積領域１０４はリセット電圧に設定される。
本実施形態では、電荷蓄積領域１０４と、金属プラグ１１０ａとは、Ｎ＋型にドープされたポリシリコンで構成されるコンタクトプラグ１０７を介して接続されている。このコンタクトプラグ１０７の形成後に、アニールにより不純物拡散層１０５を形成する。この不純物拡散層１０５により、コンタクトプラグ１０７と電荷蓄積領域１０４と間のコンタクト抵抗を低減可能である。また、この不純物拡散層１０５を形成することにより、電荷蓄積領域１０４をＮ＋型にする必要がないので、当該電荷蓄積領域１０４をＮ−型で形成している。また、素子分離領域１０２の界面から発生するリーク電流を防ぐために素子分離領域１０２の周囲にはＰ型不純物領域１０３が形成されている。なお、不純物拡散層１０５は、コンタクトプラグ１０７と電荷蓄積領域１０４との間のコンタクト抵抗が許容範囲内であれば必ずしも作製する必要はない。
ここで、電荷蓄積領域１０４の不純物濃度を横軸にとり、ＰＮ接合間にかかる電界強度を求めると図４のようになる。ここではＰ型不純物領域１０３の濃度を１０１８ｃｍ−３と仮定している。図４から分かるように、電荷蓄積領域１０４の不純物濃度が低ければ低いほど電界強度を下げることが可能となる。また、ＰＮ接合に強電界が印加される場合、Ｔｒａｐ Ａｓｓｉｓｔｅｄ Ｔｕｎｎｅｌｉｎｇ（ＴＡＴ）電流によるリーク電流が支配的となる。このモデルではリーク電流は電界強度が大きくなるほど増加する。これより、電荷蓄積領域１０４の不純物濃度を低くすることがリーク電流の低減に高い効果を持つことがわかる。
以上の構成から電荷蓄積領域１０４は、酸化膜で構成されている素子分離領域１０２との界面からＰ型層で隔離されている。また、コンタクト抵抗の低減に必要な、不純物を高濃度に含む不純物拡散層１０５が最小限の大きさに作られている。そのため電荷蓄積領域１０４の周囲で発生するリーク電流を限界まで抑制することが可能となる。また、この構成は、微細化にも有利な構造である。
また、本実施形態では正孔読み出しに対し、Ｎ型の不純物領域である電荷蓄積領域１０４を用いている。これにより、明時に電荷蓄積領域１０４と半導体基板１０１との間に印加される電圧が逆バイアスの状態となる。これにより、当該構成は、電子をＮ型の不純物領域に蓄積する手法に比べてリーク電流が増加しにくいという利点と、飽和電子数が増加するという利点とを有する。
また、本実施形態ではポリシリコンで構成されるコンタクトプラグ１０７と、金属プラグ１１０ａとの間に太いポリシリコンプラグを配置している。この中間層は光電変換膜１１４を透過してしまった光が電荷蓄積領域１０４に直接入ることを防ぐ効果を持つ。これによりノイズを抑制することが可能である。また、太い中間層の存在は微細なプラグ同士の合わせズレを防ぐ用途にも用いることが可能である。ただし、太いポリシリコンプラグのために隣接画素とのカップリング容量が大きくなり、混色が悪化する場合は必ずしも太いポリシリコンプラグを形成する必要はない。
また、本実施形態ではコンタクトプラグ１０７の材料としてポリシリコンを用いたが、代わりにコンタクトプラグ１０７の材料として多結晶シリコン、Ｇｅ、又はＧａＡｓを含む材料を用いてもよい。
以上のように、本発明の第１の実施形態に係る固体撮像装置は、行列状に配置された複数の画素１１を備える固体撮像装置であって、半導体基板１０１と、半導体基板１０１の上方に、画素１１内に形成されており、隣接する画素１１と電気的に分離された第１電極１１３と、第１電極１１３上に形成され、光を信号電荷に光電変換する光電変換膜１１４と、光電変換膜１１４上に形成された第２電極１１５と、半導体基板１０１に、画素１１内に形成され、対応する画素１１の第１電極１１３に電気的に接続されており、光電変換膜１１４により光電変換された信号電荷を蓄積する電荷蓄積領域１０４と、画素１１内に形成されており、前記電荷蓄積領域をリセットするリセットゲート電極と、画素１１内に形成されており、対応する画素１１の電荷蓄積領域１０４に蓄積されている信号電荷を増幅する増幅トランジスタ１０８ａと、画素１１内に形成されており、対応する画素の第１電極１１３と電荷蓄積領域１０４とを電気的に接続するために用いられ、電荷蓄積領域１０４に直接接する、半導体材料で構成されているコンタクトプラグ１０７とを備える。
本発明の第１の実施形態に係る固体撮像装置は、積層型固体撮像装置で必須となる光電変換膜１１４と電荷蓄積領域１０４とを電気的に接続するためのコンタクトプラグ１０７に半導体材料を用いる。このような構成とすることによって、電荷蓄積領域１０４とコンタクトプラグ１０７との接触界面における合金化反応が発生しない。これにより、当該固体撮像装置は、電荷蓄積領域１０４とコンタクトプラグ１０７との接触部分で発生する結晶欠陥を低減することが可能であるので、ノイズが減少する。
また、電荷蓄積領域１０４の導電型は、コンタクトプラグ１０７を構成する半導体材料の導電型と同じである。
このような構成とすることによって、電荷蓄積領域１０４とコンタクトプラグ１０７との間にポテンシャルの差が発生しなくなるので、電荷蓄積領域１０４とコンタクトプラグ１０７との間のコンタクト抵抗が低減する。
また、コンタクトプラグ１０７を構成する半導体材料の導電型を担う不純物の濃度は、電荷蓄積領域１０４の導電型を担う不純物の濃度よりも高い。
このような構成とすることによって、電荷蓄積領域１０４とコンタクトプラグ１０７との間に存在するポテンシャル障壁を小さくすることが可能であるため、電荷蓄積領域１０４とコンタクトプラグ１０７との間のコンタクト抵抗をさらに低減可能である。また、電荷蓄積領域１０４の不純物濃度を低くしてもコンタクト抵抗を低く形成でき、電荷蓄積領域１０４の低濃度化によるリーク電流低減の効果が得られる。
また、電荷蓄積領域１０４は、コンタクトプラグ１０７に直接接する不純物拡散層１０５を含み、不純物拡散層１０５の導電型を担う不純物の濃度は、電荷蓄積領域１０４に含まれる不純物拡散層１０５以外の領域の導電型を担う不純物の濃度よりも高い。
このような構成とすることによって、コンタクトプラグ１０７と電荷蓄積領域１０４と間のコンタクト抵抗を低減可能である。
また、信号電荷は、電荷蓄積領域１０４の導電型を担う多数キャリアとは反対極性である。
このような構成とすることによって、飽和信号量を高く保ちつつ、電荷蓄積領域１０４のリセット電圧を低減することが可能となるので、暗時のリーク電流を抑制可能である。
一方、このような構成とは逆に、信号電荷が電荷蓄積領域１０４の導電型を担うキャリアと同極性の場合は、リセット電圧を逆バイアスの状態の高い電圧に設定することでリーク電流を犠牲に飽和信号量を高く保つか、リセット電圧を低く設定することでリーク電流を抑え、飽和信号量を犠牲にするかのどちらかを選択せざるを得ない。
以下電荷蓄積領域１０４がＮ型である場合を例として本構成について具体的に説明する。上記構成から、暗時においては電荷蓄積領域１０４の電圧は０Ｖ、又は０Ｖ近傍の正電圧となる。図５Ａは、電荷蓄積領域１０４をＮ型で形成したときの、暗時における、ラインＡ０−Ａ１上のバンド図である。また、図５Ｂは、ラインＡ０−Ａ１の電荷分布を示すグラフである。ここで、ラインＡ０−Ａ１は、図３に示す、コンタクトプラグ１０７と電荷蓄積領域１０４とを含むラインである。
このとき、電荷蓄積領域１０４には空乏層電荷１１８が形成されている。暗時では電荷蓄積領域１０４と半導体基板１０１間の電位差は０Ｖまたは０Ｖ近傍となるため、電荷蓄積領域１０４と半導体基板１０１との間のリーク電流を低減することが可能となる。また、光入射時には電荷蓄積領域１０４が正に帯電する。
図５Ｃは、電荷蓄積領域１０４をＮ型で形成したときの、光入射時におけるラインＡ０−Ａ１上のバンド図である。図５Ｄは、ラインＡ０−Ａ１の電荷分布を示すグラフである。
信号電荷は電荷蓄積領域１０４の多数キャリアと逆極性であるため、図５Ｄに示す電荷分布は、暗時の空乏層電荷１１８に信号電荷１１９が空間電荷として追加形成された状態となる。そのため、光入射時は電荷蓄積領域１０４と半導体基板１０１との間には逆バイアスが印加された状態となる。これにより、電荷蓄積領域１０４にＰＮ接合の逆耐圧まで電圧を印加することが可能となり、高い飽和信号量を得ることが可能となる。
また、当該固体撮像装置は、さらに、半導体基板１０１に形成され、電荷蓄積領域１０４を、増幅トランジスタ１０８ａが形成されるトランジスタ領域、及び隣接画素の電荷蓄積領域１０４と分離する、絶縁体で構成される素子分離領域１０２と、半導体基板１０１の、素子分離領域１０２と電荷蓄積領域１０４との間に形成され、電荷蓄積領域１０４の導電型と逆の導電型のＰ型不純物領域１０３とを備え、Ｐ型不純物領域１０３の不純物濃度は電荷蓄積領域１０４の不純物濃度よりも高く、コンタクトプラグ１０７の不純物濃度よりも小さい。
ここで、素子分離領域１０２は、増幅トランジスタ１０８ａと選択トランジスタ１０８ｃとを囲む構造である。また、素子分離領域１０２は、電荷蓄積領域１０４とリセットトランジスタ１０８ｂとを囲む構造である。これにより、電荷蓄積領域１０４は、隣接画素と分離されている。
このような構成とすることによって、素子分離領域１０２での絶縁性が確保され、さらに絶縁体で構成される素子分離領域１０２で発生するリーク電流を抑制することが可能となる。
また、コンタクトプラグ１０７は、シリコン又はゲルマニウムを含む。
このような構成では、電荷蓄積領域１０４の表面の界面欠陥の終端化のために用いるコンタクトプラグ１０７にシリコンプロセスと相性の良い材料を選択しているので、暗電流の抑制が可能となる。
（第２の実施形態）
本発明の第２の実施形態では、上述した第１の実施形態の変形例について説明する。
図６は、第２の実施形態に係る固体撮像装置における１つの画素に含まれる電荷蓄積領域１０４と増幅トランジスタ１０８ａとを含む構成を示す断面図である。なお、図３と同様の要素には同一の符号を付している。
また、以下では、第１の実施形態との相違点を主に説明し、重複する説明は省略する。
図６に示す構成は、図３に示す構成に対して、素子分離領域１０２及びＰ型不純物領域１０３の代わりに、各トランジスタ領域を分離するために形成されているＰ型不純物領域１１６を備える。また、コンタクトプラグ１０７の形状及び電荷蓄積領域１０４の大きさが、図３と異なる。
本実施形態ではポリシリコンで構成されるコンタクトプラグ１０７はプラグ最上部の太さがプラグ最下部の太さよりも太く形成されている。これにより、コンタクトプラグ１０７の上に金属プラグ１１０ａを形成する時に生じる、合わせズレによる接触不良を抑制することが可能である。
また、本実施形態では電荷蓄積領域１０４を最小限の大きさに形成している。このような電荷蓄積領域１０４は、コンタクトプラグ１０７の形成前において、接続孔から不純物を注入することで作製する。この手法では、電荷蓄積領域１０４を素子分離領域１０２から最大限に離して形成することが可能である。ただし、リセットトランジスタ１０８ｂを動作可能とするため、コンタクトプラグ１０７とリセットトランジスタ１０８ｂとの距離を近づける、又は、コンタクトプラグ形成箇所からリセットトランジスタのゲート電極下部まで別のマスクを用いて不純物注入を行うことで作製する手法を用いてもよい。
以上の構成により、本実施形態に係る固体撮像装置は、上述した第１の実施形態と同様の効果を実現可能である。
また、コンタクトプラグ１０７の下部幅が、コンタクトプラグ１０７の上部幅よりも小さい。
このような構成により、明時に光電変換膜１１４を透過した漏れ光が電荷蓄積領域１０４に入り込むことを防止し、ノイズを抑制できる。また、接触不良の発生も抑制可能である。
図７は、第２の実施形態の画素回路の構成を示す図である。本実施形態では微細化に対応するため、リセットトランジスタ１０８ｂのゲート電極及び選択トランジスタ１０８ｃのゲート電極を共通のゲート電極及び配線で形成している。また、図７に示す画素回路において、リセットトランジスタ１０８ｂ及び選択トランジスタ１０８ｃを別個に駆動するために、リセットトランジスタ１０８ｂの閾値電圧は、選択トランジスタ１０８ｃの閾値電圧よりも高く設定されている。これにより、ある共通のゲート電圧においてリセットトランジスタ１０８ｂがＯＦＦし、選択トランジスタ１０８ｃがＯＮする状態を作ることが可能である。
（第３の実施形態）
本発明の第３の実施形態では、上述した第１の実施形態の変形例について説明する。
図８は、第３の実施形態に係る固体撮像装置の１つの画素に含まれる電荷蓄積領域１０４と増幅トランジスタ１０８ａとを含む構成を示す断面図である。なお、図３と同様の要素には同一の符号を付している。
図８に示す構成は、図３に示す構成に対して、さらに、Ｐ型不純物領域１０６、金属プラグ１１０ｅ及びＮ型不純物領域１１７が追加されている。
また、本実施形態ではポリシリコンで構成されるコンタクトプラグ１０７上の金属プラグ１１０ｅがコンタクトプラグ１０７よりも太く形成されている。このような構成により合わせズレを抑制することが可能となる。
このように、第３の実施形態に係る該固体撮像装置は、さらに、電荷蓄積領域１０４の表面のうち、コンタクトプラグに接しない領域に形成されている、電荷蓄積領域１０４の導電型と逆の導電型のＰ型不純物領域１０６を備える。
このような構成により、電荷蓄積領域１０４において、半導体基板１０１の表面で発生するリーク電流が電荷蓄積領域１０４へ与える影響を抑制する。
ここで、Ｐ型不純物領域１０６の影響で、コンタクトプラグ１０７と電荷蓄積領域１０４との電気的接触が困難となる場合は、補助的に、コンタクトプラグ形成用の溝から不純物を注入することで、Ｎ型不純物領域１１７を追加形成してもよい。
なお、その他効果は第１の実施形態と同様である。
（第１の実施形態の製造方法）
以下、上述した第１の実施形態に係る固体撮像装置の製造方法について図９Ａ〜図９Ｅに示す断面図に沿って概略を説明する。
まず、図９Ａに示すように、一般的な積層型固体撮像装置を形成する方法で、半導体基板１０１上に素子分離領域１０２と、素子分離領域１０２を囲むＰ型不純物領域１０３と、ゲート電極を持つＭＯＳトランジスタ（増幅トランジスタ１０８ａ、リセットトランジスタ１０８ｂ及び選択トランジスタ１０８ｃ）とを形成する。また、当該ＭＯＳトランジスタの形成と同時に信号処理を行う周辺回路を構成するトランジスタも形成する。また、Ｎ−型の電荷蓄積領域１０４をイオン注入により形成する。
続いて、図９Ｂに示すように、絶縁層１０９ａをスパッタリング法又はＣＶＤ法を用いて堆積する。その後、絶縁層１０９ａの、Ｎ＋型の不純物を持つポリシリコンで構成されるコンタクトプラグ１０７及び配線を形成する部分にコンタクトホール１０７ａを形成する。
続いて、図９Ｃに示すように高濃度のＮ型の不純物を持つポリシリコン１０７ｂをＣＶＤ法又はスパッタリング法を利用して堆積する。
続いて、図９Ｄに示すように、ポリシリコン１０７ｂを電荷蓄積領域１０４の遮光に用いる用途、又は、合わせズレ防止のための用途に必要最小限の大きさの中間層を残し、エッチングを用いて除去する。その後、酸化膜堆積後に７００〜９００度の高温アニール工程により不純物拡散層１０５を形成する。
続いて、図９Ｅに示すように、一般的な方法を用いて金属プラグ１１０ａ及び配線１１２ａを形成する。
続いて、金属プラグ１１０ｂ〜１１０ｄ、配線１１２ｂ〜１１２ｃ、絶縁層１０９ｂ〜１０９ｃ、第１電極１１３、光電変換膜１１４、第２電極１１５、保護膜（図示せず）、カラーフィルタ（図示せず）及びレンズ（図示せず）を形成することで、図３に示す構造が形成される。なお、これらの製造方法は従来の積層型固体撮像装置の製造方法と同様であるので詳細な説明は省略する。
（第２の実施形態の製造方法）
以下、上述した第２の実施形態に係る固体撮像装置の製造方法について図１０Ａ〜図１０Ｅに示す断面図に沿って概略を説明する。
まず、図１０Ａに示すように、一般的な積層型固体撮像装置を形成する方法で、半導体基板１０１上にＰ型不純物領域１１６と、ＭＯＳトランジスタ（増幅トランジスタ１０８ａ、リセットトランジスタ１０８ｂ及び選択トランジスタ１０８ｃ）とを形成する。また、同時に信号処理を行う周辺回路も形成する。
続いて、図１０Ｂに示すように、絶縁層１０９ａをスパッタリング法又はＣＶＤ法を用いて堆積する。その後、絶縁層１０９ａの、Ｎ＋型の不純物を持つポリシリコンで構成されるコンタクトプラグ１０７及び配線を形成する部分にコンタクトホール１０７ａを形成する。その後、コンタクトホール１０７ａ上からＮ型の不純物を注入することで電荷蓄積領域１０４を形成する。
続いて、図１０Ｃに示すように、Ｎ＋型の不純物を持つポリシリコン１０７ｂをＣＶＤ法又はスパッタ法を利用して堆積する。
続いて、図１０Ｄに示すように、ポリシリコン１０７ｂを電荷蓄積領域１０４の遮光に用いる用途、又は、合わせズレ防止のための用途に必要最小限の大きさの中間層を残し、ドライエッチング法を用いて除去する。その後、酸化膜堆積後に７００度〜９００度の高温アニール工程を用いて不純物拡散層１０５を形成する。
続いて、図１０Ｅに示すように、一般的な方法を用いて金属プラグ１１０ａ及び配線１１２ａを形成する。
続いて、金属プラグ１１０ｂ〜１１０ｄ、配線１１２ｂ〜１１２ｃ、絶縁層１０９ｂ〜１０９ｃ、第１電極１１３、光電変換膜１１４、第２電極１１５、保護膜（図示せず）、カラーフィルタ（図示せず）及びレンズ（図示せず）を形成することで図６に示す構成が形成される。なお、これらの製造方法は従来の積層型固体撮像装置の製造方法と同様であるので詳細な説明は省略する。
（第３の実施形態の製造方法）
以下、上述した第３の実施形態に係る固体撮像装置の製造方法について図１１Ａ〜図１１Ｅに示す断面図に沿って概略を説明する。
まず、図１１Ａに示すように、一般的な積層型固体撮像装置を形成する方法で、半導体基板１０１上にＰ型不純物領域１１６と、ＭＯＳトランジスタ（増幅トランジスタ１０８ａ、リセットトランジスタ１０８ｂ及び選択トランジスタ１０８ｃ）とを形成する。また、同時に信号処理を行う周辺回路も形成する。ここで、電荷蓄積領域１０４の上にＰ型不純物領域１０６を形成する。
続いて、図１１Ｂに示すように、絶縁層１０９ａをスパッタリング法又はＣＶＤ法を用いて堆積する。その後、絶縁層１０９ａの、Ｎ＋型の不純物を持つポリシリコンで構成されるコンタクトプラグ１０７及び配線を形成する部分にコンタクトホール１０７ａを形成する。その後、必要に応じてコンタクトホール１０７ａ上からＮ型の不純物を注入することでＮ型不純物領域１１７を形成する。
続いて、図１１Ｃに示すように、Ｎ＋型の不純物を持つポリシリコン１０７ｂをＣＶＤ法又はスパッタ法を利用して堆積する。
続いて、図１１Ｄに示すように、ポリシリコン１０７ｂをＣＭＰ法を用いて研磨することで、コンタクトプラグ１０７を残して除去する。その後、酸化膜堆積後に７００度〜９００度の高温アニール工程を用いて不純物拡散層１０５を形成する。
続いて、図１１Ｅに示すように、一般的な方法を用いて金属プラグ１１０ａ、１１０ｅ及び配線１１２ａを形成する。ここで、金属プラグ１１０ｅを、コンタクトプラグ１０７との合わせズレ防止のために金属プラグ１１０ａよりも太く形成している。
続いて、金属プラグ１１０ｂ〜１１０ｄ、配線１１２ｂ〜１１２ｃ、絶縁層１０９ｂ〜１０９ｃ、第１電極１１３、光電変換膜１１４、第２電極１１５、保護膜（図示せず）、カラーフィルタ（図示せず）及びレンズ（図示せず）を形成することで図６に示す構成が形成される。なお、これらの製造方法は従来の積層型固体撮像装置の製造方法と同様であるので詳細な説明は省略する。
（本実施形態を利用した撮像装置）
以下、上述した第１〜第３の実施形態のいずれかで説明した固体撮像装置を用いた撮像装置（カメラ）について説明する。
図１２は本実施形態を用いた撮像装置２００の全体構成を示すブロック図である。本実施形態に係る撮像装置２００は、レンズ２０１と、固体撮像装置２０６と、信号処理回路２０７と、出力インターフェース２０９とを有する。
固体撮像装置２０６は、上述した第１〜第３の実施形態のいずれかで説明した固体撮像装置である。また、画素アレイ２０２には、上述した複数の画素１１が行列状に配置されている。行選択回路２０３及び列選択回路２０４は、図１に示す垂直走査部１３及び水平走査部１５に対応する。
レンズ２０１は、被写体を画素アレイ２０２上に結像する。画素アレイ２０２で得られた信号は行選択回路２０３、列選択回路２０４及び読み出し回路２０５を通じて信号処理回路２０７へ順次送られる。信号処理回路２０７は、受け取った信号に信号処理を施し、信号処理後の画像信号を、ディスプレイ及びメモリを含む出力インターフェース２０９へ出力する。
以上、本発明の実施の形態に係る固体撮像装置及び撮像装置について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記説明における半導体基板１０１を、半導体基板１０１に形成されているウェルと置き換えてもよい。
また、上記実施の形態に係る固体撮像装置は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
また、上記第１〜第３の実施形態に係る固体撮像装置、撮像装置及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ、及び不純物領域等のＮ型及びＰ型等は、本発明を具体的に説明するために例示するものであり、これらを反転し、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他のトランジスタを用いてもよい。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、固体撮像装置に適用できる。また、本発明は、固体撮像装置を用いる、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話用カメラ、又は監視カメラ等の撮像装置に適用できる。
１１ 画素
１３ 垂直走査部
１５ 水平走査部
１５ａ 画素電極
１７ｂ 増幅トランジスタ
１７ｄ 信号線
２１ 列信号処理部
１０１ 半導体基板
１０２ 素子分離領域
１０３ Ｐ型不純物領域
１０４ 電荷蓄積領域
１０５ 不純物拡散層
１０６ Ｐ型不純物領域
１０７ コンタクトプラグ
１０７ａ コンタクトホール
１０７ｂ ポリシリコン
１０８ａ 増幅トランジスタ
１０８ｂ リセットトランジスタ
１０８ｃ 選択トランジスタ
１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ 絶縁層
１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ 金属プラグ
１１１ 光電変換部
１１２ａ、１１２ｂ、１１２ｃ 配線
１１３ 第１電極
１１４ 光電変換膜
１１５ 第２電極
１１６ Ｐ型不純物領域
１１７ Ｎ型不純物領域
１１８ 空乏層電荷
１１９ 信号電荷
１２１ アドレス制御線
１２３ リセット制御線
１２６ リセット線
１３１ 光電変換部制御線
１４１ 列信号線
１４２ 水平出力端子
２００ 撮像装置
２０１ レンズ
２０２ 画素アレイ
２０３ 行選択回路
２０４ 列選択回路
２０５ 読み出し回路
２０６ 固体撮像装置
２０７ 信号処理回路
２０９ 出力インターフェース

Claims (9)

  1. 行列状に配置された複数の画素を備える固体撮像装置であって、
    半導体基板と、
    前記半導体基板の上方に、前記画素内に形成されており、隣接する前記画素と電気的に分離された第１電極と、
    前記第１電極上に形成され、光を信号電荷に光電変換する光電変換膜と、
    前記光電変換膜上に形成された第２電極と、
    前記半導体基板に、前記画素内に形成され、対応する画素の前記第１電極に電気的に接続されており、前記光電変換膜により光電変換された前記信号電荷を蓄積する電荷蓄積領域と、
    前記画素内に形成されており、前記電荷蓄積領域をリセットするリセットゲート電極と、
    前記画素内に形成されており、対応する画素の前記電荷蓄積領域に蓄積されている前記信号電荷を増幅する増幅トランジスタと、
    前記画素内に形成されており、対応する画素の前記第１電極と前記電荷蓄積領域とを電気的に接続するために用いられ、前記電荷蓄積領域に直接接する、半導体材料で構成されているコンタクトプラグとを備える
    固体撮像装置。
  2. 前記電荷蓄積領域の導電型は、前記コンタクトプラグを構成する半導体材料の導電型と同じである
    請求項１記載の固体撮像装置。
  3. 前記半導体材料の導電型を担う不純物の濃度は、前記電荷蓄積領域の導電型を担う不純物の濃度よりも高い
    請求項２記載の固体撮像装置。
  4. 前記電荷蓄積領域は、前記コンタクトプラグに直接接する不純物拡散層を含み、
    前記不純物拡散層の導電型を担う不純物の濃度は、前記電荷蓄積領域に含まれる当該不純物拡散層以外の領域の導電型を担う不純物の濃度よりも高い
    請求項３記載の固体撮像装置。
  5. 前記信号電荷は、前記電荷蓄積領域の導電型を担う多数キャリアとは反対極性である
    請求項１記載の固体撮像装置。
  6. 前記固体撮像装置は、さらに、
    前記半導体基板に形成され、前記電荷蓄積領域を、前記増幅トランジスタが形成されるトランジスタ領域、及び隣接画素の前記電荷蓄積領域と分離する、絶縁体で構成される素子分離領域と、
    前記半導体基板の、前記素子分離領域と前記電荷蓄積領域との間に形成され、前記電荷蓄積領域の導電型と逆の導電型の不純物領域とを備え、
    前記不純物領域の不純物濃度は前記電荷蓄積領域の不純物濃度よりも高く、前記コンタクトプラグの不純物濃度よりも小さい
    請求項１記載の固体撮像装置。
  7. 前記固体撮像装置は、さらに、
    前記電荷蓄積領域の表面のうち、前記コンタクトプラグに接しない領域に形成されている、前記電荷蓄積領域の導電型と逆の導電型の不純物領域を備える
    請求項１記載の固体撮像装置。
  8. 前記コンタクトプラグの下部幅が、当該コンタクトプラグの上部幅よりも小さい
    請求項１記載の固体撮像装置。
  9. 前記コンタクトプラグは、シリコン又はゲルマニウムを含む
    請求項１〜８のいずれか１項に記載の固体撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627431B2 (en) * 2012-06-27 2017-04-18 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103620783B (zh) * 2011-06-23 2016-08-17 松下电器产业株式会社 固体摄像装置
WO2013076924A1 (ja) * 2011-11-22 2013-05-30 パナソニック株式会社 固体撮像装置
WO2014002367A1 (ja) 2012-06-25 2014-01-03 パナソニック株式会社 固体撮像装置
WO2014002365A1 (ja) * 2012-06-26 2014-01-03 パナソニック株式会社 固体撮像装置及びその製造方法
JP6344555B2 (ja) * 2014-05-28 2018-06-20 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP6406585B2 (ja) * 2014-09-12 2018-10-17 パナソニックＩｐマネジメント株式会社 撮像装置
JP6700655B2 (ja) * 2014-10-30 2020-05-27 キヤノン株式会社 光電変換装置および光電変換装置の製造方法
CN108140662B (zh) * 2015-10-27 2023-01-17 索尼半导体解决方案公司 固体摄像元件、固体摄像元件制造方法和电子设备
CN107195645B (zh) * 2016-03-14 2023-10-03 松下知识产权经营株式会社 摄像装置
JP2017183580A (ja) * 2016-03-31 2017-10-05 キヤノン株式会社 固体撮像装置
JP7171170B2 (ja) * 2017-06-29 2022-11-15 キヤノン株式会社 撮像装置、撮像システム、移動体、撮像装置の製造方法
JP2019024075A (ja) * 2017-07-24 2019-02-14 パナソニックＩｐマネジメント株式会社 撮像装置
CN109300923B (zh) * 2017-07-25 2023-11-17 松下知识产权经营株式会社 摄像装置
JP2019029643A (ja) * 2017-07-31 2019-02-21 パナソニックＩｐマネジメント株式会社 撮像装置
CN109326618B (zh) 2017-07-31 2024-03-01 松下知识产权经营株式会社 摄像装置
JP6689936B2 (ja) 2018-10-15 2020-04-28 パナソニック株式会社 撮像装置の製造方法
CN111048536A (zh) * 2018-10-15 2020-04-21 松下知识产权经营株式会社 摄像装置
WO2020170658A1 (ja) * 2019-02-22 2020-08-27 パナソニックＩｐマネジメント株式会社 撮像装置
KR20210070800A (ko) 2019-12-05 2021-06-15 삼성전자주식회사 이미지 센서

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59201444A (ja) * 1983-12-05 1984-11-15 Nec Corp 半導体装置の製造方法
JPS59202777A (ja) * 1983-04-30 1984-11-16 Matsushita Electric Ind Co Ltd 固体撮像装置とその製造方法
JPS6442171A (en) * 1987-08-07 1989-02-14 Mitsubishi Electric Corp Solid-state image sensor
JPH01138752A (ja) * 1987-11-26 1989-05-31 Toshiba Corp 積層型固体撮像装置
JPH01241864A (ja) * 1988-03-24 1989-09-26 Toshiba Corp 固体撮像装置
JPH02272756A (ja) * 1989-04-14 1990-11-07 Seiko Epson Corp 半導体装置
JP2000299453A (ja) * 1999-02-09 2000-10-24 Sony Corp 固体撮像装置及びその製造方法
JP2002299475A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置及びその製造方法
JP2004312039A (ja) * 1999-02-25 2004-11-04 Canon Inc 光電変換素子
JP2005244096A (ja) * 2004-02-27 2005-09-08 Asahi Kasei Microsystems Kk 固体撮像素子及びその製造方法
JP2006120922A (ja) * 2004-10-22 2006-05-11 Fuji Film Microdevices Co Ltd 光電変換膜積層型カラー固体撮像装置
US20080217666A1 (en) * 2007-03-07 2008-09-11 United Microelectronics Corp. Cmos image sensor and method of fabricating the same
JP2009071310A (ja) * 2007-09-10 2009-04-02 Dongbu Hitek Co Ltd イメージセンサー及びその製造方法
JP2009188380A (ja) * 2007-12-28 2009-08-20 Dongbu Hitek Co Ltd イメージセンサ及びその製造方法
JP2011029337A (ja) * 2009-07-23 2011-02-10 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2011035095A (ja) * 2009-07-31 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
WO2011058684A1 (ja) * 2009-11-12 2011-05-19 パナソニック株式会社 固体撮像装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4621275A (en) 1983-04-30 1986-11-04 Matsushita Electric Industrial Co., Ltd. Solid-state imaging device
JP3352895B2 (ja) * 1996-12-25 2002-12-03 株式会社東芝 半導体集積回路、半導体集積回路の設計方法および製造方法
JP4714428B2 (ja) * 2004-05-28 2011-06-29 富士フイルム株式会社 光電変換膜積層型固体撮像装置及びその製造方法
JP4595464B2 (ja) * 2004-09-22 2010-12-08 ソニー株式会社 Ｃｍｏｓ固体撮像素子の製造方法
JP2008034772A (ja) * 2006-08-01 2008-02-14 Matsushita Electric Ind Co Ltd 固体撮像装置及び固体撮像装置の製造方法およびカメラ
JP2010206181A (ja) * 2009-02-06 2010-09-16 Canon Inc 光電変換装置及び撮像システム
JP5451098B2 (ja) * 2009-02-06 2014-03-26 キヤノン株式会社 半導体装置の製造方法
US9123653B2 (en) 2009-07-23 2015-09-01 Sony Corporation Solid-state imaging device, method of manufacturing the same, and electronic apparatus
JP4444371B1 (ja) 2009-09-01 2010-03-31 富士フイルム株式会社 撮像素子及び撮像装置
JP5458869B2 (ja) * 2009-12-21 2014-04-02 ソニー株式会社 固体撮像装置およびその駆動方法、カメラ
JP5509846B2 (ja) * 2009-12-28 2014-06-04 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP2012175078A (ja) * 2011-02-24 2012-09-10 Sony Corp 固体撮像装置、および、その製造方法、電子機器、半導体装置
JP5814626B2 (ja) * 2011-05-27 2015-11-17 キヤノン株式会社 光電変換装置及び光電変換装置の製造方法
CN103620783B (zh) * 2011-06-23 2016-08-17 松下电器产业株式会社 固体摄像装置

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59202777A (ja) * 1983-04-30 1984-11-16 Matsushita Electric Ind Co Ltd 固体撮像装置とその製造方法
JPS59201444A (ja) * 1983-12-05 1984-11-15 Nec Corp 半導体装置の製造方法
JPS6442171A (en) * 1987-08-07 1989-02-14 Mitsubishi Electric Corp Solid-state image sensor
JPH01138752A (ja) * 1987-11-26 1989-05-31 Toshiba Corp 積層型固体撮像装置
JPH01241864A (ja) * 1988-03-24 1989-09-26 Toshiba Corp 固体撮像装置
JPH02272756A (ja) * 1989-04-14 1990-11-07 Seiko Epson Corp 半導体装置
JP2000299453A (ja) * 1999-02-09 2000-10-24 Sony Corp 固体撮像装置及びその製造方法
JP2004312039A (ja) * 1999-02-25 2004-11-04 Canon Inc 光電変換素子
JP2002299475A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置及びその製造方法
JP2005244096A (ja) * 2004-02-27 2005-09-08 Asahi Kasei Microsystems Kk 固体撮像素子及びその製造方法
JP2006120922A (ja) * 2004-10-22 2006-05-11 Fuji Film Microdevices Co Ltd 光電変換膜積層型カラー固体撮像装置
US20080217666A1 (en) * 2007-03-07 2008-09-11 United Microelectronics Corp. Cmos image sensor and method of fabricating the same
JP2009071310A (ja) * 2007-09-10 2009-04-02 Dongbu Hitek Co Ltd イメージセンサー及びその製造方法
JP2009188380A (ja) * 2007-12-28 2009-08-20 Dongbu Hitek Co Ltd イメージセンサ及びその製造方法
JP2011029337A (ja) * 2009-07-23 2011-02-10 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2011035095A (ja) * 2009-07-31 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
WO2011058684A1 (ja) * 2009-11-12 2011-05-19 パナソニック株式会社 固体撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627431B2 (en) * 2012-06-27 2017-04-18 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device

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CN103620783B (zh) 2016-08-17
US9768226B2 (en) 2017-09-19
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