WO2011161909A1 - 固体撮像素子 - Google Patents

固体撮像素子 Download PDF

Info

Publication number
WO2011161909A1
WO2011161909A1 PCT/JP2011/003428 JP2011003428W WO2011161909A1 WO 2011161909 A1 WO2011161909 A1 WO 2011161909A1 JP 2011003428 W JP2011003428 W JP 2011003428W WO 2011161909 A1 WO2011161909 A1 WO 2011161909A1
Authority
WO
WIPO (PCT)
Prior art keywords
reset
storage diode
gate
semiconductor substrate
pixel
Prior art date
Application number
PCT/JP2011/003428
Other languages
English (en)
French (fr)
Inventor
光雄 安平
晴久 横山
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2011161909A1 publication Critical patent/WO2011161909A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present invention relates to a solid-state image sensor, and more particularly to a MOS solid-state image sensor having an electronic shutter function.
  • Solid-state imaging devices include a CCD type image sensor and a MOS type image sensor.
  • a CCD image sensor can completely transfer the signal charge of a light receiving portion (photodiode) and read it out.
  • the drive voltage is high and the power consumption is large.
  • a MOS image sensor not only has a low driving voltage and is excellent in low power consumption, but also can be manufactured by a general-purpose CMOS process.
  • the MOS type image sensor has a large kTC noise due to the parasitic capacitance of the signal line and is inferior in sensitivity to the CCD image sensor.
  • CCD image sensors have been the mainstream because of their high sensitivity, for example, in DSC (Digital Still Camera), which requires high sensitivity with fine pixels against the backdrop of increasing the number of pixels.
  • DSC Digital Still Camera
  • MOS type image sensors have become mainstream in mobile phones, for example, where low power consumption is strongly required.
  • MOS image sensors have become comparable to CCD image sensors in terms of sensitivity by using a structure (APS: Active Pixel Sensor) in which a pixel is provided with an amplifying element.
  • APS Active Pixel Sensor
  • the global electronic shutter function which was difficult in principle because of the sequential readout method, in contrast to the batch readout type CCD image sensor, uses a structure in which a memory for temporary storage is provided in the pixel. As a result, it has become possible to cope with it (see, for example, Non-Patent Document 1).
  • FIG. 7A is a diagram showing a cross-sectional structure of a pixel portion 900 of a conventional MOS image sensor with a global electronic shutter, and the pixel portion 900 is a unit pixel having an electronic shutter function.
  • FIG. 7B is a diagram showing an outline of the operating potential of the pixel unit 900 shown in FIG.
  • FIG. 8 is a schematic plan view of a pixel of the conventional MOS image sensor with a global electronic shutter shown in FIG.
  • the same number is used for the same component as Fig.7 (a).
  • the pixel portion 900 includes a P-type semiconductor substrate 101, a P-type well 102, a PD 103, an SD 104, and an FD 105. Further, the pixel portion 900 includes a first transfer gate 106 (also described as GS P in the drawing), a second transfer gate 107 (also described as TX P in the drawing), and a third transfer gate 113 (shown in the drawing). Middle GR P ), a reset gate 108 (also denoted as R P FD in the figure), an amplifier 110, and an OFD (overflow drain) 111.
  • the PD 103 is an embedded photodiode (PhotoDiode) for performing photoelectric conversion.
  • the PD 103 is formed in a slit shape as shown in FIG.
  • the SD 104 is an embedded storage diode (Storage Diode) for temporarily accumulating signal charges (at the time of the global electronic shutter) received and collectively read after the PD 103 is collectively reset.
  • the SD 104 is formed with the same impurity profile as the PD 103.
  • the FD 105 is an N-type region of a PN junction diode formed adjacent to the SD 104, and is a floating diffusion (FD) that is in an electrically floating state.
  • the FD 105 converts the signal charge into a voltage according to the capacitance of the N-type region (that is, the FD).
  • the first transfer gate 106 (GS P ) is a transfer gate for transferring the signal charge of the PD 103 to the SD 104.
  • the second transfer gate 107 (TX P ) is a transfer gate for transferring the signal charge of the SD 104 to the FD 105.
  • the reset gate 108 (R P FD ) is a reset gate that resets the FD 105.
  • the drain voltage 109 of the reset gate 108 is referred to as V R.
  • the amplifier 110 amplifies the potential change of the FD 105 and reads it out.
  • the OFD 111 is an overflow drain for collectively resetting and sweeping out signal charges of the PD 103.
  • the reset voltage 112 of the OFD 111 is referred to as V DD .
  • the third transfer gate 113 (GR P ) is a transfer gate for transferring the signal charge of the PD 103 to the OFD 111.
  • the pixel portion 900 is configured.
  • the PD 103 is formed in a slit shape, and the potential of the PD 103 is drawn to the substrate side (lower side) by the effect of the slit shape.
  • V D that is a built-in potential difference is generated between the PD 103 formed with the same impurity profile and the SD 104.
  • the built-in potential is a potential for suppressing carrier diffusion due to a difference in carrier density between the P-type and N-type regions.
  • signal charges are accumulated in the PD 103 by incident light.
  • the third transfer gate 113 (GR P ) is turned on simultaneously for all the pixels and the signal charges accumulated in the PD 103 are swept out to the OFD 111, thereby collectively resetting the PD 103 of all the pixels (S1: PD reset).
  • signal charges are accumulated by incident light for a predetermined time (shutter time) in the PD 103 emptied by reset.
  • the signal charges accumulated in the PD 103 are simultaneously turned on for all the pixels by turning on the first transfer gate GS P and transferred to the SD 104, whereby the PD 103 of all the pixels is collectively read (S2: first transfer).
  • the PD 103 is collectively reset by the OFD 111, and after storing signal charges for a predetermined time (shutter time), the PD 103 is read in a batch for all pixels, temporarily stored in the SD 104, and from the SD 104.
  • a conventional global electronic shutter is realized by sequentially reading out to the outside via the FD 105.
  • the OFD 111 and the third transfer gate 113 (GR P ) are required for each pixel in order to collectively reset the photodiodes of all the pixels. For this reason, the ratio (aperture ratio) of the light-receiving part to a pixel becomes small, and there exists a subject that it becomes disadvantageous for pixel miniaturization.
  • an object of the present invention is to provide a MOS type solid-state imaging device having a global electronic shutter in which afterimages are suppressed and pixels can be miniaturized.
  • a solid-state imaging device is a solid-state imaging device including a plurality of pixel units arranged in a two-dimensional shape, and the pixel unit includes a semiconductor substrate, A photodiode formed on the semiconductor substrate for photoelectrically converting incident light into signal charges, a storage diode formed in the semiconductor substrate next to the photodiode, and in the semiconductor substrate. A floating diffusion formed next to the storage diode; a reset drain formed in the semiconductor substrate next to the floating diffusion; and on the semiconductor substrate, the photodiode and the storage. The signal charge is formed between the photodiode and the storage diode.
  • the first transfer gate and the second reset gate are simultaneously turned on to reset the signal charges of the photodiodes all at once, and then after the predetermined accumulation time has elapsed,
  • the signal gates of the photodiodes of all the pixels are transferred to the storage diode and temporarily stored. Thereby, a global electronic shutter can be realized.
  • the reset potential of the storage diode can be set to a sufficient magnitude, a sufficient potential difference is generated between the photodiode and the storage diode when the signal charge is transferred from the photodiode to the storage diode. be able to. Thereby, good signal charge transfer can be realized, and an afterimage caused by insufficient transfer of the signal charge of the photodiode can be solved.
  • the electronic shutter function for forcibly resetting the signal charges of the photodiodes after an arbitrary accumulation time can be realized without newly forming the overflow drain in the pixel plane, Therefore, it is possible to omit the constituent area occupied by the pixel and contribute to pixel miniaturization.
  • the photodiode is composed of an N-type impurity diffusion layer, and the storage diode is formed with a P-type impurity diffusion layer on the semiconductor substrate surface side. It is preferable that the semiconductor substrate surface of the storage diode other than the contact region is covered with the P-type impurity diffusion layer.
  • the storage diode has a buried diode structure that covers the Si substrate interface other than the region in contact with the contact plug with the P + layer, thereby suppressing the generation of dark current while signal charges are temporarily stored in the storage diode. can do.
  • the wiring board further includes a wiring for connecting the storage diode and the source of the reset transistor, and a contact plug for connecting the storage diode and the wiring, and the wiring is made of a light-shielding material, It may be formed above the storage diode so as to cover the upper surface region of the storage diode.
  • an insulating film may be formed on a surface of the semiconductor substrate of the storage diode other than a region connected to the contact plug.
  • the drain of the reset transistor may be electrically connected to the reset drain.
  • the reset drain formation region can be reduced, which contributes to pixel miniaturization.
  • the first transfer gate for transferring the signal charge of the photodiode to the storage diode and the second transistor for resetting the signal charge of the storage diode are simultaneously voltage driven by all the pixels.
  • the reset potential of the storage diode that becomes the drain voltage of the reset transistor can be set to a sufficient level. For this reason, when the transfer gate is turned ON for transferring the signal charge from the photodiode to the storage diode, a sufficient potential difference is generated between the photodiode and the storage diode, so that a good signal charge can be transferred. .
  • the afterimage can be suppressed.
  • the electronic shutter function for forcibly resetting the signal charges of the photodiodes after an arbitrary accumulation time can be realized without newly forming an overflow drain in the unit pixel plane. Therefore, it is possible to omit a configuration region occupying the unit pixel plane of the overflow drain, which can contribute to pixel miniaturization.
  • FIG. 1 is a cross-sectional view of a main part of a pixel portion of a solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a schematic plan view of the pixel portion of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 3 is a timing chart showing an outline of the global electronic shutter operation of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 5 is a cross-sectional view of the main part of the pixel portion of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 6 is a schematic plan structure diagram of the pixel portion of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 7 is a cross-sectional structure diagram of a pixel of a MOS type image sensor having a pixel with a global electronic shutter and a schematic diagram of an operating potential in the pixel.
  • FIG. 8 is a schematic plan view of a pixel of a conventional MOS image sensor having a pixel with a global electronic shutter.
  • FIG. 1 is a cross-sectional view of a main part of a pixel portion of a solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a schematic plan view of the pixel portion of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIGS. 1 and 2 the same reference numerals are used for the same components.
  • FIG. 1 corresponds to the AA ′ cross section of FIG.
  • the pixel unit 100 is two-dimensionally arranged to constitute a solid-state image sensor. As shown in FIG. 1, the pixel unit 100 includes a semiconductor substrate 1, a P-type well 2, PD3, SD4, and FD5 formed in the semiconductor substrate 1, an amplifier 10, an STI (Shallow Trench Isolation) 30, A gate oxide film 31, a gate electrode 35, a contact plug 51, and an interlayer insulating film 52 are provided.
  • the pixel unit 100 includes a first transfer gate 6 (hereinafter also referred to as GS), a second transfer gate 7 (hereinafter also referred to as TX), and a first reset gate 8 (hereinafter also referred to as RS). With.
  • the storage diode (SD) 4 is connected to the second reset gate 13 (hereinafter also referred to as GR) through the contact plug 51.
  • the pixel unit 100 further includes a diffusion layer contact 33 and a gate contact 34 as shown in FIG.
  • the semiconductor substrate 1 is a P-type Si substrate.
  • the PD3 is an embedded photodiode that is formed in the surface region of the semiconductor substrate 1 and photoelectrically converts incident light into signal charges.
  • the PD 3 includes an N type diffusion layer formed in the P type well 2 and a P + type formed on the N type diffusion layer, that is, in the P type well 2 on the interface side of the semiconductor substrate 1.
  • the P + layer 32 is an impurity layer.
  • SD4 is an embedded storage diode for temporarily accumulating signal charges (during the global electronic shutter) received and simultaneously read after the batch reset of PD3.
  • the SD 4 is formed next to the PD 3 in the surface region of the semiconductor substrate 1 (right next in the figure). Specifically, an N type diffusion layer formed in the P type well 2 and a P + type impurity layer formed on the interface side of the semiconductor substrate 1 on the N type diffusion layer, that is, in the P type well 2.
  • the P + layer 42 is formed, and the Si substrate interface of the storage diode other than the region in contact with the contact plug 51 is covered with the P + layer 42.
  • FD5 is a floating diffusion formed by an N-type diffusion layer.
  • the FD 5 is formed next to the SD 4 in the surface region of the semiconductor substrate 1 (right next in the drawing).
  • FD5 is an N-type region of a PN junction diode formed adjacent to SD4 by an N-type diffusion layer formed in P-type well 2.
  • the FD 5 converts the signal charge into a voltage according to the capacitance of the N-type diffusion layer.
  • the first transfer gate 6 is formed of, for example, Poly-Si, and is a transfer gate for transferring the signal charge of PD3 to SD4.
  • the first transfer gate 6 (GS) is formed above the semiconductor substrate 1 via the gate oxide film 31 between the PD 3 and the SD 4.
  • the first transfer gate 6 (GS) transfers the signal charge of PD3 to SD4 when turned on, that is, when a high-level all-pixel batch transfer pulse is applied.
  • the all-pixel batch transfer pulse is applied to all the pixel units 100 corresponding to all the pixels constituting the solid-state imaging device, not to the pixel unit 100 alone shown in FIG.
  • the second transfer gate 7 is a transfer gate formed of Poly-Si on the gate oxide film 31 between SD4 and FD5.
  • the second transfer gate TX includes a transistor in which the FD 5 and the source electrode are electrically connected, and transfers the signal charge of SD 4 to the FD 5.
  • the second transfer gate 7 (TX) transfers the signal charge of SD4 to the FD 5 when turned on, that is, when a high level pulse (reset gate pulse) is applied. Here, this pulse is applied to each pixel unit 100.
  • the first reset gate 8 (RS) is a first reset gate of the first reset transistor that resets the electric charge of the FD 5, and is formed of, for example, Poly-Si on the FD 5.
  • the drain of the first reset transistor is connected to the reset drain 9 that is the discharge destination of the charge of the FD 5.
  • the drain voltage of the reset drain 9 is hereinafter referred to as V DD (9).
  • the amplifier 10 is, for example, a source follower amplification transistor formed adjacent to the FD 5.
  • the gate electrode 10a of the amplifier 10 is connected to the surface of the FD 5, the drain electrode is connected to V DD (9), and the potential change of the FD 5 is amplified and read out from the source electrode 10b.
  • the second reset gate 13 is a second reset gate of the second reset transistor that resets the charge of SD4, and is made of, for example, Poly-Si.
  • the second reset transistor is not formed for each pixel unit 100, and is provided in common for all the pixel units 100 or the plurality of pixel units 100.
  • the source electrode 13a illustrated in FIG. 2 is a source electrode of the second reset transistor that is branched and disposed in each pixel unit 100, and is connected to SD4. Further, the drain electrode of the second reset transistor is connected to the reset drain 14 which is a discharge destination of charges of SD4.
  • the drain voltage of the reset drain 14 is hereinafter referred to as V DD (14).
  • reset drain 9 and the reset drain 14 may be electrically connected.
  • the pixel unit 100 is configured.
  • the pixel unit 100 further forms an on-chip color filter, an on-chip microlens, and the like, but the description thereof is omitted because it is not the main focus here.
  • FIG. 3 is a timing chart showing an outline of the global electronic shutter operation of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 3A shows the operation timing of the all pixel collective reset pulse GR applied to the second reset gate 13 (GR) of the second reset transistor. Specifically, when the reset gate pulse GR shown in FIG. 3A is at a high level, the reset gate pulse is applied to the second reset gate 13 (GR), and the second reset gate 13 (GR) Indicates that it is ON. On the other hand, when the reset gate pulse GR shown in FIG. 3A is at a low level, the reset gate pulse is not applied to the second reset gate 13 (GR), and the second reset gate 13 (GR) is turned OFF. It shows that. That is, when the reset gate pulse is applied, the second reset gate 13 (GR) resets unnecessary charges in the SD4, and the potential after the reset is the second reset gate 13 (GR) having the second reset gate 13 (GR).
  • the reset transistor drain voltage V DD (14).
  • FIG. 3B shows the operation timing of the all-pixel batch transfer pulse GS applied to the first transfer gate 6 (GS). Specifically, when the pulse GS shown in FIG. 3B is at a high level, the all-pixel batch transfer pulse is applied to the first transfer gate 6 (GS), and the first transfer gate 6 (GS). Is ON. On the other hand, when the pulse GS shown in FIG. 3B is at a low level, the all pixel batch transfer pulse is not applied to the first transfer gate 6 (GS), and the first transfer gate 6 (GS) is OFF. It shows that you are doing. That is, the first transfer gate 6 (GS) transfers the signal charges accumulated in the PD 3 to the SD 4 all at once when the all-pixel batch transfer pulse is applied.
  • the signal charges of the PD 3 are simultaneously reset.
  • the first transfer gate 6 (GS) is turned ON, and the signal charges of the PD3 of all the pixels are transferred to SD4 all at once.
  • FIG. 3C shows the operation timing of the reset gate pulse RS n applied to the first reset gate 8 (RS n ) connected to the FD 5 of the pixel unit 100 arranged in the n row.
  • the FD5 n rows means FD5 in the pixel portion 100 of the n-th row among the plurality of pixel portions 100 constituting the solid-state imaging device
  • RS n is, FD5 the reset gate arranged in n rows Means pulse.
  • the reset gate pulse RS n shown in FIG. 3C is at a high level, the gates of the transistors constituting the first reset gate 8 (RS n ), that is, the first reset gate 8 (RS n ).
  • a reset gate pulse is applied to the electrode, indicating that the first reset gate 8 (RS n ) is ON.
  • the reset gate pulse RS n shown in FIG. 3C is at a low level, the first reset gate 8 (RS n ) is not applied to the first reset gate 8 (RS n ). Is OFF. That is, when the first reset gate 8 (RS n ) is at a high level, the unnecessary charge in the FD 5 is reset, and the potential after the reset is the drain of the transistor constituting the first reset gate 8 (RS n ).
  • the voltage is V DD .
  • FIG. 3D shows the operation timing of the transfer gate pulse applied to the second transfer gate 7 (TX n ) in the pixel unit 100 in the n rows.
  • TX n means a transfer gate pulse applied to the second transfer gate 7 for transferring the signal charge from SD4 to FD5 in the n row to which RS n is applied.
  • the transfer gate pulse TX n shown in FIG. 3D is at a high level, the transfer pulse is applied to the second transfer gate 7 (TX n ), and the second transfer gate 7 (TX n).
  • TX n shows the transfer gate pulse applied to the second transfer gate 7 (TX n ) in the second transfer gate 7 (TX n).
  • the second transfer gate 7 (TX n), the transfer pulse and the second transfer gate 7 is not applied (TX n) Indicates that it is OFF. That is, when the transfer pulse is applied, the second transfer gate 7 (TX n ) transfers the signal charge accumulated in the SD4 in the n-row pixel unit 100 to the FD5.
  • FIGS. 3E and 3F show the operation timing of the reset gate pulse of the first reset gate 8 (RS n + 1 ) in the pixel unit 100 in the (n + 1) th row and the second transfer gate 7 ( (TXn + 1 ) is a diagram showing the operation timing of the transfer gate pulse, and is the same as described in FIG. 3C and FIG.
  • the above-described GR and GS are pulses applied to all the pixels at the same time, and the other RS n and TX n pulses are pulses applied to each row according to the sequential reading operation.
  • PD3 of all the pixel units 100 is collectively reset.
  • the transfer gate 6 (GS) is ON.
  • the signal charges of the PDs 3 of all the pixel units 100 are simultaneously swept out (reset) via the first transfer gate 6 (GS) and the second reset gate 13 (GR).
  • the second transfer gate 7 (TX) is OFF.
  • the second transfer gate 7 (TX) since the second transfer gate 7 (TX) has a low potential, the second transfer gate 7 (TX) becomes a barrier that prevents transfer of signal charges, and does not transfer signal charges. With the above operation, reading of the global electronic shutter (start of accumulation time) is started.
  • V DD (14) below the drain voltage of the reset drain 14 to a sufficiently large value.
  • GS is at the high level, and the first transfer gates 6 (GS) of all the pixel units 100 are ON.
  • the signal charges of the PDs 3 of all the pixel units 100 are transferred all at once to the SD 4 and temporarily accumulated.
  • reading of the global electronic shutter ends (end of the accumulation time).
  • the reset potential of SD4 is set to a sufficiently large value (for example, drain voltage V DD (14)), so that the signal charge is transferred from PD3 to SD4.
  • V DD drain voltage
  • the first transfer gate 6 (GS) is turned on for the transfer, a sufficient potential difference is generated between the PD 3 and the SD 4, so that a good signal charge can be transferred.
  • the FD 5 is reset as a stage before the signal charge transferred to the SD 4 is read out through the FD 5.
  • GS and GR are at a low level
  • RS n is at a high level
  • TX n is at a low level
  • the first reset of n rows gate 8 (RS n) is ON.
  • unnecessary charges in the FD 5 in the n-th row are reset, and the potential after the reset becomes the drain voltage V DD (9).
  • GS and GR are at a low level
  • TX n is at a high level
  • RS n is at a low level.
  • 7 (TX n ) is ON.
  • the signal charge after the electronic shutter of SD4 in the row to which TX n is applied is transferred to FD5.
  • the potential of FD5 changes from V DD (9) in accordance with the amount of signal charge transferred to FD5.
  • This potential change is read out to the outside as a video signal through the amplifier 10 composed of a source follower.
  • the signal charges accumulated in the PD 3 by the electronic shutter can be transferred to the SD 4 all at once, and the accumulated signal charges can be read out to the outside via the FD 5 by sequential reading.
  • GS and GR are low level
  • RS n + 1 is high level
  • TX n + 1 is low level
  • (n + 1) The first reset gate 8 (RS n + 1 ) in the row is ON.
  • unnecessary charges in the FD 5 of the (n + 1) th row are reset, and the potential after the reset becomes the drain voltage V DD (9).
  • a P-type well 2 is formed in a P-type semiconductor substrate 1 by B ion implantation.
  • an STI 30 for separating transistors and diffusion layer elements is formed. Specifically, the semiconductor substrate 1 is etched to form a trench serving as an isolation region, and the formed trench is filled with an insulating film. Then, the STI 30 is formed by planarization by CMP (Chemical Mechanical Polishing).
  • the gate oxide film 31 serving as the gate oxide film of each transfer gate (the first transfer gate 6 (GS) and the second transfer gate 7 (TX)) and the first oxide are formed by thermal oxidation or plasma oxidation.
  • a gate oxide film of the reset gate 8 is formed.
  • a Poly-Si film is deposited by thermal CVD or plasma CVD, and then a predetermined resist pattern is formed by a general photolithography technique. Then, by selectively etching the Poly-Si film, the gate electrode 35 of each transfer gate, the gate electrode of the first reset gate 8, and the like formed of the Poly-Si film are formed.
  • P and As are ion-implanted into the P-type semiconductor substrate 1, thereby forming each transfer gate, the source and drain of the reset transistor, and PD3, SD4, and FD5.
  • a P + layer is formed on the N-type layer of PD3 and SD4 by implanting B ions into the surface of PD3 and SD4. 32 and a P + layer 42 are formed.
  • PD3 and SD4 are formed as a buried diode structure.
  • an interlayer insulating film 52 is formed by a CVD oxide film or a plasma oxide film.
  • a resist pattern for contact formation is formed by a general photolithography technique, and then the interlayer insulating film 52 is selectively etched to open the diffusion layer contact 33 on the SD4.
  • W is deposited by CVD or sputtering, and then flattened by CMP to form the contact plug 51.
  • an embedded storage diode in which the Si substrate interface of the storage diode other than the region in contact with the contact plug 51 is covered with the P + layer 42 is formed.
  • a multilayer wiring is formed by Cu wiring or AL wiring, and an on-chip color filter or on-chip microlens made of an organic material is formed thereon, and the pixel unit 100 is manufactured. Description is omitted.
  • a MOS type solid-state imaging device having a global electronic shutter that suppresses an afterimage and omits a configuration region that occupies a unit pixel plane of an overflow drain.
  • a second reset transistor that resets the signal charge of SD4 is connected to SD4.
  • the first transfer gate 6 (GS) and the second transfer gate 6 (GS) The reset gates 13 (GR) of all the pixels (all the pixel units 100) are simultaneously turned on to reset the signal charges of the PD 3 all together (start of accumulation time).
  • the first transfer gate 6 (GS) is turned on all at once to transfer the signal charge of PD3 to SD4 and temporarily accumulate (end of accumulation time).
  • the solid-state imaging device can realize a global electronic shutter.
  • the reset potential of SD4 can be set to a sufficient level (for example, drain voltage V DD )
  • a sufficient potential difference is generated between PD3 and SD4 when signal charges are transferred from PD3 to SD4. Can be generated.
  • good signal charge transfer can be realized, and an afterimage caused by insufficient transfer of the signal charge of the PD 3 can be solved.
  • the electronic shutter function for forcibly resetting the signal charges of the PD 3 after an arbitrary accumulation time can be realized without newly forming the overflow drain in the unit pixel plane, the unit pixel plane area of the overflow drain can be realized. Therefore, it is possible to omit the constituent area occupied by the pixel and contribute to pixel miniaturization.
  • the storage diode (SD) 4 has a buried diode structure in which the Si substrate interface other than the region in contact with the contact plug 51 is covered with a P + layer, so that the dark current while the signal charge is temporarily stored in the storage diode. Can be suppressed.
  • the MOS type solid-state imaging device has a pixel with a global electronic shutter function having a structure in which a storage diode region is covered with a wiring material.
  • FIG. 5 is a cross-sectional view of the main part of the pixel portion of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 6 is a schematic plan structure diagram of the pixel portion of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 5 corresponds to the AA ′ cross section of FIG.
  • the same number is used for the same component as FIG.1 and FIG.2, and description is abbreviate
  • the pixel unit 200 is two-dimensionally arranged to constitute a solid-state image sensor. As shown in FIG. 5, the pixel unit 200 includes a P-type semiconductor substrate 1, a P-type well 2 formed in the semiconductor substrate 1, PD 3, SD 4, FD 5, an amplifier 10, an STI 30, A gate oxide film 31, a gate electrode 35, an interlayer insulating film 52, and a wiring electrode 53 are provided.
  • the pixel unit 200 includes a first transfer gate 6 (GS), a second transfer gate 7 (TX), and a first reset gate 8 (RS). Further, as shown in FIG. 6, the pixel unit 200 further includes a diffusion layer contact 33 and a gate contact 34.
  • the pixel unit 200 shown in FIGS. 5 and 6 is different from the pixel unit 100 according to the first embodiment in that the SD 4 is covered with the wiring electrode 53.
  • the wiring electrode 53 covers the upper area of SD4.
  • the second reset gate 13 is a second reset gate of the second reset transistor that resets the charge of SD4.
  • the second reset transistor is not formed for each pixel unit 200 and is provided in common for all the pixel units 200 or the plurality of pixel units 200.
  • the source electrode 13 a illustrated in FIG. 6 is one in which the source electrode of the second reset transistor is branched and arranged in each pixel portion 200, and is connected to the wiring electrode 53.
  • SD4 is connected to the wiring electrode 53 via the contact plug 51.
  • the drain of the second reset transistor is connected to a reset drain 14 that is a discharge destination of the charge of SD4.
  • the drain voltage of the reset drain 14 is hereinafter referred to as V DD (14).
  • reset drain 9 and the reset drain 14 may be electrically connected.
  • the pixel unit 200 further forms an on-chip color filter, an on-chip microlens, and the like.
  • the operation of the MOS type solid-state imaging device having the pixel unit 200 configured as described above, that is, the pixel with the global electronic shutter function, is the same as the operation of the MOS type solid-state imaging device having the pixel unit 100 described in the first embodiment. Therefore, explanation is omitted.
  • a wiring layer is formed by a general photolithography technique, selective etching, and damascene method. At this time, the upper region of SD4 is covered with the wiring electrode 53. To form.
  • the manufacturing method after the above process is also the same as the manufacturing process of the pixel unit 100 according to the first embodiment, and thus description thereof is omitted.
  • a MOS type solid-state imaging device having a global electronic shutter that suppresses an afterimage and omits a configuration region that occupies a unit pixel plane of an overflow drain.
  • a second reset transistor that resets the signal charge of SD4 is connected to SD4.
  • the first transfer gate 6 (GS) and the second transfer gate 6 (GS) The reset gates 13 (GR) of all the pixels (all the pixel units 200) are turned on all at once, and the signal charges of the PD 3 are collectively reset (start of accumulation time).
  • the first transfer gate 6 (GS) is turned on all at once to transfer the signal charge of PD3 to SD4 and temporarily accumulate (end of accumulation time).
  • the solid-state imaging device can realize a global electronic shutter.
  • the reset potential of SD4 can be set to a sufficient level (for example, drain voltage V DD )
  • a sufficient potential difference is generated between PD3 and SD4 when signal charges are transferred from PD3 to SD4. Can be generated.
  • good signal charge transfer can be realized, and an afterimage caused by insufficient transfer of the signal charge of the PD 3 can be solved.
  • the electronic shutter function for forcibly resetting the signal charges of the PD 3 after an arbitrary accumulation time can be realized without newly forming the overflow drain in the unit pixel plane, the unit pixel plane area of the overflow drain can be realized. Therefore, it is possible to omit the constituent area occupied by the pixel and contribute to pixel miniaturization.
  • the signal charge is temporarily accumulated in SD4. Light incident can be blocked. For this reason, in SD4, it is possible to prevent the false signal charge from being mixed into the original signal charge.
  • the present invention can be used for a solid-state image sensor, and in particular, for a MOS solid-state image sensor having an electronic shutter function.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

残像が抑制され、画素の微細化が可能なグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を提供する。固体撮像素子が備える画素部（１００）は、半導体基板（１）と、入射光を光電変換して信号電荷に変換するＰＤ（３）と、ＰＤ（３）の隣に形成されるＳＤ（４）と、ＳＤ（４）の隣に形成されるＦＤ（５）と、ＦＤ（５）の隣に形成されるリセットドレイン（９）と、ＰＤ（３）とＳＤ（４）との間に形成され、信号電荷をＰＤ（３）からＳＤ（４）に転送する第１の転送ゲート（６）と、ＳＤ（４）とＦＤ（５）との間に形成され、信号電荷をＳＤ（４）からＦＤ（５）に転送する第２の転送ゲート（７）と、ＦＤ（５）とリセットドレイン（９）との間に形成され、ＦＤ（５）の電荷を排出する第１のリセットゲート（８）とを備え、ＳＤ（４）は、第２のリセットゲート（１３）を備えたリセットトランジスタのソースに接続されている。

Description

固体撮像素子
　本発明は、固体撮像素子に関し、特に電子シャッタ機能を有するＭＯＳ型固体撮像素子に関する。
　固体撮像素子には、ＣＣＤ型イメージセンサとＭＯＳ型イメージセンサとがある。一般的に、ＣＣＤ型イメージセンサは、受光部（フォトダイオード）の信号電荷を完全転送して外部に読み出すことが可能であり、原理的に感度に優れるものの駆動電圧が高く消費電力が大きい。一方、ＭＯＳ型イメージセンサは、駆動電圧が低く低消費電力化に優れるだけでなく、汎用のＣＭＯＳプロセスで製造可能なため、機能回路のオンチップ化が容易である。しかし、ＭＯＳ型イメージセンサは、信号ラインの寄生容量に起因するｋＴＣ雑音が大きくＣＣＤイメージセンサに対し感度で劣る。そのため、これまで、多画素化を背景に微細画素での高感度を要求される、例えばＤＳＣ（Ｄｉｇｉｔａｌ　Ｓｔｉｌｌ　Ｃａｍｅｒａ）においては、感度の良さからＣＣＤイメージセンサが主流となっている。一方、ＭＯＳ型イメージセンサは、低消費電力が強く要求される例えば携帯電話において主流となっていた。
　しかし、近年、ＭＯＳ型イメージセンサにおいて、画素に増幅素子を設ける構造（ＡＰＳ：Ａｃｔｉｖｅ　Ｐｉｘｅｌ　Ｓｅｎｓｏｒ）を用いることにより、感度の面でもＣＣＤイメージセンサと遜色ないレベルになってきた。また、一括読み出し方式のＣＣＤイメージセンサに対し、ＭＯＳ型イメージセンサでは、逐次読み出し方式のために原理的に困難であったグローバル電子シャッタ機能も、画素内に一時蓄積用のメモリを設ける構造を用いることにより、対応可能になってきた（例えば非特許文献１参照）。
　ＭＯＳ型イメージセンサにおけるグローバル電子シャッタの一例を図７に示す。図７（ａ）は、従来のグローバル電子シャッタ付きＭＯＳ型イメージセンサの画素部９００の断面構造を示す図であり、画素部９００は、電子シャッタ機能を有する単位画素である。図７（ｂ）は、図７（ａ）に示す画素部９００の動作ポテンシャルの概略を示す図である。また、図８は、図７（ａ）に示す従来のグローバル電子シャッタ付きＭＯＳ型イメージセンサの画素の平面概略図である。なお、図７（ａ）と同一の構成要素には、同一の番号を用いている。
　ここで、画素部９００は、Ｐ型の半導体基板１０１と、Ｐ型ウェル１０２と、ＰＤ１０３と、ＳＤ１０４と、ＦＤ１０５とを備える。また、この画素部９００は、第１の転送ゲート１０６（図中、ＧＳPとも記載）と、第２の転送ゲート１０７（図中、ＴＸPとも記載）と、第３の転送ゲート１１３（図中ＧＲPとも記載）と、リセットゲート１０８（図中、ＲP FDとも記載）と、増幅器１１０と、ＯＦＤ（ｏｖｅｒｆｌｏｗ　ｄｒａｉｎ）１１１とを備える。
　ＰＤ１０３は、光電変換をするための埋め込み型のフォトダイオード（ＰｈｏｔｏＤｉｏｄｅ）である。ここで、ＰＤ１０３は、図８に示すように、スリット形状に形成されている。ＳＤ１０４は、ＰＤ１０３の一括リセット後に受光され、一斉読み出しされた（グローバル電子シャッタ時の）信号電荷の一時蓄積用の埋め込み型のストレージダイオード（ＳｔｏｒａｇｅＤｉｏｄｅ）である。また、ＳＤ１０４は、ＰＤ１０３と同一の不純物プロファイルで形成されている。ＦＤ１０５は、ＳＤ１０４に隣接して形成されているＰＮ接合ダイオードのＮ型領域であり、電気的に浮遊状態になっているフローティングディフュージョン（ＦＤ）である。ＦＤ１０５は、信号電荷がＳＤ１０４から転送されてくると、Ｎ型領域（すなわちＦＤ）のもっているキャパシタンスに従ってその信号電荷を電圧に変換する。第１の転送ゲート１０６（ＧＳP）は、ＰＤ１０３の信号電荷を、ＳＤ１０４に転送するための転送ゲートである。第２の転送ゲート１０７（ＴＸP）は、ＳＤ１０４の信号電荷をＦＤ１０５に転送するための転送ゲートである。リセットゲート１０８（ＲP FD）は、ＦＤ１０５をリセットするリセットゲートである。ここで、リセットゲート１０８のドレイン電圧１０９をＶRと呼ぶ。増幅器１１０は、ＦＤ１０５のポテンシャル変化を増幅して外部に読み出す。ＯＦＤ１１１は、ＰＤ１０３の信号電荷を一括リセットして掃き出すためのオーバーフロードレインである。ここで、ＯＦＤ１１１のリセット電圧１１２をＶDDと呼ぶ。第３の転送ゲート１１３（ＧＲP）は、ＰＤ１０３の信号電荷をＯＦＤ１１１に転送するための転送ゲートである。以上のように、画素部９００は構成されている。
　なお、ＰＤ１０３は、上述したように、スリット形状に形成されており、そのスリット形状の効果によりＰＤ１０３のポテンシャルが基板側（低い方）に引き込まれる。それにより、図７（ｂ）に示すように、同一の不純物プロファイルで形成されたＰＤ１０３と、ＳＤ１０４との間にビルトインポテンシャル差であるＶDが発生している。ここで、ビルトインポテンシャルとは、Ｐ型およびＮ型領域のキャリア密度の差によるキャリアの拡散を抑制するための電位である。
　次に、図７（ｂ）を用いて、以上のように構成された画素部９００における従来のグローバル電子シャッタ動作について説明する。
　まず、入射光によりＰＤ１０３に信号電荷が蓄積される。次いで、ＰＤ１０３に蓄積された信号電荷を、第３の転送ゲート１１３（ＧＲP）を全画素一斉にＯＮし、ＯＦＤ１１１に掃き出すことにより、全画素のＰＤ１０３を一括リセットする（Ｓ１：ＰＤリセット）。
　次に、リセットで空になったＰＤ１０３に所定の時間（シャッター時間）、入射光により信号電荷を蓄積する。次いで、ＰＤ１０３に蓄積された信号電荷を、第１の転送ゲートＧＳPを全画素一斉にＯＮし、ＳＤ１０４に転送することにより、全画素のＰＤ１０３の一括読み出しを行う（Ｓ２：第１転送）。
　次に、Ｓ２において転送されたＳＤ１０４の信号電荷を、ＭＯＳ型イメージセンサの通常の読出し方式（逐次読み出し方式）のサイクルに従って、第２の転送ゲートＴＸPを介してＦＤ１０５に転送する（Ｓ３：第２転送）。そして、ＦＤ１０５に接続された増幅器１１０を介して、ＦＤ１０５の信号電荷に応じたポテンシャル変化（すなわち電圧）を外部に読み出す。
　以上のように、画素部９００では、ＯＦＤ１１１によりＰＤ１０３を全画素一括リセットし、所定の時間（シャッター時間）信号電荷を蓄積した後、ＰＤ１０３を全画素一括で読み出し、ＳＤ１０４に一時蓄積し、ＳＤ１０４からＦＤ１０５を介して逐次外部に読み出すことで、従来のグローバル電子シャッタを実現している。
Ｋ．　Ｙａｓｕｔｏｍｉ　ｅｔ　ａｌ．，　"Ｔｗｏ－Ｓｔａｇｅ　Ｃｈａｒｇｅ　Ｔｒａｎｓｆｅｒ　Ｐｉｘｅｌ　Ｕｓｉｎｇ　Ｐｉｎｎｅｄ　Ｄｉｏｄｅｓ　ｆｏｒ　Ｌｏｗ－Ｎｏｉｓｅ　Ｇｌｏｂａｌ　Ｓｈｕｔｔｅｒ　Ｉｍａｇｉｎｇ"，　２００９　Ｉｎｔｌ．　Ｉｍａｇｅ　　Ｓｅｎｓｏｒ　　Ｗｏｒｋｓｈｏｐ，　ｓｅｓｓｉｏｎ１１．
　しかしながら、上記従来のグローバル電子シャッタでは、ＰＤ１０３からＳＤ１０４に信号電荷が転送される際のポテンシャル差は、ビルトインポテンシャル差ＶDのみとなる。このため、従来の構成では、ＰＤ１０３とＳＤ１０４との間の信号電荷の転送は不十分となり、ＰＤ１０３に信号電荷が残り、残像が発生してしまうという課題がある。
　また、全画素のフォトダイオードを一括リセットするために、ＯＦＤ１１１及び第３の転送ゲート１１３（ＧＲP）は、画素毎に必要となる。このため、画素に占める受光部の割合（開口率）が小さくなり、画素の微細化に不利となるという課題がある。
　上記課題に鑑み、本発明は、残像が抑制され、画素の微細化が可能なグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を提供することを目的とする。
　上記の課題を解決するために、本発明の一態様に係る固体撮像素子は、２次元状に配列された複数の画素部を備える固体撮像素子であって、前記画素部は、半導体基板と、前記半導体基板に形成され、入射光を光電変換して信号電荷に変換するフォトダイオードと、前記半導体基板内であって、前記フォトダイオードの隣に形成されるストレージダイオードと、前記半導体基板内であって、前記ストレージダイオードの隣に形成されるフローティングディフュージョンと、前記半導体基板内であって、前記フローティングディフュージョンの隣に形成されるリセットドレインと、前記半導体基板上であって、前記フォトダイオードと前記ストレージダイオードとの間に形成され、前記信号電荷を前記フォトダイオードから前記ストレージダイオードに転送する第１の転送ゲートと、前記半導体基板上であって、前記ストレージダイオードと前記フローティングディフュージョンとの間に形成され、前記信号電荷を前記ストレージダイオードから前記フローティングディフュージョンに転送する第２の転送ゲートと、前記半導体基板上であって、前記フローティングディフュージョンと前記リセットドレインとの間に形成され、前記フローティングディフュージョンの電荷を排出する第１のリセットゲートとを備え、前記ストレージダイオードは、第２のリセットゲートを備えたリセットトランジスタのソースに接続されていることを特徴とする。
　本態様によれば、　第１の転送ゲート及び第２のリセットゲートを同時にオン状態にしてフォトダイオードの信号電荷を全画素一括リセットし、次に、所定の蓄積時間を経過した後、再び第１の転送ゲートをオン状態にして全画素のフォトダイオードの信号電荷をストレージダイオードに転送し、一時蓄積する。これにより、グローバル電子シャッタが実現できる。この時、ストレージダイオードのリセット電位を十分な大きさに設定することが可能なため、フォトダイオードからストレージダイオードに信号電荷を転送する際にフォトダイオードとストレージダイオードとの間に十分な電位差を発生させることができる。これにより、良好な信号電荷の転送を実現でき、フォトダイオードの信号電荷の不十分な転送に起因する残像を解決することができる。
　また、フォトダイオードの信号電荷を任意の蓄積時間後に強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを画素平面内に新たに形成することなく実現できるため、オーバーフロードレインの単位画素平面内に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
　また、さらに、前記フォトダイオードは、Ｎ型の不純物拡散層から構成され、前記ストレージダイオードは、前記半導体基板表面側にＰ型の不純物拡散層が形成されており、前記ストレージダイオードにおいて、コンタクトプラグと接触する領域以外の前記ストレージダイオードの半導体基板表面は、前記Ｐ型の不純物拡散層で覆われていることが好ましい。
　これにより、ストレージダイオードにおいて、コンタクトプラグと接触する領域以外のＳｉ基板界面をＰ＋層で覆う埋め込みダイオード構造とすることで、信号電荷をストレージダイオードに一時蓄積している間の暗電流の発生を抑制することができる。
　また、さらに、前記ストレージダイオードと前記リセットトランジスタのソースとを接続するための配線と、前記ストレージダイオードと前記配線とを接続するコンタクトプラグとを備え、前記配線は遮光性の材料で形成され、前記ストレージダイオードの上面領域を覆うように前記ストレージダイオードの上方に形成されていてもよい。
　これにより、ストレージダイオードの上部領域が、第２のリセットトランジスタとストレージダイオードとの接続のための配線で覆われているため、ストレージダイオードでの信号電荷の一時蓄積期間中の光入射を遮光できる。このため、ストレージダイオードにおいて、本来の信号電荷に偽信号電荷が混入するのを防止することができる。
　また、前記ストレージダイオードの前記半導体基板における表面は、前記コンタクトプラグと接続する領域以外において、絶縁膜が形成されていてもよい。
　また、前記リセットトランジスタのドレインは、前記リセットドレインと電気的に接続されていてもよい。
　これにより、リセットドレインの形成領域を低減できるので、画素の微細化に寄与することができる。
　本発明の固体撮像素子によれば、フォトダイオードの信号電荷をストレージダイオードへ転送するための第１の転送ゲートと、ストレージダイオードの信号電荷をリセットする第２のトランジスタとを全画素同時に電圧駆動することにより、フォトダイオードの信号電荷を一括リセットすることが可能である。さらに、リセットトランジスタのドレイン電圧となるストレージダイオードのリセット電位を、十分な大きさに設定することが可能である。このため、フォトダイオードからストレージダイオードへの信号電荷転送にあたり転送ゲートをＯＮにした時に、フォトダイオードとストレージダイオードとの間に十分な電位差が発生するので、良好な信号電荷の転送を行うことができる。これにより、信号電荷をフォトダイオードに残すことなくストレージダイオードに転送できるため、残像を抑制することができる。
　また、フォトダイオードの信号電荷を任意の蓄積時間後に、強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを単位画素平面内に新たに形成することなく実現できる。よって、オーバーフロードレインの単位画素平面に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
図１は、本発明の実施の形態１に係る固体撮像素子の画素部の要部断面図である。 図２は、本発明の実施の形態１に係る固体撮像素子の画素部の平面構造概略図である。 図３は、本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作の概略を示すタイミングチャートである。 図４Ａは、ｔ＝ｔ１において、全ての画素部１００のＰＤ３を一括リセットした時の一の画素部１００の動作ポテンシャルを示す図である。 図４Ｂは、ｔ＝ｔ２において、全ての画素部１００のＰＤ３の信号電荷をＳＤ４に一括転送した時の一の画素部１００の動作ポテンシャルを示す図である。 図４Ｃは、ｔ＝ｔ３において、ＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。 図４Ｄは、ｔ＝ｔ４において、逐次読み出しによりｎ行のＳＤ４の信号電荷をＦＤ５に転送する時の一の画素部１００の動作ポテンシャルを示す図である。 図４Ｅは、ｔ＝ｔ５において、（ｎ＋１）行のＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。 図５は、本発明の実施の形態２における固体撮像素子の画素部の要部断面図である。 図６は、本発明の実施の形態２における固体撮像素子の画素部の平面構造概略図である。 図７は、従来のグローバル電子シャッタ付き画素を有するＭＯＳ型イメージセンサの画素の断面構造図及び当該画素における動作ポテンシャルの概略図である。 図８は、従来のグローバル電子シャッタ付き画素を有するＭＯＳ型イメージセンサの画素の平面概略図である。
　（実施の形態１）
　以下、本発明に係る固体撮像素子の一例として、グローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子を説明する。図１は、本発明の実施の形態１に係る固体撮像素子の画素部の要部断面図である。図２は、本発明の実施の形態１に係る固体撮像素子の画素部の平面構造概略図である。なお、図１及び図２では、同一の構成要素には、同一の符号を用いている。また、図１は、図２のＡ－Ａ’断面に相当する。
　画素部１００は、２次元状に配列され、固体撮像素子を構成する。画素部１００は、図１に示すように、半導体基板１と、半導体基板１中に形成されるＰ型ウェル２、ＰＤ３、ＳＤ４及びＦＤ５と、増幅器１０と、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）３０と、ゲート酸化膜３１と、ゲート電極３５、コンタクトプラグ５１、層間絶縁膜５２とを備える。また、画素部１００は、第１の転送ゲート６（以下、ＧＳとも呼ぶ）と、第２の転送ゲート７（以下、ＴＸとも呼ぶ）と、第１のリセットゲート８（以下、ＲＳとも呼ぶ）とを備える。また、ストレージダイオード（ＳＤ）４はコンタクトプラグ５１を介して第２のリセットゲート１３（以下、ＧＲとも呼ぶ）と接続する。また、この画素部１００は、図２に示すように、さらに拡散層コンタクト３３と、ゲートコンタクト３４とを備える。
　半導体基板１は、Ｐ型のＳｉ基板である。
　ＰＤ３は、半導体基板１の表面領域に形成され、入射光を光電変換して信号電荷に変換するための埋め込み型のフォトダイオードである。具体的には、ＰＤ３は、Ｐ型ウェル２内に形成されたＮ型の拡散層と、Ｎ型の拡散層上すなわちＰ型ウェル２中で半導体基板１の界面側に形成されたＰ＋型の不純物層であるＰ＋層３２とで構成される。
　ＳＤ４は、ＰＤ３の一括リセット後に受光され、一斉読み出しされた（グローバル電子シャッタ時の）信号電荷を一時蓄積するための埋め込み型のストレージダイオードである。ＳＤ４は、半導体基板１の表面領域におけるＰＤ３の隣（図中右隣）に形成される。具体的には、Ｐ型ウェル２内に形成されたＮ型の拡散層と、Ｎ型の拡散層上すなわちＰ型ウェル２中で半導体基板１の界面側に形成されたＰ＋型の不純物層であるＰ＋層４２とで構成され、コンタクトプラグ５１と接触する領域以外のストレージダイオードのＳｉ基板界面はＰ＋層４２で覆われている。
　ＦＤ５は、Ｎ型の拡散層により形成されているフローティングディフュージョンである。ＦＤ５は、半導体基板１の表面領域におけるＳＤ４の隣（図中右隣）に形成されている。具体的には、ＦＤ５は、Ｐ型ウェル２内に形成されたＮ型の拡散層によりＳＤ４に隣接して形成されているＰＮ接合ダイオードのＮ型領域である。ＦＤ５は、信号電荷がＳＤ４から転送されてくると、Ｎ型の拡散層のもっているキャパシタンスに従ってその信号電荷を電圧に変換する。
　第１の転送ゲート６（ＧＳ）は、例えばＰｏｌｙ－Ｓｉより形成され、ＰＤ３の信号電荷をＳＤ４に転送するための転送ゲートである。第１の転送ゲート６（ＧＳ）は、ＰＤ３とＳＤ４との間に、ゲート酸化膜３１を介して半導体基板１上方に形成されている。そして、第１の転送ゲート６（ＧＳ）は、ＯＮされた場合すなわちハイレベルの全画素一括転送パルスが印加された場合に、ＰＤ３の信号電荷をＳＤ４に転送する。ここで、全画素一括転送パルスは、図１に示す画素部１００単体ではなく、固体撮像素子を構成する全画素に対応する全ての画素部１００に対して一括に印加される。
　第２の転送ゲート７（ＴＸ）は、ＳＤ４とＦＤ５との間のゲート酸化膜３１上にＰｏｌｙ－Ｓｉより形成された転送ゲートである。第２の転送ゲートＴＸは、例えば、ＦＤ５とソース電極が電気的に接続するトランジスタにより構成され、ＳＤ４の信号電荷をＦＤ５に転送する。第２の転送ゲート７（ＴＸ）は、ＯＮされた場合すなわちハイレベルのパルス（リセットゲートパルス）が印加された場合に、ＳＤ４の信号電荷をＦＤ５に転送する。ここで、このパルスは、画素部１００毎に印加される。
　第１のリセットゲート８（ＲＳ）は、ＦＤ５の電荷をリセットする第１のリセットトランジスタの第１のリセットゲートであり、例えば、ＦＤ５の上であってＰｏｌｙ－Ｓｉより形成される。また、上記第１のリセットトランジスタのドレインは、ＦＤ５の電荷の排出先であるリセットドレイン９と接続されている。図２において、第１のリセットゲート８（ＲＳ）がゲートコンタクト３４を介してＯＮにされた場合、ＦＤ５の電荷が第１のリセットゲート８（ＲＳ）及び拡散層コンタクト３３を介してリセットドレイン９へと排出される。リセットドレイン９のドレイン電圧を以下ＶDD（９）と呼ぶ。
　また、増幅器１０は、例えば、ＦＤ５に隣接して形成されたソースフォロワの増幅トランジスタである。増幅器１０のゲート電極１０ａはＦＤ５の表面と接続されており、ドレイン電極は、ＶDD（９）に接続されており、ソース電極１０ｂからＦＤ５のポテンシャル変化を増幅して外部に読み出す。
　第２のリセットゲート１３（ＧＲ）は、ＳＤ４の電荷をリセットする第２のリセットトランジスタの第２のリセットゲートであり、例えば、Ｐｏｌｙ－Ｓｉより形成される。第２のリセットトランジスタは、画素部１００ごとに形成されておらず、全ての画素部１００または複数の画素部１００に共通して１つ設けられている。図２に記載されたソース電極１３ａは、第２のリセットトランジスタのソース電極が分岐されて各画素部１００に配置されたものであり、ＳＤ４に接続されている。また、上記第２のリセットトランジスタのドレイン電極は、ＳＤ４の電荷の排出先であるリセットドレイン１４と接続されている。リセットドレイン１４のドレイン電圧を以下ＶDD（１４）と呼ぶ。
　なお、リセットドレイン９とリセットドレイン１４とは電気的に接続されていてもよい。
　以上のように、画素部１００は構成される。
　なお、画素部１００は、さらに、オンチップカラーフィルタやオンチップマイクロレンズ等を形成するが、ここでの主眼でないため説明を省略する。
　次に、以上のように構成された画素部１００すなわちグローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子の動作を説明する。
　図３は、本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作の概略を示すタイミングチャートである。
　図３（ａ）は、第２のリセットトランジスタの第２のリセットゲート１３（ＧＲ）に印加される全画素一括リセットパルスＧＲの動作タイミングを示している。具体的には、図３（ａ）に示すリセットゲートパルスＧＲがハイレベルのとき、第２のリセットゲート１３（ＧＲ）に、リセットゲートパルスが印加され、第２のリセットゲート１３（ＧＲ）がＯＮしていることを示している。一方、図３（ａ）に示すリセットゲートパルスＧＲがローレベルのとき、第２のリセットゲート１３（ＧＲ）には、リセットゲートパルスは印加されず第２のリセットゲート１３（ＧＲ）がＯＦＦしていることを示している。つまり、第２のリセットゲート１３（ＧＲ）は、リセットゲートパルスが印加されると、ＳＤ４内の不要電荷をリセットし、リセット後の電位は、第２のリセットゲート１３（ＧＲ）を有する第２のリセットトランジスタのドレイン電圧ＶDD（１４）となる。
　また、図３（ｂ）は、第１の転送ゲート６（ＧＳ）に印加される全画素一括転送パルスＧＳの動作タイミングを示している。具体的には、図３（ｂ）に示すパルスＧＳがハイレベルのとき、第１の転送ゲート６（ＧＳ）には、全画素一括転送パルスが印加され、第１の転送ゲート６（ＧＳ）がＯＮしていることを示している。一方、図３（ｂ）に示すパルスＧＳがローレベルのとき、第１の転送ゲート６（ＧＳ）には、全画素一括転送パルスは印加されず、第１の転送ゲート６（ＧＳ）がＯＦＦしていることを示している。つまり、第１の転送ゲート６（ＧＳ）は、全画素一括転送パルスが印加されると、ＰＤ３に蓄積されている信号電荷を全画素一斉にＳＤ４に転送させる。
　第２のリセットゲート１３（ＧＲ）と第１の転送ゲート６（ＧＳ）とを同時にＯＮすることで、ＰＤ３の信号電荷を一斉にリセットさせる。次に、所定の蓄積時間後に第１の転送ゲート６（ＧＳ）をＯＮし、全画素のＰＤ３の信号電荷を一斉にＳＤ４に転送させる。
　また、図３（ｃ）は、ｎ行に配置された画素部１００の有するＦＤ５に接続される第１のリセットゲート８（ＲＳn）に印加されるリセットゲートパルスＲＳnの動作タイミングを示している。ここで、ｎ行のＦＤ５とは、固体撮像素子を構成する複数の画素部１００のうちｎ行目の画素部１００におけるＦＤ５を意味し、ＲＳnは、n行に配置されたＦＤ５のリセットゲートパルスを意味する。具体的には、図３（ｃ）に示すリセットゲートパルスＲＳnがハイレベルのとき、第１のリセットゲート８（ＲＳn）すなわち第１のリセットゲート８（ＲＳn）を構成するトランジスタのゲート電極に、リセットゲートパルスが印加され、第１のリセットゲート８（ＲＳn）がＯＮしていることを示している。一方、図３（ｃ）に示すリセットゲートパルスＲＳnがローレベルのとき、第１のリセットゲート８（ＲＳn）には、リセットゲートパルスは印加されず第１のリセットゲート８（ＲＳn）がＯＦＦしていることを示している。つまり、第１のリセットゲート８（ＲＳn）は、ハイレベルのとき、ＦＤ５内の不要電荷をリセットし、リセット後の電位は、第１のリセットゲート８（ＲＳn）を構成するトランジスタのドレイン電圧ＶDDとなる。
　図３（ｄ）は、ｎ行の画素部１００における第２の転送ゲート７（ＴＸn）に、印加される転送ゲートパルスの動作タイミングを示している。ここで、ＴＸnは、ＲＳnが印加されるn行においてＳＤ４からＦＤ５に信号電荷を転送する第２の転送ゲート７に印加される転送ゲートパルスを意味する。具体的には、図３（ｄ）に示す転送ゲートパルスＴＸnがハイレベルのとき、第２の転送ゲート７（ＴＸn）に、転送パルスが印加され、第２の転送ゲート７（ＴＸn）がＯＮしていることを示している。一方、図３（ｄ）に示す転送ゲートパルスＴＸnがローレベルのとき、第２の転送ゲート７（ＴＸn）には、転送パルスは印加されず第２の転送ゲート７（ＴＸn）がＯＦＦしていることを示している。つまり、第２の転送ゲート７（ＴＸn）は、転送パルスが印加されると、ｎ行の画素部１００におけるＳＤ４に蓄積されている信号電荷をＦＤ５に転送する。
　図３（ｅ）および図３（ｆ）は、（ｎ＋１）行の画素部１００における第１のリセットゲート８（ＲＳn+1）のリセットゲートパルスの動作タイミングと、第２の転送ゲート７（ＴＸn+1）の転送ゲートパルスの動作タイミングとについて示す図であり、図３（ｃ）および図３（ｄ）で説明したとおりであるので、説明を省略する。
　ここで、上述したＧＲ及びＧＳは、全画素に一斉に印加されるパルスで、これ以外のＲＳn、ＴＸnパルスは逐次読み出し動作に従う各行単位に印加されるパルスである。
　また、図３において、ｔ＝ｔ１’からｔ＝ｔ２’までの時間が蓄積時間であり、ｔ＝ｔ０からｔ＝ｔ３’までの時間が１フレーム時間である。
　次に、図４Ａ～図４Ｅを用いて、本実施の形態における固体撮像素子のグローバル電子シャッタ動作を説明する。
　まず、全ての画素部１００のＰＤ３を一括リセットする。
　図４Ａは、ｔ＝ｔ１において、全ての画素部１００のＰＤ３を一括リセットした時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ１のタイミングで、ＧＲ及びＧＳが同時にハイレベルとなっており、全ての画素部１００の第２のリセットゲート１３（ＧＲ）及び第１の転送ゲート６（ＧＳ）がＯＮとなっている。これにより、全ての画素部１００のＰＤ３の信号電荷が、一斉に、第１の転送ゲート６（ＧＳ）及び第２のリセットゲート１３（ＧＲ）を介して、外部に掃き出される（リセットされる）。ここで、第２の転送ゲート７（ＴＸ）は、ＯＦＦである。すなわち、第２の転送ゲート７（ＴＸ）は、ポテンシャルが低いため信号電荷の転送を阻む障壁となり、信号電荷を転送しない。上記動作により、グローバル電子シャッタの読み出し（蓄積時間の開始）が開始される。
　ここで、リセットドレイン１４のドレイン電圧以下ＶDD（１４）を十分な大きさに設定しておくことが好ましい。これにより、次の段階でＰＤ３からＳＤ４に信号電荷を転送するため第１の転送ゲート６（ＧＳ）をＯＮした時に、ＰＤ３とＳＤ４との間に十分な電位差が発生するので良好な信号電荷の転送を行うことが可能となる。
　次に、全ての画素部１００のＰＤ３に信号電荷を蓄積させる。
　図４Ｂは、ｔ＝ｔ２において、全ての画素部１００のＰＤ３の信号電荷をＳＤ４に一括転送した時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ２のタイミングで、ＧＳがハイレベルとなっており、全ての画素部１００の第１の転送ゲート６（ＧＳ）がＯＮとなっている。これにより、全ての画素部１００のＰＤ３の信号電荷が一斉に、ＳＤ４に転送され、一時蓄積される。上記動作により、グローバル電子シャッタの読み出しが終了（蓄積時間の終了）する。また、ＧＲがＯＦＦになった直後のｔ＝ｔ１’から、ＧＳがＯＮになった直後のｔ＝ｔ２’までの蓄積時間が電子シャッタ時間となり、任意の時間に設定することができる。
　なお、前述したように、ｔ＝ｔ１の段階で、ＳＤ４のリセット電位は、十分な大きさ（例えば、ドレイン電圧ＶDD（１４））に設定されていることにより、ＰＤ３からＳＤ４に信号電荷を転送するため第１の転送ゲート６（ＧＳ）をＯＮした時に、ＰＤ３とＳＤ４との間に十分な電位差が発生するので、良好な信号電荷の転送を行うことが可能となる。
　次に、ＳＤ４に転送された信号電荷を、ＦＤ５を介して外部に読み出す前段階として、ＦＤ５をリセットする。
　図４Ｃは、ｔ＝ｔ３において、ＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ３のタイミングで、ＧＳ及びＧＲはローレベルで、ＲＳnはハイレベル、ＴＸnはローレベルとなっており、ｎ行の第１のリセットゲート８（ＲＳn）がＯＮとなっている。これによりｎ行のＦＤ５内の不要電荷はリセットされ、リセット後の電位はドレイン電圧ＶDD（９）となる。
　次に、ＳＤ４に転送された信号電荷を、ＦＤ５を介して行ごとに逐次読み出しをする。
　図４Ｄは、ｔ＝ｔ４において、逐次読み出しによりｎ行のＳＤ４の信号電荷をＦＤ５に転送する時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ４のタイミングで、ＧＳ及びＧＲはローレベルで、ＴＸnはハイレベル、また、ＲＳnはローレベルとなっており、第２の転送ゲート７（ＴＸn）がＯＮとなっている。これにより、ＴＸnが印加される行のＳＤ４の電子シャッタ後の信号電荷が、ＦＤ５に転送される。ここで、ＦＤ５に転送された信号電荷の量に応じて、ＦＤ５の電位がＶDD（９）から変化する。この電位変化をソースフォロワよりなる増幅器１０を介して映像信号として外部に読み出す。上記動作により、電子シャッタによりＰＤ３に蓄積された信号電荷を全画素一斉にＳＤ４に転送し蓄積された信号電荷を、逐次読み出しでＦＤ５を介して外部に読み出すことが可能となる。
　次に、上述したｎ行における読み出し動作を、（ｎ＋１）行にて実行する。
　図４Ｅは、ｔ＝ｔ５において、（ｎ＋１）行のＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ５のタイミングで、ＧＳ及びＧＲはローレベルで、ＲＳn+1はハイレベル、ＴＸn+1はローレベルとなっており、（ｎ＋１）行の第１のリセットゲート８（ＲＳn+1）がＯＮとなっている。これにより、（ｎ＋１）行のＦＤ５内の不要電荷はリセットされ、リセット後の電位はドレイン電圧ＶDD（９）となる。
　このように、図４Ｃ～図４Ｅの逐次読み出しの駆動のサイクルを、全行の画素部１００について読み出すまで繰り返すことで、電子シャッタ動作により任意の蓄積時間で撮像した画像の読み出しを終了する。
　次に、以上のように構成された画素部１００の製造方法について説明する。
　まず、Ｐ型の半導体基板１に、Ｂのイオン注入によりＰ型ウェル２を形成する。
　次に、トランジスタや拡散層の素子を分離するＳＴＩ３０を形成する。具体的には、半導体基板１をエッチングすることで分離領域となる溝を形成し、形成した溝の内を絶縁膜で埋める。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で平坦化することにより、ＳＴＩ３０を形成する。
　次に、熱酸化、又はプラズマ酸化等により、各転送ゲート（第１の転送ゲート６（ＧＳ）及び第２の転送ゲート７（ＴＸ）のゲート酸化膜となるゲート酸化膜３１、ならびに、第１のリセットゲート８のゲート酸化膜を形成する。
　次に、熱ＣＶＤ又はプラズマＣＶＤ等により、Ｐｏｌｙ－Ｓｉ膜を堆積し、その後一般的なフォトリソグラフィ技術によって所定のレジストパターンを形成する。そして、Ｐｏｌｙ－Ｓｉ膜を選択的にエッチングすることにより、Ｐｏｌｙ－Ｓｉ膜で構成される各転送ゲートのゲート電極３５及び第１のリセットゲート８のゲート電極等を形成する。
　次に、Ｐ型の半導体基板１に、ＰやＡｓをイオン注入することにより、各転送ゲートやリセットトランジスタのソースやドレイン、およびＰＤ３、ＳＤ４及びＦＤ５を形成する。ここで、Ｓｉから構成される半導体基板１の界面の欠陥に起因した暗電流を抑制するため、ＢのイオンをＰＤ３およびＳＤ４の表面に注入することによりＰＤ３およびＳＤ４のＮ型層上にＰ＋層３２及びＰ＋層４２を形成する。このようにＰＤ３およびＳＤ４を、埋め込みダイオード構造として形成する。
　次に、ＣＶＤ酸化膜やプラズマ酸化膜により層間絶縁膜５２を形成する。
　次に、一般的なフォトリソグラフィ技術によってコンタクト形成のレジストパターンを形成し、その後、層間絶縁膜５２を選択的にエッチングし、ＳＤ４上に拡散層コンタクト３３を開口する。
　次に、拡散層コンタクト３３の開口を通してＰやＡｓをイオン注入して、コンタクト開口部のＳｉ基板界面をＮ型に形成する。
　次に、ＣＶＤ、又はスパッタによりＷを堆積し、その後ＣＭＰで平坦化して、コンタクトプラグ５１を形成する。
　以上より、コンタクトプラグ５１と接触する領域以外のストレージダイオードのＳｉ基板界面はＰ＋層４２で覆われている埋め込み型のストレージダイオードが形成される。
　なお、この後、Ｃｕ配線やＡＬ配線で多層配線を形成し、その上に有機材料からなるオンチップカラーフィルタやオンチップマイクロレンズを形成して、画素部１００は製造されるが、ここでは詳しい説明は省略する。
　以上、本実施の形態によれば、残像を抑制し、オーバーフロードレインの単位画素平面に占める構成領域が省略されたグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現することができる。具体的には、固体撮像素子を構成する画素部１００において、ＳＤ４の信号電荷をリセットする第２のリセットトランジスタがＳＤ４に接続されており、まず、第１の転送ゲート６（ＧＳ）及び第２のリセットゲート１３（ＧＲ）を全画素（全ての画素部１００）一斉にＯＮしてＰＤ３の信号電荷を一括リセットする（蓄積時間の開始）。次に、所定の蓄積時間を経過した後、第１の転送ゲート６（ＧＳ）を全画素一斉にＯＮしてＰＤ３の信号電荷をＳＤ４に転送し、一時蓄積する（蓄積時間の終了）。このようにして、固体撮像素子は、グローバル電子シャッタを実現できる。ここで、ＳＤ４のリセット電位を十分な大きさ（例えば、ドレイン電圧ＶDD）に設定することが可能なため、ＰＤ３からＳＤ４に信号電荷を転送する際にＰＤ３とＳＤ４との間に十分な電位差を発生させることができる。これにより、良好な信号電荷の転送を実現でき、ＰＤ３の信号電荷の不十分な転送に起因する残像を解決することができる。
　また、ＰＤ３の信号電荷を任意の蓄積時間後に強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを単位画素平面内に新たに形成することなく実現できるため、オーバーフロードレインの単位画素平面積に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
　また、ストレージダイオード（ＳＤ）４において、コンタクトプラグ５１と接触する領域以外のＳｉ基板界面をＰ＋層で覆う埋め込みダイオード構造とすることで、信号電荷をストレージダイオードに一時蓄積している間の暗電流の発生を抑制することができる。
　（実施の形態２）
　実施の形態２に係るＭＯＳ型固体撮像素子は、ストレージダイオード領域が配線材料で覆われている構造のグローバル電子シャッタ機能付き画素を有する。
　以下、本発明に係る固体撮像素子の別の一例として、グローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子を説明する。
　図５は、本発明の実施の形態２における固体撮像素子の画素部の要部断面図である。また、図６は、本発明の実施の形態２における固体撮像素子の画素部の平面構造概略図である。また、図５は、図６のＡ－Ａ‘断面に相当する。なお、図１及び図２と同一の構成要素には、同一の番号を用いており、説明を省略する。
　画素部２００は、２次元状に配列されて固体撮像素子を構成する。画素部２００は、図５に示すように、Ｐ型の半導体基板１と、半導体基板１中に形成されるＰ型ウェル２と、ＰＤ３と、ＳＤ４と、ＦＤ５と、増幅器１０と、ＳＴＩ３０と、ゲート酸化膜３１と、ゲート電極３５と、層間絶縁膜５２と、配線電極５３とを備える。また、画素部２００は、第１の転送ゲート６（ＧＳ）と、第２の転送ゲート７（ＴＸ）と、第１のリセットゲート８（ＲＳ）とを備える。また、この画素部２００は、図６に示すように、さらに拡散層コンタクト３３と、ゲートコンタクト３４とを備える。
　図５及び図６に示す画素部２００は、実施の形態１に係る画素部１００に対して、ＳＤ４が配線電極５３で覆われている点で構成が異なる。
　配線電極５３は、ＳＤ４の上部領域を覆っている。
　第２のリセットゲート１３（ＧＲ）は、ＳＤ４の電荷をリセットする第２のリセットトランジスタの第２のリセットゲートである。第２のリセットトランジスタは、画素部２００ごとに形成されておらず、全ての画素部２００または複数の画素部２００に共通して１つ設けられている。図６に記載されたソース電極１３ａは、第２のリセットトランジスタのソース電極が分岐されて各画素部２００に配置されたものであり、配線電極５３に接続されている。ＳＤ４は、コンタクトプラグ５１を介して、配線電極５３に接続されている。また、上記第２のリセットトランジスタのドレインは、ＳＤ４の電荷の排出先であるリセットドレイン１４と接続されている。リセットドレイン１４のドレイン電圧を以下ＶDD（１４）と呼ぶ。
　なお、リセットドレイン９とリセットドレイン１４とは電気的に接続されていてもよい。
　また、画素部２００は、さらに、オンチップカラーフィルタやオンチップマイクロレンズ等を形成するが、ここでの主眼でないため説明を省略する。
　以上のように構成された画素部２００すなわちグローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子の動作は、実施の形態１に記載された画素部１００を有するＭＯＳ型固体撮像素子の動作と同じであるので、説明を省略する。
　次に、以上のように構成された画素部２００の製造方法について説明する。各転送ゲートのゲート電極３５及びリセットトランジスタのゲート電極を形成する工程、及び、各転送ゲートやリセットトランジスタのソースやドレインにもなるＦＤ５となる領域にＰやＡｓをイオン注入し後熱処理して、所定の不純物濃度のＦＤ５を形成する工程、及び層間絶縁膜５２やコンタクトプラグ５１を形成する工程までは、実施の形態１に係る画素部１００の製造工程と同じであるため、説明を省略する。
　次に、ＣｕやＡｌの金属の堆積を行い、一般的なフォトリソグラフィ技術や選択的なエッチング、及びダマシン法で配線層を形成するが、その際、ＳＤ４の上部領域を配線電極５３で覆うように形成する。
　上記工程以降の製造方法も、実施の形態１に係る画素部１００の製造工程と同じであるため、説明を省略する。
　以上、本実施の形態によれば、残像を抑制し、オーバーフロードレインの単位画素平面に占める構成領域が省略されたグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現することができる。具体的には、固体撮像素子を構成する画素部２００において、ＳＤ４の信号電荷をリセットする第２のリセットトランジスタがＳＤ４に接続されており、まず、第１の転送ゲート６（ＧＳ）及び第２のリセットゲート１３（ＧＲ）を全画素（全ての画素部２００）一斉にＯＮしてＰＤ３の信号電荷を一括リセットする（蓄積時間の開始）。次に、所定の蓄積時間を経過した後、第１の転送ゲート６（ＧＳ）を全画素一斉にＯＮしてＰＤ３の信号電荷をＳＤ４に転送し、一時蓄積する（蓄積時間の終了）。このようにして、固体撮像素子は、グローバル電子シャッタを実現できる。ここで、ＳＤ４のリセット電位を十分な大きさ（例えば、ドレイン電圧ＶDD）に設定することが可能なため、ＰＤ３からＳＤ４に信号電荷を転送する際にＰＤ３とＳＤ４との間に十分な電位差を発生させることができる。これにより、良好な信号電荷の転送を実現でき、ＰＤ３の信号電荷の不十分な転送に起因する残像を解決することができる。
　また、ＰＤ３の信号電荷を任意の蓄積時間後に強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを単位画素平面内に新たに形成することなく実現できるため、オーバーフロードレインの単位画素平面積に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
　さらに、本実施の形態によれば、ＳＤ４の上部領域が、第２のリセットトランジスタとＳＤ４との接続のための配線電極５３で覆われているため、ＳＤ４での信号電荷の一時蓄積期間中の光入射を遮光できる。このため、ＳＤ４において、本来の信号電荷に偽信号電荷が混入するのを防止することができる。
　以上、本発明の固体撮像素子について、実施の形態１及び２に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態１及び２に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明は、固体撮像素子に利用でき、特に、電子シャッタ機能を有するＭＯＳ型固体撮像素子に利用することができる。
　１、１０１　　半導体基板
　２、１０２　　Ｐ型ウェル
　３、１０３　　ＰＤ
　４、１０４　　ＳＤ
　５、１０５　　ＦＤ
　６、１０６　　第１の転送ゲート
　７、１０７　　第２の転送ゲート
　８　　第１のリセットゲート
　９、１４　　リセットドレイン
　１０、１１０　　増幅器
　１０ａ、３５　　ゲート電極
　１０ｂ、１３ａ　　ソース電極
　１３　　第２のリセットゲート
　３０　　ＳＴＩ
　３１　　ゲート酸化膜
　３２、４２　　Ｐ＋層
　３３　　拡散層コンタクト
　３４　　ゲートコンタクト
　５１　　コンタクトプラグ
　５２　　層間絶縁膜
　５３　　配線電極
　１００、２００、９００　　画素部
　１０８　　リセットゲート
　１０９　ドレイン電圧（ＶR）
　１１１　　ＯＦＤ
　１１２　リセット電圧（ＶDD）
　１１３　　第３の転送ゲート

Claims (5)

  1. 　２次元状に配列された複数の画素部を備える固体撮像素子であって、
    　前記画素部は、
    　半導体基板と、
    　前記半導体基板に形成され、入射光を光電変換して信号電荷に変換するフォトダイオードと、
    　前記半導体基板内であって、前記フォトダイオードの隣に形成されるストレージダイオードと、
    　前記半導体基板内であって、前記ストレージダイオードの隣に形成されるフローティングディフュージョンと、
    　前記半導体基板内であって、前記フローティングディフュージョンの隣に形成されるリセットドレインと、
    　前記半導体基板上であって、前記フォトダイオードと前記ストレージダイオードとの間に形成され、前記信号電荷を前記フォトダイオードから前記ストレージダイオードに転送する第１の転送ゲートと、
    　前記半導体基板上であって、前記ストレージダイオードと前記フローティングディフュージョンとの間に形成され、前記信号電荷を前記ストレージダイオードから前記フローティングディフュージョンに転送する第２の転送ゲートと、
    　前記半導体基板上であって、前記フローティングディフュージョンと前記リセットドレインとの間に形成され、前記フローティングディフュージョンの電荷を排出する第１のリセットゲートとを備え、
    　前記ストレージダイオードは、第２のリセットゲートを備えたリセットトランジスタのソースに接続されている
    　固体撮像素子。
  2. 　さらに、
    　前記フォトダイオードは、Ｎ型の不純物拡散層から構成され、前記ストレージダイオードは、前記半導体基板表面側にＰ型の不純物拡散層が形成されており、
    　前記ストレージダイオードにおいて、コンタクトプラグと接触する領域以外の前記ストレージダイオードの半導体基板表面は、前記Ｐ型の不純物拡散層で覆われている
    　請求項１に記載の固体撮像素子。
  3. 　さらに、
    　前記ストレージダイオードと前記リセットトランジスタのソースとを接続するための配線と、
    　前記ストレージダイオードと前記配線とを接続するコンタクトプラグとを備え、
    　前記配線は遮光性の材料で形成され、前記ストレージダイオードの上面領域を覆うように前記ストレージダイオードの上方に形成されている
    　請求項１に記載の固体撮像素子。
  4. 　前記ストレージダイオードの前記半導体基板における表面は、前記コンタクトプラグと接続する領域以外において、絶縁膜が形成されている
    　請求項２または３に記載の固体撮像素子。
  5. 　前記リセットトランジスタのドレインは、前記リセットドレインと電気的に接続されている
    　請求項１～３のいずれか１項に記載の固体撮像素子。
PCT/JP2011/003428 2010-06-25 2011-06-16 固体撮像素子 WO2011161909A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-145409 2010-06-25
JP2010145409A JP2012009697A (ja) 2010-06-25 2010-06-25 固体撮像素子

Publications (1)

Publication Number Publication Date
WO2011161909A1 true WO2011161909A1 (ja) 2011-12-29

Family

ID=45371116

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/003428 WO2011161909A1 (ja) 2010-06-25 2011-06-16 固体撮像素子

Country Status (2)

Country Link
JP (1) JP2012009697A (ja)
WO (1) WO2011161909A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847361B2 (en) 2012-10-19 2017-12-19 Byd Company Limited Pixel cell, image sensor, and manufacturing method
WO2018110302A1 (en) * 2016-12-13 2018-06-21 Sony Semiconductor Solutions Corporation Imaging element and electronic device
US10205893B2 (en) 2015-03-25 2019-02-12 Sony Corporation Solid-state imaging device and driving method of solid-state imaging device
CN109983583A (zh) * 2016-12-13 2019-07-05 索尼半导体解决方案公司 成像元件和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065160A (ja) * 2007-09-06 2009-03-26 Dongbu Hitek Co Ltd イメージセンサ及びその製造方法
JP2009065163A (ja) * 2007-09-07 2009-03-26 Dongbu Hitek Co Ltd イメージセンサ及びその製造方法
JP2009164598A (ja) * 2007-12-28 2009-07-23 Dongbu Hitek Co Ltd イメージセンサー及びその製造方法
JP2010034890A (ja) * 2008-07-29 2010-02-12 Panasonic Corp 固体撮像装置および差分回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065160A (ja) * 2007-09-06 2009-03-26 Dongbu Hitek Co Ltd イメージセンサ及びその製造方法
JP2009065163A (ja) * 2007-09-07 2009-03-26 Dongbu Hitek Co Ltd イメージセンサ及びその製造方法
JP2009164598A (ja) * 2007-12-28 2009-07-23 Dongbu Hitek Co Ltd イメージセンサー及びその製造方法
JP2010034890A (ja) * 2008-07-29 2010-02-12 Panasonic Corp 固体撮像装置および差分回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847361B2 (en) 2012-10-19 2017-12-19 Byd Company Limited Pixel cell, image sensor, and manufacturing method
US10205893B2 (en) 2015-03-25 2019-02-12 Sony Corporation Solid-state imaging device and driving method of solid-state imaging device
WO2018110302A1 (en) * 2016-12-13 2018-06-21 Sony Semiconductor Solutions Corporation Imaging element and electronic device
CN109983583A (zh) * 2016-12-13 2019-07-05 索尼半导体解决方案公司 成像元件和电子设备
US11044432B2 (en) 2016-12-13 2021-06-22 Sony Semiconductor Solutions Corporation Imaging element and electronic device
CN109983583B (zh) * 2016-12-13 2024-02-13 索尼半导体解决方案公司 成像元件和电子设备

Also Published As

Publication number Publication date
JP2012009697A (ja) 2012-01-12

Similar Documents

Publication Publication Date Title
JP6541080B2 (ja) 固体撮像装置
JP6084922B2 (ja) 固体撮像装置
US9094612B2 (en) Back side illuminated global shutter image sensors with back side charge storage
JP4739324B2 (ja) フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法
US9231007B2 (en) Image sensors operable in global shutter mode and having small pixels with high well capacity
US9159753B2 (en) Image sensor pixels with self-aligned lateral anti-blooming structures
US9287305B2 (en) Global shutter bulk charge modulated device
JP4499819B2 (ja) 固体撮像装置
US20130341491A1 (en) Solid-state imaging device
US20110049336A1 (en) Solid-state imaging device, manufacturing method therefor, and electronic device
JP2016219849A (ja) 固体撮像装置
JP2011222708A (ja) 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2011204797A (ja) 固体撮像装置とその製造方法、及び電子機器
JP2010182887A (ja) 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、電子機器
US9252185B2 (en) Back side illuminated image sensors with back side charge storage
US9520425B2 (en) Image sensors with small pixels having high well capacity
JP6273571B2 (ja) 固体撮像装置
US20120104523A1 (en) Solid-state imaging device manufacturing method of solid-state imaging device, and electronic apparatus
TW202137534A (zh) 固態攝像元件及電子機器
WO2012001836A1 (ja) 固体撮像素子
WO2011161909A1 (ja) 固体撮像素子
KR20140110844A (ko) 고체 촬상 소자 및 전자 기기
JP2012204524A (ja) 固体撮像装置
JP4285388B2 (ja) 固体撮像装置
JP2005353994A (ja) 固体撮像素子及びその駆動方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11797798

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11797798

Country of ref document: EP

Kind code of ref document: A1