JP2002016242A - Ｍｏｓ型固体撮像装置及びその製造方法 - Google Patents
Ｍｏｓ型固体撮像装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＯＳ型固体撮像装置に関し、ＭＯＳ素子が
微細化されても、電荷転送能力向上とパンチスルー防止
を同時に実現する。 【解決手段】 ｐ＋ 型パンチスルー防止領域６は、フ
ォトダイオードのｎ−型信号蓄積領域２直下には形成さ
れていない。ｎ− 型信号蓄積領域２は、ｐ型半導体基
板１内に形成される。ｐ＋ 型パンチスルー防止領域６
は、フォトダイオード及び読み出しゲートが形成される
素子領域Ａ以外の素子領域Ｂには、その素子領域Ｂの全
体に形成される。また、ｐ＋ 型パンチスルー防止領域
６は、素子間のパンチスルー防止のため、絶縁分離層１
０の直下にも形成される。ｎ型第１半導体領域４直下に
は、ｐ＋ 型パンチスルーストッパ５を形成してもよ
い。
微細化されても、電荷転送能力向上とパンチスルー防止
を同時に実現する。 【解決手段】 ｐ＋ 型パンチスルー防止領域６は、フ
ォトダイオードのｎ−型信号蓄積領域２直下には形成さ
れていない。ｎ− 型信号蓄積領域２は、ｐ型半導体基
板１内に形成される。ｐ＋ 型パンチスルー防止領域６
は、フォトダイオード及び読み出しゲートが形成される
素子領域Ａ以外の素子領域Ｂには、その素子領域Ｂの全
体に形成される。また、ｐ＋ 型パンチスルー防止領域
６は、素子間のパンチスルー防止のため、絶縁分離層１
０の直下にも形成される。ｎ型第１半導体領域４直下に
は、ｐ＋ 型パンチスルーストッパ５を形成してもよ
い。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型固体撮像
装置のデバイス構造に関し、特に、ゲート長（チャネル
長）が短く、ゲート酸化膜が薄いために、パンチスルー
が問題となるようなＭＯＳトランジスタを有するＭＯＳ
型固体撮像装置に使用される。
装置のデバイス構造に関し、特に、ゲート長（チャネル
長）が短く、ゲート酸化膜が薄いために、パンチスルー
が問題となるようなＭＯＳトランジスタを有するＭＯＳ
型固体撮像装置に使用される。
【０００２】
【従来の技術】図１０は、ＭＯＳ型固体撮像装置の１画
素分の回路構成を示している。
素分の回路構成を示している。
【０００３】画素は、光信号を電気信号（電荷）に変換
するためのフォトダイオード２１、フォトダイオード２
１の電荷を検出部（検出ノード）Ｄに転送するための読
み出しゲート２２、検出部Ｄの電荷（電位）をリセット
するためのリセットゲート２３、検出部Ｄの電位を増幅
する増幅ゲート２４及び選択された画素の電位を出力す
るための選択ゲート２５から構成される。
するためのフォトダイオード２１、フォトダイオード２
１の電荷を検出部（検出ノード）Ｄに転送するための読
み出しゲート２２、検出部Ｄの電荷（電位）をリセット
するためのリセットゲート２３、検出部Ｄの電位を増幅
する増幅ゲート２４及び選択された画素の電位を出力す
るための選択ゲート２５から構成される。
【０００４】そして、一定期間にフォトダイオード２１
において光電変換され、かつ、信号蓄積領域に蓄積され
た電荷は、読み出しゲート２２を経由して検出部Ｄに転
送される。フォトダイオード２１から検出部Ｄに転送さ
れた電荷は、検出部Ｄの電位を変化させる。増幅ゲート
２４は、この検出部Ｄの電位変化を増幅するため、増幅
された信号電位が画素から出力される。
において光電変換され、かつ、信号蓄積領域に蓄積され
た電荷は、読み出しゲート２２を経由して検出部Ｄに転
送される。フォトダイオード２１から検出部Ｄに転送さ
れた電荷は、検出部Ｄの電位を変化させる。増幅ゲート
２４は、この検出部Ｄの電位変化を増幅するため、増幅
された信号電位が画素から出力される。
【０００５】ここで、ＭＯＳ型固体撮像装置において
は、フォトダイオード（光電変換部）２１の信号蓄積領
域に蓄積された電荷の全てを検出部Ｄに完全に転送する
こと、さらには、全画素内のフォトダイオード２１の特
性を安定させることなどを目的として、半導体基板（又
はウェル領域）の不純物濃度は、できるだけ薄くするこ
とが求められている。
は、フォトダイオード（光電変換部）２１の信号蓄積領
域に蓄積された電荷の全てを検出部Ｄに完全に転送する
こと、さらには、全画素内のフォトダイオード２１の特
性を安定させることなどを目的として、半導体基板（又
はウェル領域）の不純物濃度は、できるだけ薄くするこ
とが求められている。
【０００６】しかし、半導体基板（又はウェル領域）の
不純物濃度の値が低い場合において、画素容量の増大
（画素の高密度化）のためにＭＯＳトランジスタが微細
化され、その結果、ＭＯＳトランジスタのゲート長（チ
ャネル長）が短くなり、かつ、そのゲート酸化膜が薄く
なると、ゲート制御に関係なく、ＭＯＳトランジスタの
ソースからドレインに電荷が流れるというパンチスルー
が発生する。
不純物濃度の値が低い場合において、画素容量の増大
（画素の高密度化）のためにＭＯＳトランジスタが微細
化され、その結果、ＭＯＳトランジスタのゲート長（チ
ャネル長）が短くなり、かつ、そのゲート酸化膜が薄く
なると、ゲート制御に関係なく、ＭＯＳトランジスタの
ソースからドレインに電荷が流れるというパンチスルー
が発生する。
【０００７】このパンチスルーが発生すると、不要な信
号（電荷）がＭＯＳトランジスタを流れることになり、
固体撮像装置の正常動作を確保できなくなる。
号（電荷）がＭＯＳトランジスタを流れることになり、
固体撮像装置の正常動作を確保できなくなる。
【０００８】そこで、パンチスルーを防止することが必
要となる。従来、ロジック製品においては、このパンチ
スルーを防止するために、半導体基板の内部（表面から
十分に深い位置）にパンチスルー防止領域が設けられて
いる。
要となる。従来、ロジック製品においては、このパンチ
スルーを防止するために、半導体基板の内部（表面から
十分に深い位置）にパンチスルー防止領域が設けられて
いる。
【０００９】パンチスルー防止領域は、ＭＯＳトランジ
スタのソースとドレインの間のリークを防止するもので
あるため、通常、半導体基板がｐ型、ＭＯＳトランジス
タのソース及びドレインがｎ型の場合には、パンチスル
ー防止領域は、ｐ型となる。そして、このようなパンチ
スルー防止領域は、ロジック製品に対しては、パンチス
ルーの防止に非常に有効な手段となっている。
スタのソースとドレインの間のリークを防止するもので
あるため、通常、半導体基板がｐ型、ＭＯＳトランジス
タのソース及びドレインがｎ型の場合には、パンチスル
ー防止領域は、ｐ型となる。そして、このようなパンチ
スルー防止領域は、ロジック製品に対しては、パンチス
ルーの防止に非常に有効な手段となっている。
【００１０】しかし、ＭＯＳ型固体撮像装置において
は、半導体基板の内部（表面から十分に深い位置）に、
フォトダイオードを形成する必要がある。フォトダイオ
ードは、例えば、ｐ型半導体基板とｎ型信号蓄積領域
（不純物領域）から構成されるため、この信号蓄積領域
を半導体基板の内部（表面から十分に深い位置）に形成
しなければならない。
は、半導体基板の内部（表面から十分に深い位置）に、
フォトダイオードを形成する必要がある。フォトダイオ
ードは、例えば、ｐ型半導体基板とｎ型信号蓄積領域
（不純物領域）から構成されるため、この信号蓄積領域
を半導体基板の内部（表面から十分に深い位置）に形成
しなければならない。
【００１１】この場合、半導体基板内にパンチスルー防
止領域を形成しようとすると、フォトダイオードの信号
蓄積領域を構成する不純物（例えば、リン）の導電型
（例えば、ｎ型）と、パンチスルー防止領域を構成する
不純物（例えば、ホウ素）の導電型（例えば、ｐ）は、
互いに逆となる。しかも、上述のように、これら信号蓄
積領域とパンチスルー防止領域は、半導体基板の内部の
ほぼ同じ位置（表面から十分に深い位置）に形成され
る。
止領域を形成しようとすると、フォトダイオードの信号
蓄積領域を構成する不純物（例えば、リン）の導電型
（例えば、ｎ型）と、パンチスルー防止領域を構成する
不純物（例えば、ホウ素）の導電型（例えば、ｐ）は、
互いに逆となる。しかも、上述のように、これら信号蓄
積領域とパンチスルー防止領域は、半導体基板の内部の
ほぼ同じ位置（表面から十分に深い位置）に形成され
る。
【００１２】従って、ＭＯＳ型固体撮像装置にパンチス
ルー防止領域を適用しようとすると、通常、パンチスル
ー防止領域を形成した後に、パンチスルー防止領域内に
信号蓄積領域を形成することになるため、信号蓄積領域
を形成する際には、パンチスルー防止領域の導電型（例
えば、ｐ型）を反転させるに十分な量の不純物（例え
ば、ｎ型不純物）を注入しなければならない。
ルー防止領域を適用しようとすると、通常、パンチスル
ー防止領域を形成した後に、パンチスルー防止領域内に
信号蓄積領域を形成することになるため、信号蓄積領域
を形成する際には、パンチスルー防止領域の導電型（例
えば、ｐ型）を反転させるに十分な量の不純物（例え
ば、ｎ型不純物）を注入しなければならない。
【００１３】ところで、光電変換によりフォトダイオー
ドの信号蓄積領域に蓄積された電荷の全てを完全に読み
出すためには、フォトダイオードの空乏化電位をできる
だけ小さくすることが重要となる。フォトダイオードの
空乏化電位を小さくするためには、フォトダイオードの
信号蓄積領域をできるだけ低い不純物濃度で安定的に形
成することが有効となる。
ドの信号蓄積領域に蓄積された電荷の全てを完全に読み
出すためには、フォトダイオードの空乏化電位をできる
だけ小さくすることが重要となる。フォトダイオードの
空乏化電位を小さくするためには、フォトダイオードの
信号蓄積領域をできるだけ低い不純物濃度で安定的に形
成することが有効となる。
【００１４】しかし、上述のように、フォトダイオード
の信号蓄積領域をパンチスルー防止領域内に形成する場
合には、パンチスルー防止領域の導電型（例えば、ｐ
型）を反転させるに十分な量の不純物（例えば、ｎ型不
純物）を半導体基板内に導入しなければならない。単純
に見積もっても、パンチスルー防止領域のｐ型不純物濃
度よりも高い不純物濃度のｎ型不純物を半導体基板内に
注入する必要がある。
の信号蓄積領域をパンチスルー防止領域内に形成する場
合には、パンチスルー防止領域の導電型（例えば、ｐ
型）を反転させるに十分な量の不純物（例えば、ｎ型不
純物）を半導体基板内に導入しなければならない。単純
に見積もっても、パンチスルー防止領域のｐ型不純物濃
度よりも高い不純物濃度のｎ型不純物を半導体基板内に
注入する必要がある。
【００１５】この場合、ｐ型不純物による影響とｎ型不
純物による影響が互いに相殺される点を考慮すると、フ
ォトダイオードの信号蓄積領域の不純物濃度は、概ね、
イオン注入により半導体基板内に注入されるｎ型不純物
量ｄｎからパンチスルー防止領域を構成するｐ型不純物
の不純物濃度ｄｐを引いた値（ｄｎ−ｄｐ）に等しくな
る。
純物による影響が互いに相殺される点を考慮すると、フ
ォトダイオードの信号蓄積領域の不純物濃度は、概ね、
イオン注入により半導体基板内に注入されるｎ型不純物
量ｄｎからパンチスルー防止領域を構成するｐ型不純物
の不純物濃度ｄｐを引いた値（ｄｎ−ｄｐ）に等しくな
る。
【００１６】しかし、イオン注入により半導体基板内に
注入されるｎ型不純物量ｄｎ及びパンチスルー防止領域
を構成するｐ型不純物の不純物濃度ｄｐは、共に、比較
的大きな数値となる。つまり、大きな数値から大きな数
値を引いて小さい数値を得ようとする場合には、大きな
数値の小さな変動が小さな数値の大きな変動となるた
め、ＭＯＳ型固体撮像装置にパンチスルー防止領域を適
用した場合には、フォトダイオードの信号蓄積領域の不
純物濃度を、薄くし、かつ、安定して得ることが非常に
難しくなる。
注入されるｎ型不純物量ｄｎ及びパンチスルー防止領域
を構成するｐ型不純物の不純物濃度ｄｐは、共に、比較
的大きな数値となる。つまり、大きな数値から大きな数
値を引いて小さい数値を得ようとする場合には、大きな
数値の小さな変動が小さな数値の大きな変動となるた
め、ＭＯＳ型固体撮像装置にパンチスルー防止領域を適
用した場合には、フォトダイオードの信号蓄積領域の不
純物濃度を、薄くし、かつ、安定して得ることが非常に
難しくなる。
【００１７】結局、イオン注入により半導体基板内に注
入するｎ型不純物の不純物濃度の小さな変動が、フォト
ダイオードの信号蓄積領域の不純物濃度の大きな変動と
なり、これに伴い、フォトダイオードの空乏化電位も大
きく変動し、安定的に、信号蓄積領域の電荷を読み出す
ことができなくなる。
入するｎ型不純物の不純物濃度の小さな変動が、フォト
ダイオードの信号蓄積領域の不純物濃度の大きな変動と
なり、これに伴い、フォトダイオードの空乏化電位も大
きく変動し、安定的に、信号蓄積領域の電荷を読み出す
ことができなくなる。
【００１８】
【発明が解決しようとする課題】このように、ＭＯＳ型
固体撮像装置においては、画素容量の増大（画素の高密
度化）に起因し、ＭＯＳトランジスタのゲート長が短
く、ゲート酸化膜の厚さが薄くなって、パンチスルーが
問題となってきている。一方、既に、ロジック製品など
において実用化されているパンチスルー防止領域を、単
に、ＭＯＳ型固体撮像装置に適用することは、フォトダ
イオードの信号蓄積領域の存在により非常に困難となっ
ている。
固体撮像装置においては、画素容量の増大（画素の高密
度化）に起因し、ＭＯＳトランジスタのゲート長が短
く、ゲート酸化膜の厚さが薄くなって、パンチスルーが
問題となってきている。一方、既に、ロジック製品など
において実用化されているパンチスルー防止領域を、単
に、ＭＯＳ型固体撮像装置に適用することは、フォトダ
イオードの信号蓄積領域の存在により非常に困難となっ
ている。
【００１９】なぜなら、電荷の転送を確実に行うために
は、フォトダイオードの信号蓄積領域の不純物濃度を、
薄く、かつ、安定させ、フォトダイオードの空乏化電位
を、低く、かつ、安定させることが好ましい。しかし、
パンチスルー防止領域を設けると、このパンチスルー防
止領域の導電型を反転させて信号蓄積領域を形成しなけ
ればならないため、信号蓄積領域を、低不純物濃度で、
かつ、安定的に形成できなくなるからである。
は、フォトダイオードの信号蓄積領域の不純物濃度を、
薄く、かつ、安定させ、フォトダイオードの空乏化電位
を、低く、かつ、安定させることが好ましい。しかし、
パンチスルー防止領域を設けると、このパンチスルー防
止領域の導電型を反転させて信号蓄積領域を形成しなけ
ればならないため、信号蓄積領域を、低不純物濃度で、
かつ、安定的に形成できなくなるからである。
【００２０】即ち、従来のＭＯＳ型固体撮像装置におい
ては、ＭＯＳトランジスタが微細化され、パンチスルー
が問題となるような場合に、パンチスルー防止のための
パンチスルー防止領域を設けると、フォトダイオードの
空乏化電位を低く、かつ、安定させることが困難で、均
一な電荷転送能力を持つＭＯＳ型固体撮像装置を安定的
に製造することができなかった。
ては、ＭＯＳトランジスタが微細化され、パンチスルー
が問題となるような場合に、パンチスルー防止のための
パンチスルー防止領域を設けると、フォトダイオードの
空乏化電位を低く、かつ、安定させることが困難で、均
一な電荷転送能力を持つＭＯＳ型固体撮像装置を安定的
に製造することができなかった。
【００２１】本発明は、上記欠点を解決するためになさ
れたもので、その目的は、フォトダイオードの信号蓄積
領域を、低不純物濃度で、かつ、安定的に形成できると
共に、ＭＯＳトランジスタが微細化されても、パンチス
ルーを防止することができるＭＯＳ型固体撮像装置及び
その製造方法を提案することにある。
れたもので、その目的は、フォトダイオードの信号蓄積
領域を、低不純物濃度で、かつ、安定的に形成できると
共に、ＭＯＳトランジスタが微細化されても、パンチス
ルーを防止することができるＭＯＳ型固体撮像装置及び
その製造方法を提案することにある。
【００２２】
【課題を解決するための手段】（１） 本発明のＭＯＳ
型固体撮像装置は、第１導電型の半導体基板内に形成さ
れる光電変換素子と、前記半導体基板の第１素子領域内
に形成され、前記光電変換素子により生成される電荷を
読み出すための第２導電型の第１ＭＯＳトランジスタ
と、前記半導体基板の第２素子領域内に形成される第２
導電型の第２ＭＯＳトランジスタとを備え、前記第２素
子領域の全体にパンチスルーを防止するための第１導電
型のパンチスルー防止領域が設けられている。
型固体撮像装置は、第１導電型の半導体基板内に形成さ
れる光電変換素子と、前記半導体基板の第１素子領域内
に形成され、前記光電変換素子により生成される電荷を
読み出すための第２導電型の第１ＭＯＳトランジスタ
と、前記半導体基板の第２素子領域内に形成される第２
導電型の第２ＭＯＳトランジスタとを備え、前記第２素
子領域の全体にパンチスルーを防止するための第１導電
型のパンチスルー防止領域が設けられている。
【００２３】本発明のＭＯＳ型固体撮像装置は、さら
に、前記第１及び第２素子領域を取り囲む絶縁分離層を
備え、前記パンチスルー防止領域は、前記絶縁分離層の
直下にも設けられている。
に、前記第１及び第２素子領域を取り囲む絶縁分離層を
備え、前記パンチスルー防止領域は、前記絶縁分離層の
直下にも設けられている。
【００２４】前記パンチスルー防止領域は、前記第１素
子領域の周辺部に前記絶縁分離層に沿って設けられてい
る。
子領域の周辺部に前記絶縁分離層に沿って設けられてい
る。
【００２５】前記絶縁分離層から前記第１素子領域内の
前記パンチスルー防止領域の端までの幅は、前記パンチ
スルー防止領域を形成する際に使用するマスク材の合わ
せずれ以上に確保されている。前記幅は、例えば、０．
２μｍ以上に設定される。
前記パンチスルー防止領域の端までの幅は、前記パンチ
スルー防止領域を形成する際に使用するマスク材の合わ
せずれ以上に確保されている。前記幅は、例えば、０．
２μｍ以上に設定される。
【００２６】前記第２素子領域における前記パンチスル
ー防止領域の位置は、前記絶縁分離層の直下における前
記パンチスルー防止領域の位置よりも深い。
ー防止領域の位置は、前記絶縁分離層の直下における前
記パンチスルー防止領域の位置よりも深い。
【００２７】本発明のＭＯＳ型固体撮像装置は、複数の
画素を有し、各画素は、前記光電変換素子、前記第１Ｍ
ＯＳトランジスタ及び前記第２ＭＯＳトランジスタを有
している。
画素を有し、各画素は、前記光電変換素子、前記第１Ｍ
ＯＳトランジスタ及び前記第２ＭＯＳトランジスタを有
している。
【００２８】前記光電変換素子は、前記第１素子領域内
に形成され、前記第１ＭＯＳトランジスタのソースが前
記光電変換素子の第２導電型の信号蓄積領域となる。
に形成され、前記第１ＭＯＳトランジスタのソースが前
記光電変換素子の第２導電型の信号蓄積領域となる。
【００２９】本発明のＭＯＳ型固体撮像装置は、さら
に、前記第１ＭＯＳトランジスタのドレインの直下に形
成される第１導電型のパンチスルーストッパを備える。
に、前記第１ＭＯＳトランジスタのドレインの直下に形
成される第１導電型のパンチスルーストッパを備える。
【００３０】前記パンチスルー防止領域は、前記第１Ｍ
ＯＳトランジスタのドレインの直下に設けられている。
また、前記パンチスルー防止領域は、前記第１ＭＯＳト
ランジスタのドレイン及びチャネルの一部を覆ってい
る。
ＯＳトランジスタのドレインの直下に設けられている。
また、前記パンチスルー防止領域は、前記第１ＭＯＳト
ランジスタのドレイン及びチャネルの一部を覆ってい
る。
【００３１】前記光電変換素子は、前記半導体基板と前
記信号蓄積領域から構成され、前記信号蓄積領域の直下
には、前記パンチスルー防止領域が設けられていない。
記信号蓄積領域から構成され、前記信号蓄積領域の直下
には、前記パンチスルー防止領域が設けられていない。
【００３２】前記パンチスルー防止領域は、前記信号蓄
積領域に隣接している。
積領域に隣接している。
【００３３】前記第２素子領域における前記パンチスル
ー防止領域の深さは、例えば、０．２μｍ以上０．４μ
ｍ以下に設定される。
ー防止領域の深さは、例えば、０．２μｍ以上０．４μ
ｍ以下に設定される。
【００３４】前記第１及び第２ＭＯＳトランジスタのゲ
ート長は、例えば、０．４μｍ以下に設定され、ゲート
酸化膜の厚さは、例えば、１０ｎｍ以下に設定される。
ート長は、例えば、０．４μｍ以下に設定され、ゲート
酸化膜の厚さは、例えば、１０ｎｍ以下に設定される。
【００３５】（２） 本発明のＭＯＳ型固体撮像装置の
製造方法は、第１導電型の半導体基板上に絶縁分離層を
形成し、前記絶縁分離層に取り囲まれた第１及び第２素
子領域を形成する工程と、イオン注入法により前記半導
体基板内に第１導電型の不純物を注入し、少なくとも前
記絶縁分離層の直下及び前記第２素子領域内の全体に、
パンチスルーを防止するための第１導電型のパンチスル
ー防止領域を形成する工程と、前記第１素子領域内に、
光電変換素子及び前記光電変換素子により生成された電
荷を読み出すための第１ＭＯＳトランジスタを形成する
と共に、前記第２素子領域内に、第２ＭＯＳトランジス
タを形成する工程とを備える。
製造方法は、第１導電型の半導体基板上に絶縁分離層を
形成し、前記絶縁分離層に取り囲まれた第１及び第２素
子領域を形成する工程と、イオン注入法により前記半導
体基板内に第１導電型の不純物を注入し、少なくとも前
記絶縁分離層の直下及び前記第２素子領域内の全体に、
パンチスルーを防止するための第１導電型のパンチスル
ー防止領域を形成する工程と、前記第１素子領域内に、
光電変換素子及び前記光電変換素子により生成された電
荷を読み出すための第１ＭＯＳトランジスタを形成する
と共に、前記第２素子領域内に、第２ＭＯＳトランジス
タを形成する工程とを備える。
【００３６】前記不純物は、前記絶縁分離層を突き抜け
るような加速エネルギー及びドーズ量で、前記半導体基
板内に注入される。
るような加速エネルギー及びドーズ量で、前記半導体基
板内に注入される。
【００３７】前記不純物は、前記第２ＭＯＳトランジス
タの閾値を決定するチャネルイオン注入時のマスクをそ
のまま使用して、前記半導体基板内に注入される。
タの閾値を決定するチャネルイオン注入時のマスクをそ
のまま使用して、前記半導体基板内に注入される。
【００３８】前記不純物は、前記第１素子領域上の一部
を覆うレジスト層をマスクとして、前記半導体基板内に
注入される。
を覆うレジスト層をマスクとして、前記半導体基板内に
注入される。
【００３９】前記レジスト層は、少なくとも前記絶縁分
離層から一定幅だけ前記第１素子領域に入り込んだ位置
よりも内側の領域であって、前記光電変換素子の第２導
電型の信号蓄積領域上に形成される。
離層から一定幅だけ前記第１素子領域に入り込んだ位置
よりも内側の領域であって、前記光電変換素子の第２導
電型の信号蓄積領域上に形成される。
【００４０】前記不純物は、前記第１素子領域内の一部
にも注入される。
にも注入される。
【００４１】
【発明の実施の形態】以下、図面を参照しながら、本発
明のＭＯＳ型固体撮像装置及びその製造方法について詳
細に説明する。
明のＭＯＳ型固体撮像装置及びその製造方法について詳
細に説明する。
【００４２】［第１実施の形態］図１は、本発明の第１
実施の形態に関わるＭＯＳ型固体撮像装置のデバイス構
造を示している。
実施の形態に関わるＭＯＳ型固体撮像装置のデバイス構
造を示している。
【００４３】ｐ型半導体基板１は、低い不純物濃度、例
えば、１×１０１５ａｔｏｍｓ／ｃｍ３ を有してい
る。半導体基板１は、フォトダイオードのアノードとな
っており、例えば、半導体基板１は、接地電位に設定さ
れている。但し、半導体基板１内にｐ型ウェル領域を形
成し、このｐ型ウェル領域をフォトダイオードのアノー
ドとしてもよい。この場合、ｐ型ウェル領域の不純物濃
度は、例えば、１×１０ １５ａｔｏｍｓ／ｃｍ３ に設
定される。
えば、１×１０１５ａｔｏｍｓ／ｃｍ３ を有してい
る。半導体基板１は、フォトダイオードのアノードとな
っており、例えば、半導体基板１は、接地電位に設定さ
れている。但し、半導体基板１内にｐ型ウェル領域を形
成し、このｐ型ウェル領域をフォトダイオードのアノー
ドとしてもよい。この場合、ｐ型ウェル領域の不純物濃
度は、例えば、１×１０ １５ａｔｏｍｓ／ｃｍ３ に設
定される。
【００４４】半導体基板１上には、素子同士を電気的に
分離する絶縁分離層１０が配置される。本例では、絶縁
分離層１０は、例えば、ＬＯＣＯＳ（ Local Oxidation
ofSilicon ）法により形成されるフィールド酸化膜と
なっているが、これに代えて、例えば、ＳＴＩ（ Shall
ow Trench Isolation ）法により形成される酸化膜を用
いてもよい。
分離する絶縁分離層１０が配置される。本例では、絶縁
分離層１０は、例えば、ＬＯＣＯＳ（ Local Oxidation
ofSilicon ）法により形成されるフィールド酸化膜と
なっているが、これに代えて、例えば、ＳＴＩ（ Shall
ow Trench Isolation ）法により形成される酸化膜を用
いてもよい。
【００４５】絶縁分離層１０により取り囲まれた素子領
域Ａは、例えば、図１０に示すフォトダイオード２１と
読み出しゲート２２が形成される領域となっている。ま
た、絶縁分離層１０により取り囲まれた素子領域Ｂは、
例えば、図１０に示すリセットゲート２３、増幅ゲート
２４、選択ゲート２５などの素子（フォトダイオード２
１及び読み出しゲート２２以外の素子）が形成される領
域となっている。
域Ａは、例えば、図１０に示すフォトダイオード２１と
読み出しゲート２２が形成される領域となっている。ま
た、絶縁分離層１０により取り囲まれた素子領域Ｂは、
例えば、図１０に示すリセットゲート２３、増幅ゲート
２４、選択ゲート２５などの素子（フォトダイオード２
１及び読み出しゲート２２以外の素子）が形成される領
域となっている。
【００４６】素子領域Ａにおいて、半導体基板１の内部
（表面から十分に深い位置）には、ｎ− 型信号蓄積領
域２が配置される。また、本例では、ｎ− 型信号蓄積
領域２は、ｐ＋ 型パンチスルー防止領域６内に形成さ
れることなく、半導体基板１内に直接形成される。ｎ
− 型信号蓄積領域２内には、ｐ＋＋型表面シールド層
３が配置される。
（表面から十分に深い位置）には、ｎ− 型信号蓄積領
域２が配置される。また、本例では、ｎ− 型信号蓄積
領域２は、ｐ＋ 型パンチスルー防止領域６内に形成さ
れることなく、半導体基板１内に直接形成される。ｎ
− 型信号蓄積領域２内には、ｐ＋＋型表面シールド層
３が配置される。
【００４７】また、素子領域Ａにおいて、半導体基板１
の内部（表面から十分に深い位置）であって、ｎ− 型
信号蓄積領域２が配置される部分とは異なる部分に、ｐ
＋型パンチスルーストッパ５が配置される。ｐ＋ 型パ
ンチスルーストッパ５内には、ｎ型第１半導体領域４が
配置される。
の内部（表面から十分に深い位置）であって、ｎ− 型
信号蓄積領域２が配置される部分とは異なる部分に、ｐ
＋型パンチスルーストッパ５が配置される。ｐ＋ 型パ
ンチスルーストッパ５内には、ｎ型第１半導体領域４が
配置される。
【００４８】ｎ− 型信号蓄積領域２とｎ型第１半導体
領域４の間のｐ型読み出しチャネル領域９上には、例え
ば、ＳｉＯ２ から構成されるゲート酸化膜７を経由し
て、読み出しゲート電極８が配置される。読み出しゲー
ト電極８は、例えば、ｎ型不純物を含んだ導電性ポリシ
リコン膜から構成される。読み出しゲート電極８は、図
１０の読み出しゲート２２のゲート電極である。
領域４の間のｐ型読み出しチャネル領域９上には、例え
ば、ＳｉＯ２ から構成されるゲート酸化膜７を経由し
て、読み出しゲート電極８が配置される。読み出しゲー
ト電極８は、例えば、ｎ型不純物を含んだ導電性ポリシ
リコン膜から構成される。読み出しゲート電極８は、図
１０の読み出しゲート２２のゲート電極である。
【００４９】素子領域Ｂにおいて、半導体基板１の内部
（表面から十分に深い位置）には、パンチスルーを防止
するためのｐ＋ 型パンチスルー防止領域６が配置され
る。ｐ＋ 型パンチスルー防止領域６は、素子領域Ｂの
全体に配置されている。ｐ＋ 型パンチスルー防止領域６
内には、ｎ型第２半導体領域１１及びｎ型第３半導体領
域１２が配置される。
（表面から十分に深い位置）には、パンチスルーを防止
するためのｐ＋ 型パンチスルー防止領域６が配置され
る。ｐ＋ 型パンチスルー防止領域６は、素子領域Ｂの
全体に配置されている。ｐ＋ 型パンチスルー防止領域６
内には、ｎ型第２半導体領域１１及びｎ型第３半導体領
域１２が配置される。
【００５０】ｎ型第２半導体領域１１とｎ型第３半導体
領域１２の間のｐ型チャネル領域１３上には、例えば、
ＳｉＯ２ から構成されるゲート酸化膜７を経由して、
ゲート電極１４が配置される。ゲート電極１４は、例え
ば、ｎ型不純物を含んだ導電性ポリシリコン膜から構成
される。ゲート電極１４は、例えば、図１０のリセット
ゲート２３、増幅ゲート２４、選択ゲート２５などのＭ
ＯＳトランジスタのゲート電極となる。
領域１２の間のｐ型チャネル領域１３上には、例えば、
ＳｉＯ２ から構成されるゲート酸化膜７を経由して、
ゲート電極１４が配置される。ゲート電極１４は、例え
ば、ｎ型不純物を含んだ導電性ポリシリコン膜から構成
される。ゲート電極１４は、例えば、図１０のリセット
ゲート２３、増幅ゲート２４、選択ゲート２５などのＭ
ＯＳトランジスタのゲート電極となる。
【００５１】上述のＭＯＳ型固体撮像装置のデバイス構
造の特徴は、第一に、ｐ＋ 型パンチスルー防止領域６
がｎ− 型信号蓄積領域２の直下に形成されていない点
にある。つまり、本発明では、ｎ− 型信号蓄積領域２
は、半導体基板１内に直接形成され、ｐ＋ 型パンチス
ルー防止領域６内に形成されないため、ｎ− 型信号蓄
積領域２を、低い不純物濃度で、かつ、安定的に形成す
ることができる。
造の特徴は、第一に、ｐ＋ 型パンチスルー防止領域６
がｎ− 型信号蓄積領域２の直下に形成されていない点
にある。つまり、本発明では、ｎ− 型信号蓄積領域２
は、半導体基板１内に直接形成され、ｐ＋ 型パンチス
ルー防止領域６内に形成されないため、ｎ− 型信号蓄
積領域２を、低い不純物濃度で、かつ、安定的に形成す
ることができる。
【００５２】具体的には、半導体基板１の不純物濃度
（例えば、ボロン濃度）は、上述のように、例えば、１
×１０１５ａｔｏｍｓ／ｃｍ３ に設定され、ｐ＋ 型
パンチスルー防止領域６の不純物濃度（例えば、ボロン
濃度）は、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ３
に設定される。
（例えば、ボロン濃度）は、上述のように、例えば、１
×１０１５ａｔｏｍｓ／ｃｍ３ に設定され、ｐ＋ 型
パンチスルー防止領域６の不純物濃度（例えば、ボロン
濃度）は、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ３
に設定される。
【００５３】即ち、本発明では、ｐ＋ 型パンチスルー
防止領域６の不純物濃度よりも２桁も小さい不純物濃度
を有する半導体基板１内に、ｎ− 型信号蓄積領域２を
形成することになるため、ｎ型不純物のイオン注入によ
るドーズ量を低く設定でき、結果として、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
できるようになる。
防止領域６の不純物濃度よりも２桁も小さい不純物濃度
を有する半導体基板１内に、ｎ− 型信号蓄積領域２を
形成することになるため、ｎ型不純物のイオン注入によ
るドーズ量を低く設定でき、結果として、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
できるようになる。
【００５４】第二に、ｐ＋ 型パンチスルー防止領域６
は、絶縁分離層１０の直下及び素子領域Ｂの全体に形成
されるが、素子領域Ａにおいては、ｎ型第１半導体領域
４の直下にのみ、ｐ＋ 型パンチスルーストッパ５が形
成される。即ち、ｎ型第１半導体領域４は、図１０に示
す検出部（検出ノード）Ｄとなるものであり、ｎ−型信
号蓄積領域２のように、その不純物濃度を低く設定する
必要がない。
は、絶縁分離層１０の直下及び素子領域Ｂの全体に形成
されるが、素子領域Ａにおいては、ｎ型第１半導体領域
４の直下にのみ、ｐ＋ 型パンチスルーストッパ５が形
成される。即ち、ｎ型第１半導体領域４は、図１０に示
す検出部（検出ノード）Ｄとなるものであり、ｎ−型信
号蓄積領域２のように、その不純物濃度を低く設定する
必要がない。
【００５５】従って、ｎ型第１半導体領域４の直下に
は、ｐ＋ 型パンチスルーストッパ５を形成し、例え
ば、ｎ型第１半導体領域４と他のｎ型半導体領域との間
で生じるパンチスルーを防止する必要がある。
は、ｐ＋ 型パンチスルーストッパ５を形成し、例え
ば、ｎ型第１半導体領域４と他のｎ型半導体領域との間
で生じるパンチスルーを防止する必要がある。
【００５６】なお、ｐ＋ 型パンチスルー防止領域６
は、絶縁分離層１０の直下に確実に形成されていること
が必要である。絶縁分離層１０を挟む２つのｎ型半導体
領域の間のパンチスルーを有効に防止するためである。
は、絶縁分離層１０の直下に確実に形成されていること
が必要である。絶縁分離層１０を挟む２つのｎ型半導体
領域の間のパンチスルーを有効に防止するためである。
【００５７】このため、例えば、ｐ＋ 型パンチスルー
防止領域６は、絶縁分離層１０を形成した後、ゲート電
極８，１４を形成する前に、所定の加速エネルギー及び
所定のドーズ量のイオン注入法により形成される。この
ときのイオン注入の条件を、不純物（例えば、ボロン）
が絶縁分離層１０を突き抜けるような条件に設定する
と、図１に示すように、絶縁分離層１０が存在しない素
子領域Ｂにおいては、不純物は、半導体基板１の深い位
置まで到達し、ｐ＋ 型パンチスルー防止領域６は、半
導体基板１の表面から十分に深い位置に形成される。
防止領域６は、絶縁分離層１０を形成した後、ゲート電
極８，１４を形成する前に、所定の加速エネルギー及び
所定のドーズ量のイオン注入法により形成される。この
ときのイオン注入の条件を、不純物（例えば、ボロン）
が絶縁分離層１０を突き抜けるような条件に設定する
と、図１に示すように、絶縁分離層１０が存在しない素
子領域Ｂにおいては、不純物は、半導体基板１の深い位
置まで到達し、ｐ＋ 型パンチスルー防止領域６は、半
導体基板１の表面から十分に深い位置に形成される。
【００５８】なお、図１において、ゲート酸化膜７の厚
さは、例えば、８ｎｍ程度に設定され、ゲート電極１４
のゲート長（チャネル長）は、例えば、０．４μｍ程度
に設定される。また、ｐ＋＋型表面シールド層３の不純
物濃度は、例えば、１×１０ １８ａｔｏｍｓ／ｃｍ３
程度に設定され、ｐ＋ 型パンチスルーストッパ５及び
ｐ＋ 型パンチスルー防止領域６の不純物濃度は、例え
ば、共に、１×１０１ ７ａｔｏｍｓ／ｃｍ３ 程度に設
定される。
さは、例えば、８ｎｍ程度に設定され、ゲート電極１４
のゲート長（チャネル長）は、例えば、０．４μｍ程度
に設定される。また、ｐ＋＋型表面シールド層３の不純
物濃度は、例えば、１×１０ １８ａｔｏｍｓ／ｃｍ３
程度に設定され、ｐ＋ 型パンチスルーストッパ５及び
ｐ＋ 型パンチスルー防止領域６の不純物濃度は、例え
ば、共に、１×１０１ ７ａｔｏｍｓ／ｃｍ３ 程度に設
定される。
【００５９】以上、説明したように、本発明の第１実施
の形態に関わるＭＯＳ型固体撮像装置によれば、フォト
ダイオードの信号蓄積領域を、低不純物濃度で、かつ、
安定的に形成できると共に、ＭＯＳトランジスタが微細
化されても、パンチスルーを防止することもできる。
の形態に関わるＭＯＳ型固体撮像装置によれば、フォト
ダイオードの信号蓄積領域を、低不純物濃度で、かつ、
安定的に形成できると共に、ＭＯＳトランジスタが微細
化されても、パンチスルーを防止することもできる。
【００６０】［第２実施の形態］本実施の形態に関わる
ＭＯＳ型固体撮像装置は、ｐ＋ 型パンチスルー防止領
域６に特徴を有する。
ＭＯＳ型固体撮像装置は、ｐ＋ 型パンチスルー防止領
域６に特徴を有する。
【００６１】上述の第１実施の形態に関わるＭＯＳ型固
体撮像装置では、読み出しゲート（素子領域ＡのＭＯＳ
トランジスタ）のソース側にフォトダイオードを形成
し、そのドレイン側に検出部（検出ノード）Ｄとしての
ｎ型第１半導体領域４が配置される。そして、このｎ型
第１半導体領域４の直下に、ｐ＋ 型パンチスルースト
ッパ５が、ｐ＋ 型パンチスルー防止領域６とは別に形
成される。
体撮像装置では、読み出しゲート（素子領域ＡのＭＯＳ
トランジスタ）のソース側にフォトダイオードを形成
し、そのドレイン側に検出部（検出ノード）Ｄとしての
ｎ型第１半導体領域４が配置される。そして、このｎ型
第１半導体領域４の直下に、ｐ＋ 型パンチスルースト
ッパ５が、ｐ＋ 型パンチスルー防止領域６とは別に形
成される。
【００６２】しかし、ｐ＋ 型パンチスルーストッパ５
とｐ＋ 型パンチスルー防止領域６は、互いに同じ目的
（パンチスルー防止）で、かつ、互いに同じ不純物濃度
で形成される。従って、ｎ型第１半導体領域４の直下に
は、ｐ＋ 型パンチスルーストッパ５ではなく、ｐ＋
型パンチスルー防止領域６を形成してもよいことは言う
までもない。
とｐ＋ 型パンチスルー防止領域６は、互いに同じ目的
（パンチスルー防止）で、かつ、互いに同じ不純物濃度
で形成される。従って、ｎ型第１半導体領域４の直下に
は、ｐ＋ 型パンチスルーストッパ５ではなく、ｐ＋
型パンチスルー防止領域６を形成してもよいことは言う
までもない。
【００６３】そこで、本実施の形態では、ｎ型第１半導
体領域４の直下にも、ｐ＋ 型パンチスルー防止領域６
を形成する。その結果、本実施の形態では、ｐ＋ 型パ
ンチスルーストッパ５が不要となり、その分だけ、製造
工程が簡略化されるという効果を得ることができる。
体領域４の直下にも、ｐ＋ 型パンチスルー防止領域６
を形成する。その結果、本実施の形態では、ｐ＋ 型パ
ンチスルーストッパ５が不要となり、その分だけ、製造
工程が簡略化されるという効果を得ることができる。
【００６４】以下、本実施の形態に関わるＭＯＳ型固体
撮像装置について説明する。
撮像装置について説明する。
【００６５】図２は、本発明の第２実施の形態に関わる
ＭＯＳ型固体撮像装置のデバイス構造を示している。
ＭＯＳ型固体撮像装置のデバイス構造を示している。
【００６６】ｐ型半導体基板１は、低い不純物濃度、例
えば、１×１０１５ａｔｏｍｓ／ｃｍ３ を有してい
る。半導体基板１は、フォトダイオードのアノードとな
っており、例えば、半導体基板１は、接地電位に設定さ
れている。但し、半導体基板１内にｐ型ウェル領域を形
成し、このｐ型ウェル領域をフォトダイオードのアノー
ドとしてもよい。この場合、ｐ型ウェル領域の不純物濃
度は、例えば、１×１０ １５ａｔｏｍｓ／ｃｍ３ に設
定される。
えば、１×１０１５ａｔｏｍｓ／ｃｍ３ を有してい
る。半導体基板１は、フォトダイオードのアノードとな
っており、例えば、半導体基板１は、接地電位に設定さ
れている。但し、半導体基板１内にｐ型ウェル領域を形
成し、このｐ型ウェル領域をフォトダイオードのアノー
ドとしてもよい。この場合、ｐ型ウェル領域の不純物濃
度は、例えば、１×１０ １５ａｔｏｍｓ／ｃｍ３ に設
定される。
【００６７】半導体基板１上には、素子同士を電気的に
分離する絶縁分離層１０が配置される。本例では、絶縁
分離層１０は、例えば、ＬＯＣＯＳ（ Local Oxidation
ofSilicon ）法により形成されるフィールド酸化膜と
なっているが、これに代えて、例えば、ＳＴＩ（ Shall
ow Trench Isolation ）法により形成される酸化膜を用
いてもよい。
分離する絶縁分離層１０が配置される。本例では、絶縁
分離層１０は、例えば、ＬＯＣＯＳ（ Local Oxidation
ofSilicon ）法により形成されるフィールド酸化膜と
なっているが、これに代えて、例えば、ＳＴＩ（ Shall
ow Trench Isolation ）法により形成される酸化膜を用
いてもよい。
【００６８】絶縁分離層１０により取り囲まれた素子領
域Ａは、例えば、図１０に示すフォトダイオード２１と
読み出しゲート２２が形成される領域となっている。ま
た、絶縁分離層１０により取り囲まれた素子領域Ｂは、
例えば、図１０に示すリセットゲート２３、増幅ゲート
２４、選択ゲート２５などの素子（フォトダイオード２
１及び読み出しゲート２２以外の素子）が形成される領
域となっている。
域Ａは、例えば、図１０に示すフォトダイオード２１と
読み出しゲート２２が形成される領域となっている。ま
た、絶縁分離層１０により取り囲まれた素子領域Ｂは、
例えば、図１０に示すリセットゲート２３、増幅ゲート
２４、選択ゲート２５などの素子（フォトダイオード２
１及び読み出しゲート２２以外の素子）が形成される領
域となっている。
【００６９】素子領域Ａにおいて、半導体基板１の内部
（表面から十分に深い位置）には、ｎ− 型信号蓄積領
域２が配置される。また、本例では、ｎ− 型信号蓄積
領域２は、ｐ＋ 型パンチスルー防止領域６内に形成さ
れることなく、半導体基板１内に直接形成される。ｎ
− 型信号蓄積領域２内には、ｐ＋＋型表面シールド層
３が配置される。
（表面から十分に深い位置）には、ｎ− 型信号蓄積領
域２が配置される。また、本例では、ｎ− 型信号蓄積
領域２は、ｐ＋ 型パンチスルー防止領域６内に形成さ
れることなく、半導体基板１内に直接形成される。ｎ
− 型信号蓄積領域２内には、ｐ＋＋型表面シールド層
３が配置される。
【００７０】また、素子領域Ａにおいて、半導体基板１
の内部（表面から十分に深い位置）であって、ｎ− 型
信号蓄積領域２が配置される部分とは異なる部分に、ｐ
＋型パンチスルー防止領域６が配置される。ｐ＋ 型パ
ンチスルー防止領域６内には、ｎ型第１半導体領域４が
配置される。
の内部（表面から十分に深い位置）であって、ｎ− 型
信号蓄積領域２が配置される部分とは異なる部分に、ｐ
＋型パンチスルー防止領域６が配置される。ｐ＋ 型パ
ンチスルー防止領域６内には、ｎ型第１半導体領域４が
配置される。
【００７１】ｎ− 型信号蓄積領域２とｎ型第１半導体
領域４の間のｐ型読み出しチャネル領域９上には、例え
ば、ＳｉＯ２ から構成されるゲート酸化膜７を経由し
て、読み出しゲート電極８が配置される。読み出しゲー
ト電極８は、例えば、ｎ型不純物を含んだ導電性ポリシ
リコン膜から構成される。読み出しゲート電極８は、図
１０の読み出しゲート２２のゲート電極である。
領域４の間のｐ型読み出しチャネル領域９上には、例え
ば、ＳｉＯ２ から構成されるゲート酸化膜７を経由し
て、読み出しゲート電極８が配置される。読み出しゲー
ト電極８は、例えば、ｎ型不純物を含んだ導電性ポリシ
リコン膜から構成される。読み出しゲート電極８は、図
１０の読み出しゲート２２のゲート電極である。
【００７２】素子領域Ｂにおいて、半導体基板１の内部
（表面から十分に深い位置）には、パンチスルーを防止
するためのｐ＋ 型パンチスルー防止領域６が配置され
る。ｐ＋ 型パンチスルー防止領域６は、素子領域Ｂの
全体に配置されている。ｐ＋ 型パンチスルー防止領域６
内には、ｎ型第２半導体領域１１及びｎ型第３半導体領
域１２が配置される。
（表面から十分に深い位置）には、パンチスルーを防止
するためのｐ＋ 型パンチスルー防止領域６が配置され
る。ｐ＋ 型パンチスルー防止領域６は、素子領域Ｂの
全体に配置されている。ｐ＋ 型パンチスルー防止領域６
内には、ｎ型第２半導体領域１１及びｎ型第３半導体領
域１２が配置される。
【００７３】ｎ型第２半導体領域１１とｎ型第３半導体
領域１２の間のｐ型チャネル領域１３上には、例えば、
ＳｉＯ２ から構成されるゲート酸化膜７を経由して、
ゲート電極１４が配置される。ゲート電極１４は、例え
ば、ｎ型不純物を含んだ導電性ポリシリコン膜から構成
される。ゲート電極１４は、例えば、図１０のリセット
ゲート２３、増幅ゲート２４、選択ゲート２５などのＭ
ＯＳトランジスタのゲート電極となる。
領域１２の間のｐ型チャネル領域１３上には、例えば、
ＳｉＯ２ から構成されるゲート酸化膜７を経由して、
ゲート電極１４が配置される。ゲート電極１４は、例え
ば、ｎ型不純物を含んだ導電性ポリシリコン膜から構成
される。ゲート電極１４は、例えば、図１０のリセット
ゲート２３、増幅ゲート２４、選択ゲート２５などのＭ
ＯＳトランジスタのゲート電極となる。
【００７４】上述のＭＯＳ型固体撮像装置のデバイス構
造においても、上述の第１実施の形態に関わるＭＯＳ型
固体撮像装置と同様に、ｐ＋ 型パンチスルー防止領域
６がｎ− 型信号蓄積領域２の直下に形成されていな
い。つまり、本発明では、ｎ− 型信号蓄積領域２は、半
導体基板１内に直接形成され、ｐ＋ 型パンチスルー防
止領域６内に形成されないため、ｎ− 型信号蓄積領域
２を、低い不純物濃度で、かつ、安定的に形成すること
ができる。
造においても、上述の第１実施の形態に関わるＭＯＳ型
固体撮像装置と同様に、ｐ＋ 型パンチスルー防止領域
６がｎ− 型信号蓄積領域２の直下に形成されていな
い。つまり、本発明では、ｎ− 型信号蓄積領域２は、半
導体基板１内に直接形成され、ｐ＋ 型パンチスルー防
止領域６内に形成されないため、ｎ− 型信号蓄積領域
２を、低い不純物濃度で、かつ、安定的に形成すること
ができる。
【００７５】具体的には、半導体基板１の不純物濃度
（例えば、ボロン濃度）は、上述のように、例えば、１
×１０１５ａｔｏｍｓ／ｃｍ３ に設定され、ｐ＋ 型
パンチスルー防止領域６の不純物濃度（例えば、ボロン
濃度）は、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ３
に設定される。
（例えば、ボロン濃度）は、上述のように、例えば、１
×１０１５ａｔｏｍｓ／ｃｍ３ に設定され、ｐ＋ 型
パンチスルー防止領域６の不純物濃度（例えば、ボロン
濃度）は、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ３
に設定される。
【００７６】即ち、本発明では、ｐ＋ 型パンチスルー
防止領域６の不純物濃度よりも２桁も小さい不純物濃度
を有する半導体基板１内に、ｎ− 型信号蓄積領域２を
形成することになるため、ｎ型不純物のイオン注入によ
るドーズ量を低く設定でき、結果として、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
できるようになる。
防止領域６の不純物濃度よりも２桁も小さい不純物濃度
を有する半導体基板１内に、ｎ− 型信号蓄積領域２を
形成することになるため、ｎ型不純物のイオン注入によ
るドーズ量を低く設定でき、結果として、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
できるようになる。
【００７７】なお、ｐ＋ 型パンチスルー防止領域６
は、絶縁分離層１０の直下に確実に形成されていること
が必要である。絶縁分離層１０を挟む２つのｎ型半導体
領域の間のパンチスルーを有効に防止するためである。
は、絶縁分離層１０の直下に確実に形成されていること
が必要である。絶縁分離層１０を挟む２つのｎ型半導体
領域の間のパンチスルーを有効に防止するためである。
【００７８】このため、例えば、ｐ＋ 型パンチスルー
防止領域６は、絶縁分離層１０を形成した後、ゲート電
極８，１４を形成する前に、所定の加速エネルギー及び
所定のドーズ量のイオン注入法により形成される。この
ときのイオン注入の条件を、不純物（例えば、ボロン）
が絶縁分離層１０を突き抜けるような条件に設定する
と、図２に示すように、絶縁分離層１０が存在しない素
子領域においては、不純物は、半導体基板１の深い位置
まで到達し、ｐ＋ 型パンチスルー防止領域６は、半導
体基板１の表面から十分に深い位置に形成される。
防止領域６は、絶縁分離層１０を形成した後、ゲート電
極８，１４を形成する前に、所定の加速エネルギー及び
所定のドーズ量のイオン注入法により形成される。この
ときのイオン注入の条件を、不純物（例えば、ボロン）
が絶縁分離層１０を突き抜けるような条件に設定する
と、図２に示すように、絶縁分離層１０が存在しない素
子領域においては、不純物は、半導体基板１の深い位置
まで到達し、ｐ＋ 型パンチスルー防止領域６は、半導
体基板１の表面から十分に深い位置に形成される。
【００７９】なお、図２において、ゲート酸化膜７の厚
さは、例えば、８ｎｍ程度に設定され、ゲート電極１４
のゲート長（チャネル長）は、例えば、０．４μｍ程度
に設定される。また、ｐ＋＋型表面シールド層３の不純
物濃度は、例えば、１×１０ １８ａｔｏｍｓ／ｃｍ３
程度に設定され、ｐ＋ 型パンチスルーストッパ５及び
ｐ＋ 型パンチスルー防止領域６の不純物濃度は、例え
ば、共に、１×１０１ ７ａｔｏｍｓ／ｃｍ３ 程度に設
定される。
さは、例えば、８ｎｍ程度に設定され、ゲート電極１４
のゲート長（チャネル長）は、例えば、０．４μｍ程度
に設定される。また、ｐ＋＋型表面シールド層３の不純
物濃度は、例えば、１×１０ １８ａｔｏｍｓ／ｃｍ３
程度に設定され、ｐ＋ 型パンチスルーストッパ５及び
ｐ＋ 型パンチスルー防止領域６の不純物濃度は、例え
ば、共に、１×１０１ ７ａｔｏｍｓ／ｃｍ３ 程度に設
定される。
【００８０】以上、説明したように、本発明の第２実施
の形態に関わるＭＯＳ型固体撮像装置によれば、フォト
ダイオードの信号蓄積領域を、低不純物濃度で、かつ、
安定的に形成できると共に、ＭＯＳトランジスタが微細
化されても、パンチスルーを防止することもできる。
の形態に関わるＭＯＳ型固体撮像装置によれば、フォト
ダイオードの信号蓄積領域を、低不純物濃度で、かつ、
安定的に形成できると共に、ＭＯＳトランジスタが微細
化されても、パンチスルーを防止することもできる。
【００８１】［第３実施の形態］本実施の形態に関わる
ＭＯＳ型固体撮像装置も、ｐ＋ 型パンチスルー防止領
域６に特徴を有する。
ＭＯＳ型固体撮像装置も、ｐ＋ 型パンチスルー防止領
域６に特徴を有する。
【００８２】上述の第２実施の形態に関わるＭＯＳ型固
体撮像装置では、読み出しゲート（素子領域ＡのＭＯＳ
トランジスタ）のドレイン側のｎ型第１半導体領域４の
直下にも、ｐ＋ 型パンチスルー防止領域６が形成され
る。
体撮像装置では、読み出しゲート（素子領域ＡのＭＯＳ
トランジスタ）のドレイン側のｎ型第１半導体領域４の
直下にも、ｐ＋ 型パンチスルー防止領域６が形成され
る。
【００８３】これに対し、本実施の形態では、ｐ＋ 型
パンチスルー防止領域６は、素子領域Ａにおいて、ｎ型
第１半導体領域４の直下だけでなく、読み出しゲート
（ＭＯＳトランジスタ）の読み出しゲート電極８直下の
チャネルの一部を覆うように形成される。
パンチスルー防止領域６は、素子領域Ａにおいて、ｎ型
第１半導体領域４の直下だけでなく、読み出しゲート
（ＭＯＳトランジスタ）の読み出しゲート電極８直下の
チャネルの一部を覆うように形成される。
【００８４】このように、ｐ＋ 型パンチスルー防止領
域６を、ｎ型第１半導体領域４の直下及び読み出しゲー
トのチャネルの一部に形成することは、イオン注入時の
マスクパターンを変形するだけで容易に実現できる。
域６を、ｎ型第１半導体領域４の直下及び読み出しゲー
トのチャネルの一部に形成することは、イオン注入時の
マスクパターンを変形するだけで容易に実現できる。
【００８５】以下、本実施の形態に関わるＭＯＳ型固体
撮像装置について説明する。
撮像装置について説明する。
【００８６】図３は、本発明の第３実施の形態に関わる
ＭＯＳ型固体撮像装置のデバイス構造を示している。
ＭＯＳ型固体撮像装置のデバイス構造を示している。
【００８７】ｐ型半導体基板１は、低い不純物濃度、例
えば、１×１０１５ａｔｏｍｓ／ｃｍ３ を有してい
る。半導体基板１は、フォトダイオードのアノードとな
っており、例えば、半導体基板１は、接地電位に設定さ
れている。但し、半導体基板１内にｐ型ウェル領域を形
成し、このｐ型ウェル領域をフォトダイオードのアノー
ドとしてもよい。この場合、ｐ型ウェル領域の不純物濃
度は、例えば、１×１０ １５ａｔｏｍｓ／ｃｍ３ に設
定される。
えば、１×１０１５ａｔｏｍｓ／ｃｍ３ を有してい
る。半導体基板１は、フォトダイオードのアノードとな
っており、例えば、半導体基板１は、接地電位に設定さ
れている。但し、半導体基板１内にｐ型ウェル領域を形
成し、このｐ型ウェル領域をフォトダイオードのアノー
ドとしてもよい。この場合、ｐ型ウェル領域の不純物濃
度は、例えば、１×１０ １５ａｔｏｍｓ／ｃｍ３ に設
定される。
【００８８】半導体基板１上には、素子同士を電気的に
分離する絶縁分離層１０が配置される。本例では、絶縁
分離層１０は、例えば、ＬＯＣＯＳ（ Local Oxidation
ofSilicon ）法により形成されるフィールド酸化膜と
なっているが、これに代えて、例えば、ＳＴＩ（ Shall
ow Trench Isolation ）法により形成される酸化膜を用
いてもよい。
分離する絶縁分離層１０が配置される。本例では、絶縁
分離層１０は、例えば、ＬＯＣＯＳ（ Local Oxidation
ofSilicon ）法により形成されるフィールド酸化膜と
なっているが、これに代えて、例えば、ＳＴＩ（ Shall
ow Trench Isolation ）法により形成される酸化膜を用
いてもよい。
【００８９】絶縁分離層１０により取り囲まれた素子領
域Ａは、例えば、図１０に示すフォトダイオード２１と
読み出しゲート２２が形成される領域となっている。ま
た、絶縁分離層１０により取り囲まれた素子領域Ｂは、
例えば、図１０に示すリセットゲート２３、増幅ゲート
２４、選択ゲート２５などの素子（フォトダイオード２
１及び読み出しゲート２２以外の素子）が形成される領
域となっている。
域Ａは、例えば、図１０に示すフォトダイオード２１と
読み出しゲート２２が形成される領域となっている。ま
た、絶縁分離層１０により取り囲まれた素子領域Ｂは、
例えば、図１０に示すリセットゲート２３、増幅ゲート
２４、選択ゲート２５などの素子（フォトダイオード２
１及び読み出しゲート２２以外の素子）が形成される領
域となっている。
【００９０】素子領域Ａにおいて、半導体基板１の内部
（表面から十分に深い位置）には、ｎ− 型信号蓄積領
域２が配置される。また、本例では、ｎ− 型信号蓄積
領域２は、ｐ＋ 型パンチスルー防止領域６内に形成さ
れることなく、半導体基板１内に直接形成される。ｎ
− 型信号蓄積領域２内には、ｐ＋＋型表面シールド層
３が配置される。
（表面から十分に深い位置）には、ｎ− 型信号蓄積領
域２が配置される。また、本例では、ｎ− 型信号蓄積
領域２は、ｐ＋ 型パンチスルー防止領域６内に形成さ
れることなく、半導体基板１内に直接形成される。ｎ
− 型信号蓄積領域２内には、ｐ＋＋型表面シールド層
３が配置される。
【００９１】また、素子領域Ａにおいて、半導体基板１
の内部（表面から十分に深い位置）であって、ｎ− 型
信号蓄積領域２が配置される部分とは異なる部分（読み
出しゲートの読み出しチャネル領域９の一部を含む）
に、ｐ＋ 型パンチスルー防止領域６が配置される。ｐ
＋ 型パンチスルー防止領域６内には、ｎ型第１半導体
領域４が配置される。
の内部（表面から十分に深い位置）であって、ｎ− 型
信号蓄積領域２が配置される部分とは異なる部分（読み
出しゲートの読み出しチャネル領域９の一部を含む）
に、ｐ＋ 型パンチスルー防止領域６が配置される。ｐ
＋ 型パンチスルー防止領域６内には、ｎ型第１半導体
領域４が配置される。
【００９２】ｎ− 型信号蓄積領域２とｎ型第１半導体
領域４の間のｐ型読み出しチャネル領域９上には、例え
ば、ＳｉＯ２ から構成されるゲート酸化膜７を経由し
て、読み出しゲート電極８が配置される。読み出しゲー
ト電極８は、例えば、ｎ型不純物を含んだ導電性ポリシ
リコン膜から構成される。読み出しゲート電極８は、図
１０の読み出しゲート２２のゲート電極である。
領域４の間のｐ型読み出しチャネル領域９上には、例え
ば、ＳｉＯ２ から構成されるゲート酸化膜７を経由し
て、読み出しゲート電極８が配置される。読み出しゲー
ト電極８は、例えば、ｎ型不純物を含んだ導電性ポリシ
リコン膜から構成される。読み出しゲート電極８は、図
１０の読み出しゲート２２のゲート電極である。
【００９３】素子領域Ｂにおいて、半導体基板１の内部
（表面から十分に深い位置）には、パンチスルーを防止
するためのｐ＋ 型パンチスルー防止領域６が配置され
る。ｐ＋ 型パンチスルー防止領域６は、素子領域Ｂの
全体に配置されている。ｐ＋ 型パンチスルー防止領域６
内には、ｎ型第２半導体領域１１及びｎ型第３半導体領
域１２が配置される。
（表面から十分に深い位置）には、パンチスルーを防止
するためのｐ＋ 型パンチスルー防止領域６が配置され
る。ｐ＋ 型パンチスルー防止領域６は、素子領域Ｂの
全体に配置されている。ｐ＋ 型パンチスルー防止領域６
内には、ｎ型第２半導体領域１１及びｎ型第３半導体領
域１２が配置される。
【００９４】ｎ型第２半導体領域１１とｎ型第３半導体
領域１２の間のｐ型チャネル領域１３上には、例えば、
ＳｉＯ２ から構成されるゲート酸化膜７を経由して、
ゲート電極１４が配置される。ゲート電極１４は、例え
ば、ｎ型不純物を含んだ導電性ポリシリコン膜から構成
される。ゲート電極１４は、例えば、図１０のリセット
ゲート２３、増幅ゲート２４、選択ゲート２５などのＭ
ＯＳトランジスタのゲート電極となる。
領域１２の間のｐ型チャネル領域１３上には、例えば、
ＳｉＯ２ から構成されるゲート酸化膜７を経由して、
ゲート電極１４が配置される。ゲート電極１４は、例え
ば、ｎ型不純物を含んだ導電性ポリシリコン膜から構成
される。ゲート電極１４は、例えば、図１０のリセット
ゲート２３、増幅ゲート２４、選択ゲート２５などのＭ
ＯＳトランジスタのゲート電極となる。
【００９５】上述のＭＯＳ型固体撮像装置のデバイス構
造においても、上述の第１及び第２実施の形態に関わる
ＭＯＳ型固体撮像装置と同様に、ｐ＋ 型パンチスルー
防止領域６がｎ− 型信号蓄積領域２の直下に形成され
ていない。つまり、本発明では、ｎ− 型信号蓄積領域
２は、半導体基板１内に直接形成され、ｐ＋ 型パンチ
スルー防止領域６内に形成されないため、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
することができる。
造においても、上述の第１及び第２実施の形態に関わる
ＭＯＳ型固体撮像装置と同様に、ｐ＋ 型パンチスルー
防止領域６がｎ− 型信号蓄積領域２の直下に形成され
ていない。つまり、本発明では、ｎ− 型信号蓄積領域
２は、半導体基板１内に直接形成され、ｐ＋ 型パンチ
スルー防止領域６内に形成されないため、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
することができる。
【００９６】具体的には、半導体基板１の不純物濃度
（例えば、ボロン濃度）は、上述のように、例えば、１
×１０１５ａｔｏｍｓ／ｃｍ３ に設定され、ｐ＋ 型
パンチスルー防止領域６の不純物濃度（例えば、ボロン
濃度）は、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ３
に設定される。
（例えば、ボロン濃度）は、上述のように、例えば、１
×１０１５ａｔｏｍｓ／ｃｍ３ に設定され、ｐ＋ 型
パンチスルー防止領域６の不純物濃度（例えば、ボロン
濃度）は、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ３
に設定される。
【００９７】即ち、本発明では、ｐ＋ 型パンチスルー
防止領域６の不純物濃度よりも２桁も小さい不純物濃度
を有する半導体基板１内に、ｎ− 型信号蓄積領域２を
形成することになるため、ｎ型不純物のイオン注入によ
るドーズ量を低く設定でき、結果として、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
できるようになる。
防止領域６の不純物濃度よりも２桁も小さい不純物濃度
を有する半導体基板１内に、ｎ− 型信号蓄積領域２を
形成することになるため、ｎ型不純物のイオン注入によ
るドーズ量を低く設定でき、結果として、ｎ− 型信号
蓄積領域２を、低い不純物濃度で、かつ、安定的に形成
できるようになる。
【００９８】なお、ｐ＋ 型パンチスルー防止領域６
は、絶縁分離層１０の直下に確実に形成されていること
が必要である。絶縁分離層１０を挟む２つのｎ型半導体
領域の間のパンチスルーを有効に防止するためである。
は、絶縁分離層１０の直下に確実に形成されていること
が必要である。絶縁分離層１０を挟む２つのｎ型半導体
領域の間のパンチスルーを有効に防止するためである。
【００９９】このため、例えば、ｐ＋ 型パンチスルー
防止領域６は、絶縁分離層１０を形成した後、ゲート電
極８，１４を形成する前に、所定の加速エネルギー及び
所定のドーズ量のイオン注入法により形成される。この
ときのイオン注入の条件を、不純物（例えば、ボロン）
が絶縁分離層１０を突き抜けるような条件に設定する
と、図３に示すように、絶縁分離層１０が存在しない素
子領域においては、不純物は、半導体基板１の深い位置
まで到達し、ｐ＋ 型パンチスルー防止領域６は、半導
体基板１の表面から十分に深い位置に形成される。
防止領域６は、絶縁分離層１０を形成した後、ゲート電
極８，１４を形成する前に、所定の加速エネルギー及び
所定のドーズ量のイオン注入法により形成される。この
ときのイオン注入の条件を、不純物（例えば、ボロン）
が絶縁分離層１０を突き抜けるような条件に設定する
と、図３に示すように、絶縁分離層１０が存在しない素
子領域においては、不純物は、半導体基板１の深い位置
まで到達し、ｐ＋ 型パンチスルー防止領域６は、半導
体基板１の表面から十分に深い位置に形成される。
【０１００】なお、図３において、ゲート酸化膜７の厚
さは、例えば、８ｎｍ程度に設定され、ゲート電極１４
のゲート長（チャネル長）は、例えば、０．４μｍ程度
に設定される。また、ｐ＋＋型表面シールド層３の不純
物濃度は、例えば、１×１０ １８ａｔｏｍｓ／ｃｍ３
程度に設定され、ｐ＋ 型パンチスルーストッパ５及び
ｐ＋ 型パンチスルー防止領域６の不純物濃度は、例え
ば、共に、１×１０１ ７ａｔｏｍｓ／ｃｍ３ 程度に設
定される。
さは、例えば、８ｎｍ程度に設定され、ゲート電極１４
のゲート長（チャネル長）は、例えば、０．４μｍ程度
に設定される。また、ｐ＋＋型表面シールド層３の不純
物濃度は、例えば、１×１０ １８ａｔｏｍｓ／ｃｍ３
程度に設定され、ｐ＋ 型パンチスルーストッパ５及び
ｐ＋ 型パンチスルー防止領域６の不純物濃度は、例え
ば、共に、１×１０１ ７ａｔｏｍｓ／ｃｍ３ 程度に設
定される。
【０１０１】以上、説明したように、本発明の第３実施
の形態に関わるＭＯＳ型固体撮像装置によれば、フォト
ダイオードの信号蓄積領域を、低不純物濃度で、かつ、
安定的に形成できると共に、ＭＯＳトランジスタが微細
化されても、パンチスルーを防止することもできる。
の形態に関わるＭＯＳ型固体撮像装置によれば、フォト
ダイオードの信号蓄積領域を、低不純物濃度で、かつ、
安定的に形成できると共に、ＭＯＳトランジスタが微細
化されても、パンチスルーを防止することもできる。
【０１０２】［製造方法の説明］次に、本発明のＭＯＳ
型固体撮像装置の製造方法について説明する。なお、以
下の説明は、上述の第１乃至第３実施の形態に関わるＭ
ＯＳ型固体撮像装置の全ての製造方法に適用可能なもの
である。各実施の形態に独自のステップについては、そ
の都度、説明することにする。
型固体撮像装置の製造方法について説明する。なお、以
下の説明は、上述の第１乃至第３実施の形態に関わるＭ
ＯＳ型固体撮像装置の全ての製造方法に適用可能なもの
である。各実施の形態に独自のステップについては、そ
の都度、説明することにする。
【０１０３】まず、図４に示すように、ＬＯＣＯＳ法に
より、ｐ型半導体基板１上に、絶縁分離層１０を形成す
る。この後、熱酸化により、絶縁分離層１０に取り囲ま
れた素子領域Ａ，Ｂ上に、バッファ酸化膜１５を形成す
る。
より、ｐ型半導体基板１上に、絶縁分離層１０を形成す
る。この後、熱酸化により、絶縁分離層１０に取り囲ま
れた素子領域Ａ，Ｂ上に、バッファ酸化膜１５を形成す
る。
【０１０４】次に、図５に示すように、素子領域Ａに対
して、ＭＯＳトランジスタの閾値を決定するためのいわ
ゆるチャネルイオン注入を行い、ｐ型読み出しチャネル
領域９を形成する。同様に、素子領域Ｂに対して、ＭＯ
Ｓトランジスタの閾値を決定するためのいわゆるチャネ
ルイオン注入を行い、ｐ型チャネル領域１３を形成す
る。
して、ＭＯＳトランジスタの閾値を決定するためのいわ
ゆるチャネルイオン注入を行い、ｐ型読み出しチャネル
領域９を形成する。同様に、素子領域Ｂに対して、ＭＯ
Ｓトランジスタの閾値を決定するためのいわゆるチャネ
ルイオン注入を行い、ｐ型チャネル領域１３を形成す
る。
【０１０５】本例では、両チャネル領域９，１３は、２
回のイオン注入工程により形成される。この場合、両チ
ャネル領域９，１３を形成するために、２回のＰＥＰ
（ Photo Engraving Process ）が必要になる。しか
し、素子領域Ａ，Ｂに形成されるＭＯＳトランジスタの
閾値を互いに同じに設定する場合には、両チャネル領域
９，１３は、１回のイオン注入工程により形成できる。
この場合、両チャネル領域９，１３を形成するためのＰ
ＥＰは、１回でよい。
回のイオン注入工程により形成される。この場合、両チ
ャネル領域９，１３を形成するために、２回のＰＥＰ
（ Photo Engraving Process ）が必要になる。しか
し、素子領域Ａ，Ｂに形成されるＭＯＳトランジスタの
閾値を互いに同じに設定する場合には、両チャネル領域
９，１３は、１回のイオン注入工程により形成できる。
この場合、両チャネル領域９，１３を形成するためのＰ
ＥＰは、１回でよい。
【０１０６】この後、レジスト層１６を形成し、ＰＥＰ
により、素子領域Ａ上に、マスクとしてのレジストパタ
ーン（レジスト層１６）を残存させる。
により、素子領域Ａ上に、マスクとしてのレジストパタ
ーン（レジスト層１６）を残存させる。
【０１０７】なお、この時点において、レジスト層１６
を素子領域Ａの全体を覆うようにすると、上述の第１実
施の形態に関わるデバイスの製造方法となる。また、素
子領域Ａ上の一部にレジスト層１６が配置されないよう
にすれば、上述の第２及び第３実施の形態に関わるデバ
イスの製造方法となる。
を素子領域Ａの全体を覆うようにすると、上述の第１実
施の形態に関わるデバイスの製造方法となる。また、素
子領域Ａ上の一部にレジスト層１６が配置されないよう
にすれば、上述の第２及び第３実施の形態に関わるデバ
イスの製造方法となる。
【０１０８】そして、イオン注入法により、レジスト層
１６をマスクにして、ｐ型不純物（例えば、ボロン）を
イオン注入すれば、半導体基板１の内部には、ｐ＋ 型
パンチスルー防止領域６が形成される。
１６をマスクにして、ｐ型不純物（例えば、ボロン）を
イオン注入すれば、半導体基板１の内部には、ｐ＋ 型
パンチスルー防止領域６が形成される。
【０１０９】この時、ｐ＋ 型パンチスルー防止領域６
が、例えば、半導体基板１の表面から０．２〜０．４μ
ｍの位置に形成されるように、イオン注入時の加速エネ
ルギーが設定される。但し、この条件は、当然に、絶縁
分離層１０の直下にもｐ＋型パンチスルー防止領域６が
形成されるようなものでなければならない。
が、例えば、半導体基板１の表面から０．２〜０．４μ
ｍの位置に形成されるように、イオン注入時の加速エネ
ルギーが設定される。但し、この条件は、当然に、絶縁
分離層１０の直下にもｐ＋型パンチスルー防止領域６が
形成されるようなものでなければならない。
【０１１０】また、ｐ＋ 型パンチスルー防止領域６の
不純物濃度が、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ
３ 程度となるように、イオン注入時のドーズ量が設定
される。本例では、ｐ＋ 型パンチスルー防止領域６を
形成するためのイオン注入は、１回であることを前提と
しているが、２回以上のイオン注入によりｐ＋ 型パン
チスルー防止領域６を形成するようにしてもよい。
不純物濃度が、例えば、１×１０１ ７ａｔｏｍｓ／ｃｍ
３ 程度となるように、イオン注入時のドーズ量が設定
される。本例では、ｐ＋ 型パンチスルー防止領域６を
形成するためのイオン注入は、１回であることを前提と
しているが、２回以上のイオン注入によりｐ＋ 型パン
チスルー防止領域６を形成するようにしてもよい。
【０１１１】ここで、実際の製品に対応し得る微妙な条
件について説明する。即ち、ｐ＋ 型パンチスルー防止
領域６を形成するに当たって、実際は、レジスト層１６
は、素子領域Ａのサイズよりも一回り小さなサイズに設
定される。その理由は、ｐ＋ 型パンチスルー防止領域
６が素子領域Ａの周辺において素子領域Ａに少しだけ入
り込むようにすれば、絶縁分離層１０に形成されるダメ
ージにフォトダイオードの空乏層が達することを防止で
きるからである。
件について説明する。即ち、ｐ＋ 型パンチスルー防止
領域６を形成するに当たって、実際は、レジスト層１６
は、素子領域Ａのサイズよりも一回り小さなサイズに設
定される。その理由は、ｐ＋ 型パンチスルー防止領域
６が素子領域Ａの周辺において素子領域Ａに少しだけ入
り込むようにすれば、絶縁分離層１０に形成されるダメ
ージにフォトダイオードの空乏層が達することを防止で
きるからである。
【０１１２】なお、ｐ＋ 型パンチスルー防止領域６が
素子領域Ａに入り込む幅Ｘは、マスク（レジスト層１
６）の合わせずれを考慮し、その合わせずれ以上に設定
することが好ましい。例えば、その幅Ｘは、０．２μｍ
程度又はそれ以上の値に設定される。
素子領域Ａに入り込む幅Ｘは、マスク（レジスト層１
６）の合わせずれを考慮し、その合わせずれ以上に設定
することが好ましい。例えば、その幅Ｘは、０．２μｍ
程度又はそれ以上の値に設定される。
【０１１３】この後、素子領域Ｂ上のバッファ酸化膜１
５を除去し、さらに、熱酸化法により、素子領域Ｂ上
に、１０ｎｍ以下の厚さ、例えば、８ｎｍ程度のゲート
酸化膜７を形成する。この後、素子領域Ａ上のレジスト
層１６を除去し、さらに、素子領域Ａ上のバッファ酸化
膜１５を除去する。
５を除去し、さらに、熱酸化法により、素子領域Ｂ上
に、１０ｎｍ以下の厚さ、例えば、８ｎｍ程度のゲート
酸化膜７を形成する。この後、素子領域Ａ上のレジスト
層１６を除去し、さらに、素子領域Ａ上のバッファ酸化
膜１５を除去する。
【０１１４】次に、図６に示すように、熱酸化法によ
り、素子領域Ａ上に、１０ｎｍ以下の厚さ、例えば、８
ｎｍ程度のゲート酸化膜７を形成する。
り、素子領域Ａ上に、１０ｎｍ以下の厚さ、例えば、８
ｎｍ程度のゲート酸化膜７を形成する。
【０１１５】なお、本例では、素子領域Ａのゲート酸化
膜７と素子領域Ｂのゲート酸化膜７を異なるステップに
より形成したが、当然に、同一のステップにより形成し
てもよい。この場合、図５のレジスト層１６を除去した
後、素子領域Ａ，Ｂ上のバッファ酸化膜１５が同時に除
去され、かつ、素子領域Ａ，Ｂ上に、同時にゲート酸化
膜７が形成される。
膜７と素子領域Ｂのゲート酸化膜７を異なるステップに
より形成したが、当然に、同一のステップにより形成し
てもよい。この場合、図５のレジスト層１６を除去した
後、素子領域Ａ，Ｂ上のバッファ酸化膜１５が同時に除
去され、かつ、素子領域Ａ，Ｂ上に、同時にゲート酸化
膜７が形成される。
【０１１６】この後、不純物を含んだ導電性ポリシリコ
ン膜の形成、レジスト層の形成、ＰＥＰ、ＲＩＥという
ステップを経由すると、素子領域Ａのゲート酸化膜７上
には、読み出しゲート電極８が形成され、素子領域Ｂの
ゲート酸化膜７上には、ゲート電極１４が形成される。
ン膜の形成、レジスト層の形成、ＰＥＰ、ＲＩＥという
ステップを経由すると、素子領域Ａのゲート酸化膜７上
には、読み出しゲート電極８が形成され、素子領域Ｂの
ゲート酸化膜７上には、ゲート電極１４が形成される。
【０１１７】また、酸化膜（又は窒化膜）の形成、ＲＩ
Ｅというステップを経由すると、ゲート電極８，１４の
側壁には、いわゆるサイドウォール（スペーサ）が形成
される。
Ｅというステップを経由すると、ゲート電極８，１４の
側壁には、いわゆるサイドウォール（スペーサ）が形成
される。
【０１１８】この後、上述の第１実施の形態に関わるデ
バイスの製造方法に関しては、図６に示すように、レジ
スト層の塗布及びＰＥＰにより、素子領域Ａ上の一部に
開口を有するレジストパターン（レジスト層１７）を形
成する。そして、イオン注入法により、レジスト層１７
をマスクにして、半導体基板１内にｐ型不純物（例え
ば、ボロン）を注入し、ｐ＋ 型パンチスルーストッパ
５を形成する。この後、レジスト層１７は、除去され
る。
バイスの製造方法に関しては、図６に示すように、レジ
スト層の塗布及びＰＥＰにより、素子領域Ａ上の一部に
開口を有するレジストパターン（レジスト層１７）を形
成する。そして、イオン注入法により、レジスト層１７
をマスクにして、半導体基板１内にｐ型不純物（例え
ば、ボロン）を注入し、ｐ＋ 型パンチスルーストッパ
５を形成する。この後、レジスト層１７は、除去され
る。
【０１１９】なお、上述の第２及び第３実施の形態に関
わるデバイスの製造方法に関しては、当然に、ｐ＋ 型
パンチスルーストッパ５を形成するステップについて
は、不要である。
わるデバイスの製造方法に関しては、当然に、ｐ＋ 型
パンチスルーストッパ５を形成するステップについて
は、不要である。
【０１２０】次に、図７に示すように、レジスト層の塗
布及びＰＥＰにより、素子領域Ａ上のフォトダイオード
を形成する領域に開口を有するレジストパターン（レジ
スト層１８）を形成する。そして、イオン注入法によ
り、レジスト層１８及びサイドウォールをマスクにし
て、半導体基板１内にｐ型不純物（例えば、ＢＦ２ ）
を注入し、ｐ＋＋型表面シールド層３を形成する。この
後、レジスト層１８を除去する。
布及びＰＥＰにより、素子領域Ａ上のフォトダイオード
を形成する領域に開口を有するレジストパターン（レジ
スト層１８）を形成する。そして、イオン注入法によ
り、レジスト層１８及びサイドウォールをマスクにし
て、半導体基板１内にｐ型不純物（例えば、ＢＦ２ ）
を注入し、ｐ＋＋型表面シールド層３を形成する。この
後、レジスト層１８を除去する。
【０１２１】次に、図８に示すように、ゲート電極８，
１４の側壁に存在するサイドウォールを除去する。そし
て、再び、レジスト層の塗布及びＰＥＰにより、素子領
域Ａ上のフォトダイオードを形成する領域に開口を有す
るレジストパターン（レジスト層１８’）を形成する。
この後、イオン注入法により、レジスト層１８’をマス
クにして、半導体基板１内にｎ型不純物（例えば、リ
ン）を注入し、ｎ− 型信号蓄積領域２を形成する。
１４の側壁に存在するサイドウォールを除去する。そし
て、再び、レジスト層の塗布及びＰＥＰにより、素子領
域Ａ上のフォトダイオードを形成する領域に開口を有す
るレジストパターン（レジスト層１８’）を形成する。
この後、イオン注入法により、レジスト層１８’をマス
クにして、半導体基板１内にｎ型不純物（例えば、リ
ン）を注入し、ｎ− 型信号蓄積領域２を形成する。
【０１２２】この後、レジスト層１８’は、除去され
る。
る。
【０１２３】最後に、図９に示すように、レジスト層の
塗布及びＰＥＰにより、素子領域Ａ上の一部及び素子領
域Ｂ上に開口を有するレジストパターン（レジスト層１
９）を形成する。この後、イオン注入法により、レジス
ト層１９及びゲート電極９，１４をマスクにして、半導
体基板１内にｎ型不純物（例えば、リン）を注入し、ｎ
型第１乃至第３半導体領域４，１１，１２を形成する。
塗布及びＰＥＰにより、素子領域Ａ上の一部及び素子領
域Ｂ上に開口を有するレジストパターン（レジスト層１
９）を形成する。この後、イオン注入法により、レジス
ト層１９及びゲート電極９，１４をマスクにして、半導
体基板１内にｎ型不純物（例えば、リン）を注入し、ｎ
型第１乃至第３半導体領域４，１１，１２を形成する。
【０１２４】この後、レジスト層１９は、除去される。
【０１２５】なお、この後、配線工程やパッシベーショ
ン工程などが行われるが、それについては、省略する。
ン工程などが行われるが、それについては、省略する。
【０１２６】以上より、本発明に関わるＭＯＳ型固体撮
像装置が完成する。
像装置が完成する。
【０１２７】［その他］上述の第１実施の形態に関わる
ＭＯＳ型固体撮像装置において、ｐ＋ 型パンチスルー
ストッパ５は、省略しても構わない。この場合、ｐ＋
型パンチスルーストッパ５を形成するステップ（製造方
法の説明を参照）が省略され、製造コストの低減に貢献
できる。また、第２及び第３実施の形態に関わるＭＯＳ
型固体撮像装置によらずとも、ｐ＋ 型パンチスルー防
止領域６を素子領域Ａに一定幅Ｘだけ入り込ませれば
（図５参照）、素子領域ＡのＭＯＳトランジスタにおい
ても、パンチスルー防止の効果は、十分に得ることがで
きる。
ＭＯＳ型固体撮像装置において、ｐ＋ 型パンチスルー
ストッパ５は、省略しても構わない。この場合、ｐ＋
型パンチスルーストッパ５を形成するステップ（製造方
法の説明を参照）が省略され、製造コストの低減に貢献
できる。また、第２及び第３実施の形態に関わるＭＯＳ
型固体撮像装置によらずとも、ｐ＋ 型パンチスルー防
止領域６を素子領域Ａに一定幅Ｘだけ入り込ませれば
（図５参照）、素子領域ＡのＭＯＳトランジスタにおい
ても、パンチスルー防止の効果は、十分に得ることがで
きる。
【０１２８】上述の第１乃至第３実施の形態に関わるＭ
ＯＳ型固体撮像装置において、ｐ＋ 型パンチスルー防止
領域６は、ＭＯＳトランジスタの閾値を決定するための
イオン注入時に用いるマスクをそのまま用いて、ｐ型不
純物のイオン注入により形成してもよい。この変形例
は、素子領域Ａ内の読み出しゲート（ＭＯＳトランジス
タ）のチャネル部に対して、チャネルイオン注入を行わ
ない場合に適用されるものである。
ＯＳ型固体撮像装置において、ｐ＋ 型パンチスルー防止
領域６は、ＭＯＳトランジスタの閾値を決定するための
イオン注入時に用いるマスクをそのまま用いて、ｐ型不
純物のイオン注入により形成してもよい。この変形例
は、素子領域Ａ内の読み出しゲート（ＭＯＳトランジス
タ）のチャネル部に対して、チャネルイオン注入を行わ
ない場合に適用されるものである。
【０１２９】上述の第１乃至第３実施の形態に関わるＭ
ＯＳ型固体撮像装置においては、ｐ型半導体基板内にｎ
チャネルＭＯＳトランジスタを形成した例であったが、
例えば、本発明は、ｎ型半導体基板内にｐチャネルＭＯ
Ｓトランジスタを形成する場合にも適用可能である。
ＯＳ型固体撮像装置においては、ｐ型半導体基板内にｎ
チャネルＭＯＳトランジスタを形成した例であったが、
例えば、本発明は、ｎ型半導体基板内にｐチャネルＭＯ
Ｓトランジスタを形成する場合にも適用可能である。
【０１３０】
【発明の効果】以上、説明したように、本発明のＭＯＳ
型固体撮像装置及びその製造方法によれば、フォトダイ
オードの信号蓄積領域直下には、ｐ＋ 型パンチスルー
防止領域が形成されていない。一方、ｐ＋ 型パンチス
ルー防止領域は、ソースがフォトダイオードの信号蓄積
領域となる読み出しゲート（ＭＯＳトランジスタ）が形
成される素子領域に少なくとも一定幅だけ入り込み、か
つ、その素子領域以外の素子領域の全体に形成される。
型固体撮像装置及びその製造方法によれば、フォトダイ
オードの信号蓄積領域直下には、ｐ＋ 型パンチスルー
防止領域が形成されていない。一方、ｐ＋ 型パンチス
ルー防止領域は、ソースがフォトダイオードの信号蓄積
領域となる読み出しゲート（ＭＯＳトランジスタ）が形
成される素子領域に少なくとも一定幅だけ入り込み、か
つ、その素子領域以外の素子領域の全体に形成される。
【０１３１】従って、ＭＯＳトランジスタのゲート長が
短くなり、そのゲート酸化膜の厚さが薄くなった場合に
おいても、ＭＯＳトランジスタのパンチスルーと素子間
（絶縁分離層を挟む２つの素子の間）のパンチスルーを
共に防止することが可能となる。また、フォトダイオー
ドの信号蓄積領域を、ｐ＋ 型パンチスルー防止領域の
導電型を反転させて形成する必要がないため、単一画素
に形成されるフォトダイオードの空乏化電位を低く、か
つ、安定させることができる。
短くなり、そのゲート酸化膜の厚さが薄くなった場合に
おいても、ＭＯＳトランジスタのパンチスルーと素子間
（絶縁分離層を挟む２つの素子の間）のパンチスルーを
共に防止することが可能となる。また、フォトダイオー
ドの信号蓄積領域を、ｐ＋ 型パンチスルー防止領域の
導電型を反転させて形成する必要がないため、単一画素
に形成されるフォトダイオードの空乏化電位を低く、か
つ、安定させることができる。
【図１】本発明の第１実施の形態に関わるＭＯＳ型固体
撮像装置を示す断面図。
撮像装置を示す断面図。
【図２】本発明の第２実施の形態に関わるＭＯＳ型固体
撮像装置を示す断面図。
撮像装置を示す断面図。
【図３】本発明の第３実施の形態に関わるＭＯＳ型固体
撮像装置を示す断面図。
撮像装置を示す断面図。
【図４】本発明に関わるＭＯＳ型固体撮像装置の製造方
法の一工程を示す断面図。
法の一工程を示す断面図。
【図５】本発明に関わるＭＯＳ型固体撮像装置の製造方
法の一工程を示す断面図。
法の一工程を示す断面図。
【図６】本発明に関わるＭＯＳ型固体撮像装置の製造方
法の一工程を示す断面図。
法の一工程を示す断面図。
【図７】本発明に関わるＭＯＳ型固体撮像装置の製造方
法の一工程を示す断面図。
法の一工程を示す断面図。
【図８】本発明に関わるＭＯＳ型固体撮像装置の製造方
法の一工程を示す断面図。
法の一工程を示す断面図。
【図９】本発明に関わるＭＯＳ型固体撮像装置の製造方
法の一工程を示す断面図。
法の一工程を示す断面図。
【図１０】ＭＯＳ型固体撮像装置の画素を示す回路図。
１ ：ｐ型半導体基板、 ２ ：ｎ− 型信号蓄積領
域、 ３ ：ｐ＋＋型表面シール
ド層、 ４ ：ｎ型第１半導体領
域、 ５ ：ｐ＋ 型パンチスル
ーストッパ、 ６ ：ｐ＋ 型パンチスル
ー防止領域、 ７ ：ゲート酸化膜、 ８ ：読み出しゲート電
極、 ９ ：ｐ型読み出しチャネ
ル領域、 １０ ：絶縁分離層、 １１ ：ｎ型第２半導体領
域、 １２ ：ｎ型第３半導体領
域、 １３ ：ｐ型チャネル領
域、 １４ ：ゲート電極、 １５ ：バッファ酸化膜、 １６，１７，１８，１８’，１９ ：レジスト層、 ２１ ：フォトダイオード、 ２２ ：読み出しゲート、 ２３ ：リセットゲート、 ２４ ：増幅ゲート、 ２５ ：選択ゲート、 ２６ ：垂直走査回路、 ２７ ：水平走査回路、 ２８ ：負荷ゲート。
域、 ３ ：ｐ＋＋型表面シール
ド層、 ４ ：ｎ型第１半導体領
域、 ５ ：ｐ＋ 型パンチスル
ーストッパ、 ６ ：ｐ＋ 型パンチスル
ー防止領域、 ７ ：ゲート酸化膜、 ８ ：読み出しゲート電
極、 ９ ：ｐ型読み出しチャネ
ル領域、 １０ ：絶縁分離層、 １１ ：ｎ型第２半導体領
域、 １２ ：ｎ型第３半導体領
域、 １３ ：ｐ型チャネル領
域、 １４ ：ゲート電極、 １５ ：バッファ酸化膜、 １６，１７，１８，１８’，１９ ：レジスト層、 ２１ ：フォトダイオード、 ２２ ：読み出しゲート、 ２３ ：リセットゲート、 ２４ ：増幅ゲート、 ２５ ：選択ゲート、 ２６ ：垂直走査回路、 ２７ ：水平走査回路、 ２８ ：負荷ゲート。
Claims (21)
- 【請求項１】 第１導電型の半導体基板内に形成される
光電変換素子と、前記半導体基板の第１素子領域内に形
成され、前記光電変換素子により生成される電荷を読み
出すための第２導電型の第１ＭＯＳトランジスタと、前
記半導体基板の第２素子領域内に形成される第２導電型
の第２ＭＯＳトランジスタとを具備し、前記第２素子領
域の全体にパンチスルーを防止するための第１導電型の
パンチスルー防止領域が設けられていることを特徴とす
るＭＯＳ型固体撮像装置。 - 【請求項２】 前記第１及び第２素子領域を取り囲む絶
縁分離層を具備し、前記パンチスルー防止領域は、前記
絶縁分離層の直下にも設けられていることを特徴とする
請求項１記載のＭＯＳ型固体撮像装置。 - 【請求項３】 前記パンチスルー防止領域は、前記第１
素子領域の周辺部に前記絶縁分離層に沿って設けられて
いることを特徴とする請求項２記載のＭＯＳ型固体撮像
装置。 - 【請求項４】 前記絶縁分離層から前記第１素子領域内
の前記パンチスルー防止領域の端までの幅は、前記パン
チスルー防止領域を形成する際に使用するマスク材の合
わせずれ以上に確保されていることを特徴とする請求項
３記載のＭＯＳ型固体撮像装置。 - 【請求項５】 前記幅は、０．２μｍ以上であることを
特徴とする請求項４記載のＭＯＳ型固体撮像装置。 - 【請求項６】 前記第２素子領域における前記パンチス
ルー防止領域の位置は、前記絶縁分離層の直下における
前記パンチスルー防止領域の位置よりも深いことを特徴
とする請求項２記載のＭＯＳ型固体撮像装置。 - 【請求項７】 前記ＭＯＳ型固体撮像装置は、複数の画
素を有し、各画素は、前記光電変換素子、前記第１ＭＯ
Ｓトランジスタ及び前記第２ＭＯＳトランジスタを有し
ていることを特徴とする請求項１記載のＭＯＳ型固体撮
像装置。 - 【請求項８】 前記光電変換素子は、前記第１素子領域
内に形成され、前記第１ＭＯＳトランジスタのソースが
前記光電変換素子の第２導電型の信号蓄積領域となるこ
とを特徴とする請求項１記載のＭＯＳ型固体撮像装置。 - 【請求項９】 前記第１ＭＯＳトランジスタのドレイン
の直下に形成される第１導電型のパンチスルーストッパ
を具備することを特徴とする請求項８記載のＭＯＳ型固
体撮像装置。 - 【請求項１０】 前記パンチスルー防止領域は、前記第
１ＭＯＳトランジスタのドレインの直下に設けられてい
ることを特徴とする請求項８記載のＭＯＳ型固体撮像装
置。 - 【請求項１１】 前記パンチスルー防止領域は、前記第
１ＭＯＳトランジスタのドレイン及びチャネルの一部を
覆っていることを特徴とする請求項８記載のＭＯＳ型固
体撮像装置。 - 【請求項１２】 前記光電変換素子は、前記半導体基板
と前記信号蓄積領域から構成され、前記信号蓄積領域の
直下には、前記パンチスルー防止領域が設けられていな
いことを特徴とする請求項８記載のＭＯＳ型固体撮像装
置。 - 【請求項１３】 前記パンチスルー防止領域は、前記信
号蓄積領域に隣接していることを特徴とする請求項１２
記載のＭＯＳ型固体撮像装置。 - 【請求項１４】 前記第２素子領域における前記パンチ
スルー防止領域の深さは、０．２μｍ以上０．４μｍ以
下に設定されていることを特徴とする請求項１記載のＭ
ＯＳ型固体撮像装置。 - 【請求項１５】 前記第１及び第２ＭＯＳトランジスタ
のゲート長は、０．４μｍ以下に設定され、ゲート酸化
膜の厚さは、１０ｎｍ以下に設定されていることを特徴
とする請求項１記載のＭＯＳ型固体撮像装置。 - 【請求項１６】 第１導電型の半導体基板上に絶縁分離
層を形成し、前記絶縁分離層に取り囲まれた第１及び第
２素子領域を形成する工程と、イオン注入法により前記
半導体基板内に第１導電型の不純物を注入し、少なくと
も前記絶縁分離層の直下及び前記第２素子領域内の全体
に、パンチスルーを防止するための第１導電型のパンチ
スルー防止領域を形成する工程と、前記第１素子領域内
に、光電変換素子及び前記光電変換素子により生成され
た電荷を読み出すための第１ＭＯＳトランジスタを形成
すると共に、前記第２素子領域内に、第２ＭＯＳトラン
ジスタを形成する工程とを具備することを特徴とするＭ
ＯＳ型固体撮像装置の製造方法。 - 【請求項１７】 前記不純物は、前記絶縁分離層を突き
抜けるような加速エネルギー及びドーズ量で、前記半導
体基板内に注入されることを特徴とする請求項１６記載
のＭＯＳ型固体撮像装置の製造方法。 - 【請求項１８】 前記不純物は、前記第２ＭＯＳトラン
ジスタの閾値を決定するチャネルイオン注入時のマスク
をそのまま使用して、前記半導体基板内に注入されるこ
とを特徴とする請求項１６記載のＭＯＳ型固体撮像装置
の製造方法。 - 【請求項１９】 前記不純物は、前記第１素子領域上の
一部を覆うレジスト層をマスクとして、前記半導体基板
内に注入されることを特徴とする請求項１６記載のＭＯ
Ｓ型固体撮像装置の製造方法。 - 【請求項２０】 前記レジスト層は、少なくとも前記絶
縁分離層から一定幅だけ前記第１素子領域に入り込んだ
位置よりも内側の領域であって、前記光電変換素子の第
２導電型の信号蓄積領域上に形成されることを特徴とす
る請求項１９記載のＭＯＳ型固体撮像装置の製造方法。 - 【請求項２１】 前記不純物は、前記第１素子領域内の
一部にも注入されることを特徴とする請求項１６記載の
ＭＯＳ型固体撮像装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195175A JP3688980B2 (ja) | 2000-06-28 | 2000-06-28 | Ｍｏｓ型固体撮像装置及びその製造方法 |
| TW090113155A TW503571B (en) | 2000-06-28 | 2001-05-31 | MOS type solid-state imager and manufacturing method thereof |
| KR10-2001-0037111A KR100535285B1 (ko) | 2000-06-28 | 2001-06-27 | Ｍｏｓ형 고체 촬상 장치 및 그 제조 방법 |
| EP01114840A EP1178534B1 (en) | 2000-06-28 | 2001-06-28 | MOS type solid-state imager with an isolation region |
| DE60138250T DE60138250D1 (de) | 2000-06-28 | 2001-06-28 | MOS-Bildaufnahmevorrichtung mit einer Isolationswanne |
| CNB011218177A CN100546037C (zh) | 2000-06-28 | 2001-06-28 | Mos型固体摄象装置及其制造方法 |
| US09/893,932 US6661045B2 (en) | 2000-06-28 | 2001-06-28 | MOS type solid-state imager and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195175A JP3688980B2 (ja) | 2000-06-28 | 2000-06-28 | Ｍｏｓ型固体撮像装置及びその製造方法 |
Publications (2)
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