JP2009302573A - 固体撮像素子 - Google Patents
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Abstract
【解決手段】第1導電型領域15及びその下部の第2導電型領域14を有する光電変換素子16から成る画素及びトランジスタを有して構成される画素形成領域4において、半導体基体10内に形成された第1導電型の不純物拡散層から成る素子分離領域11と、半導体基体10に埋め込まれ、且つ半導体基体10の上方に突出して形成された絶縁層17,18,19から成る素子分離層12とを含み、素子分離領域11及び素子分離層12は、光電変換素子16とトランジスタとを分離するように形成され、光電変換素子16の第1導電型領域15が隣接する素子分離部の素子分離層12に接して形成されている固体撮像素子を構成する。
【選択図】図1
Description
このうち、特に、CMOS(相補型MOS)プロセスで製造される、いわゆるCMOS型固体撮像素子(CMOSイメージセンサ)は、低電圧・低消費電力、多機能であり、かつ周辺回路とワン・チップ化できるSOC(システムオンチップ)というメリットを有する。
従って、携帯電話用のカメラや、デジタルスチルカメラやデジタルビデオカメラの撮像素子として注目され使用されている。
このCMOSイメージセンサは、同一の半導体基板上に、光電変換を行う複数のフォトダイオード2とフォトダイオード2を選択読み出しするMOSトランジスタ3からなる画素1が二次元状に配列された画素形成領域4と、画素選択と信号出力のための周辺回路5,6とを備えている。
以下、画素形成領域4以外の領域、即ち画素選択のための回路5と出力回路6とを含む領域を、「周辺回路形成領域」と呼ぶこととする。
画素形成領域4においては、各画素1が、フォトダイオード2と、転送用トランジスタ3、リセット用トランジスタ7、アンプトランジスタ8の3個のMOSトランジスタとにより構成されている。また、周辺回路形成領域においては、画素選択のための回路5と出力回路6とがCMOSトランジスタを用いて構成されている。
一方、画素形成領域においては、各画素を構成するMOSトランジスタはすべてNMOSトランジスタである。
この画素を構成するNMOSトランジスタは、通常、周辺回路形成領域で使用されるNMOSトランジスタと同一の素子分離構造とされる(例えば、特許文献1参照)。
半導体基板51内に、N型半導体ウェル領域52及びP型半導体ウェル領域53が形成されている。N型半導体ウェル領域内52にPMOSトランジスタ54が、P型半導体ウェル領域53内にNMOSトランジスタ55がそれぞれ形成されている。
そして、このトランジスタ54,55同士間は、半導体基板51内に形成された溝内に素子分離層が埋め込まれた、いわゆるSTI(Shallow Trench Isolation)から成る素子分離部56により電気的に分離されている。この素子分離部56は、素子分離層として、例えば酸化膜が埋め込まれている。
また、画素形成領域4の各画素セル1に形成されている、例えば転送用トランジスタ3、アンプトランジスタ8、リセットトランジスタ7等のトランジスタのソース/ドレイン拡散層も、それぞれ同様の構成の素子分離部56によって分離されている。
この歪や結晶欠陥により、不要な電荷(リーク電流、暗電流)が発生して、フォトダイオード2に侵入する。
フォトダイオード2に蓄積された電荷は、転送用トランジスタ3を介して転送されるため、歪や結晶欠陥により発生した電荷が、そのまま画素信号に対するノイズ信号となってしまう。
このため、素子分離部56を周辺回路形成領域のCMOSトランジスタの設計に合わせて最適化すると、画素形成領域4の素子分離部56が、上述の不要な電荷を発生しやすい構成となってしまうこともある。
このように構成したことにより、素子分離層の半導体基体内の深さが50nm以下であることから、ノイズの発生を充分に少なくすることができ、厚さが50nm〜150nmであることから、寄生MOSトランジスタのリーク電流を抑制すると共に、素子分離層上に形成されるゲート電極の加工が容易になる。
さらに、周辺回路形成領域では、周辺回路の高速化、低消費電力化、省スペース化が同時に実現できる。また、固体撮像素子の微細化を図ることが可能になる。
従って、製造工程数の削減により、製造に要する時間の短縮等を図ることができる。
また、本実施の形態の固体撮像素子の回路構成図を図2に示す。本実施の形態の固体撮像素子は、先に図9に示した回路構成と同様の回路構成となっている。
画素形成領域4においては、各画素1が、フォトダイオード2と、転送用トランジスタ3、リセット用トランジスタ7、アンプトランジスタ8の3個のMOSトランジスタとにより構成されている。また、周辺回路形成領域においては、画素選択のための回路5と出力回路6とがCMOSトランジスタを用いて構成されている。
即ち、図1の断面図に示すように、画素形成領域4においては、半導体基板10内に、P型(P+)の不純物拡散層からなる素子分離領域11を形成すると共に、このP型の素子分離領域11の上方に、半導体基板10から突出した凸状の素子分離層(カバー層)12を形成して、これら素子分離領域11及び素子分離層(カバー層)12により素子分離部(第2の素子分離部)を構成している。
また、素子分離層(カバー層)12を形成したことにより、寄生MOSによるリーク電流を抑制することができる。
即ち、画素形成領域4の素子分離部を構成する素子分離層(カバー層)12は、シリコン基板10との界面付近の薄いシリコン酸化膜17と、シリコン酸化膜18と、中央上部のシリコン酸化膜19とから構成されており、周辺回路部形成領域20の素子分離部を構成する素子分離層21は、シリコン基板10との界面付近の薄いシリコン酸化膜17と、シリコン酸化膜18と、中心部のシリコン酸化膜19とから構成されているので、絶縁層(例えばSiO2層)17,18,19が共通になっている。
これにより、製造工程数を削減することができる。
このため、画素形成領域4の素子分離層(カバー層)12の高さH1と、周辺回路形成領域20の素子分離層21の高さH2とが、比較的差が小さくなっている。
従来の画素形成領域の素子分離部にSTIを採用した構成においては、例えば前記特許文献1にも記載されているように、ノイズ低減を目的としてSTI構造の絶縁層の周囲に、P型の領域を形成していた。このP型の領域があるために、センサ部のN型の電荷蓄積領域を広く形成することができなかった。
これに対して、本実施の形態では、画素形成領域4において、STIによる素子分離の代わりに、素子分離領域11により素子分離を行うように構成したので、半導体基板10内の素子分離部の幅をSTIよりも狭めることが可能になり、これにより、センサ部16のN型の電荷蓄積領域14を広く形成して、素子分離層(カバー層)12の下まで延在して形成することができる。
このように素子分離層(カバー層)12の下まで延在して形成することにより、飽和電荷量Qsを増やすことができる。
また、図1では、素子分離層(カバー層)12が、半導体基板10内に一部入り込んで形成されているが、半導体基板10上のみに素子分離層(カバー層)12が形成されている構成としてもよい。
なお、図中に示す「通常STI」は通常のSTI構造の素子分離層の厚さ350nmを示している。本実施の形態の構成により、通常のSTI構造の素子分離層よりも出力異常を発生した画素の個数を大幅に低減することができることがわかる。
図3Bに示すように、素子分離層12の厚さが50nm未満になると、素子分離能力を示す寄生MOSトランジスタのリーク電流が増大し、一方、厚さが150nmを超えるとゲート電極が著しくショートしやすくなり、歩留を著しく低下させる。これは、素子分離層12を厚くすると、素子分離層12の上に形成されるゲート電極の加工が難しくなるために、ゲートショートの発生数が増大するためである。
このように構成することにより、周辺回路形成領域20では、素子分離部の最小分離幅が小さいため、固体撮像素子のさらなる微細化を図り、高速化、低消費電力化、省スペース化を図ることができる。また、画素形成領域4では、素子分離部の最小分離幅が大きいためノイズの発生やリーク電流を充分に抑制することができる。
まず、半導体基板10、例えばシリコン基板の表面を酸化して、シリコン酸化膜31を形成する。このシリコン酸化膜31の厚さは、例えば5nm〜20nmとする。
次に、シリコン酸化膜31上に、CVD(化学的気相成長)法により、シリコン窒化膜32を、例えば膜厚100nm〜200nmで形成する(以上、図4A参照)。なお、このシリコン窒化膜32は、後に形成するシリコン酸化膜をCMP(化学的機械的研摩)法により研磨する工程において、研磨ストッパーとなるものである。
そして、周辺回路形成領域20において、シリコン窒化膜32をハードマスクとして、通常の方法でシリコン基板10に溝(トレンチ)34を形成する(以上図4C参照)。このとき、溝34を作製するエッチングによって、シリコン窒化膜32が削られて、周辺回路形成領域20のシリコン窒化膜32が、画素形成領域4のシリコン窒化膜32と比較して少し薄くなっている。
さらに、P型不純物例えばボロンを、1×1012〜5×1013個/cm2の濃度でイオン注入することにより、画素形成領域4において、素子分離領域(チャネルストップ層)11の上部11Aを形成する(以上図5E参照)。
このシリコン酸化膜18は、HTO(High Temperature Oxide)が望ましい(以上図5F参照)。
さらに、シリコン基板10内に、P型不純物例えば、ボロンを5×1012〜1×1014個/cm2の濃度でイオン注入することにより、画素形成領域4において、素子分離領域11の下部11Bを形成する。ここで、シリコン窒化膜32の開口内のシリコン酸化膜18がイオン注入に対するマスクとして作用し、素子分離領域11の下部11Bの幅が、開口の中心部の空間に対応する狭い幅となる。これにより、素子分離領域11の下部11Bは、上部11Aより狭い幅に形成され、断面がT字形状の素子分離領域11が形成される(以上図6G参照)。
これにより、図7Kに示すように、画素形成領域4には、半導体基板10に凸状の絶縁膜(シリコン酸化膜17、シリコン酸化膜18、並びにシリコン酸化膜19)により素子分離層(カバー層)12が形成され、素子分離層(カバー層)12の下には、素子分離領域(チャネルストップ拡散層)11が形成される。
一方、同一のシリコン基板10の周辺回路形成領域20には、STIとして絶縁層(シリコン酸化膜17、シリコン酸化膜18、並びにシリコン酸化膜19)から成る素子分離層21が形成される。
そして、半導体基板10の表面のシリコン酸化膜31上に、ゲート電極等を形成した後、必要に応じて、画素形成領域4にカラーフィルタやオンチップレンズ等を形成して、固体撮像素子を製造することができる。
これに対して、前述したように、周辺回路形成領域20の素子分離部の最小分離幅が、画素形成領域4の素子分離部の最小分離幅よりも小さい構成とする場合には、図4Bに示した工程において、シリコン窒化膜32に形成する開口の幅を、周辺回路形成領域20の方を狭くすればよい。
これに対して、例えばシリコン基板10に溝34を形成する工程において、シリコン窒化膜32が削れることをほとんど抑制できるならば、これらの素子分離層12,21を略同一の高さとすることが可能になる。
これにより、製造工程数を削減することができる。
これにより、固体撮像素子の解像度等の特性を向上することが可能になる。
これにより、STI構造の素子分離部を構成した場合と比較して、素子分離部付近の結晶欠陥、ダメージ、界面準位に起因するノイズを低減することが可能である。
即ち、本発明では、画素形成領域の素子分離層と、周辺回路形成領域の素子分離層とが、少なくとも同一の絶縁層を含み、この同一の絶縁層を共通にすると共に、一部異なる絶縁層を含む構成としても構わない。この場合でも、画素形成領域の素子分離層の製造工程と、周辺回路形成領域の素子分離層の製造工程とを、少なくとも一部の工程(同一の絶縁層の形成工程)を同時に行うことができるので、製造工程数を削減することができる。
Claims (5)
- 半導体基体の表面に形成された第1導電型領域及び前記第1導電型領域の下部に接するように形成された第2導電型領域を有する光電変換素子から成る画素と、
前記光電変換素子から信号電荷を読み出すトランジスタと、
前記画素及び前記トランジスタを有して構成される画素形成領域と、
前記画素形成領域の前記半導体基体内に形成された第1導電型の不純物拡散層から成る素子分離領域と、
前記画素形成領域の前記半導体基体に埋め込まれ、且つ前記半導体基体の上方に突出して形成された絶縁層から成る素子分離層とを含み、
前記素子分離領域及び前記素子分離層は、前記光電変換素子と前記トランジスタとを分離するように形成され、
前記光電変換素子の前記第1導電型領域は、隣接する前記素子分離層に接して形成されている
固体撮像素子。 - 前記第1導電型領域は、隣接する前記素子分離領域と接して形成されている請求項1に記載の固体撮像素子。
- 前記素子分離層は、前記半導体基体内の深さが50nm以下であり、かつ厚さが50nm〜150nmである請求項2に記載の固体撮像素子。
- 前記光電変換素子の前記第2導電型領域は、前記素子分離層の下まで延在して、前記素子分離領域と接して形成されている請求項2に記載の固体撮像素子。
- 前記素子分離領域は、前記素子分離層と略同一幅の第1の素子分離領域と、前記第1の素子分離領域の下部に接して前記第1の素子分離領域よりも狭い幅に形成された第2の素子分離領域とを含む請求項2に記載の固体撮像素子。
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