JP5292628B2 - 画像センサを備えた半導体装置及びその製造方法 - Google Patents

Description

本発明は、基板と半導体画像センサを備えた半導体ボディとを具備する半導体装置であって、前記画像センサは、各々が放射線感受性素子を含む画素の２次元マトリクスを有し、前記放射線感受性素子は、前記画素を選択するための選択手段により当該放射線感受性素子を読み取るための複数のＭＯＳ電界効果トランジスタに結合され、前記放射線感受性素子の各々は、入射放射線により発生した電荷キャリアが蓄積される第１の導電型の半導体領域を含み、前記半導体領域に横方向において隣接する前記半導体ボディの一部の表面において前記半導体ボディの一部は、前記第１の導電型とは逆の第２の導電型であり、隣接する画素を分離するためにアイソレーション領域が沈下させられ、前記アイソレーション領域の下における前記第２の導電型の前記半導体ボディの一部において、前記第２の導電型のさらなる半導体領域が高ドーピング濃度を有して形成されたものに関する。このような装置は、ＭＯＳ画像センサとも呼ばれ、実際には多くの場合ＣＭＯＳ画像センサと呼ばれている。このような装置は、比較的コスト効率の良い方法で製造可能であり、多くの用途、特に民生電子機器の分野における用途に魅力的なものである。本発明はまた、かかる装置の製造のための方法に関する。

かかる装置及び方法は、ＵＳ２００４／００９４７８４Ａ１の番号で２００４年５月２０日に公表された米国特許明細書から知られている。これは、放射線感受性素子としてｐｎｐ構造のｐｎダイオードを有するＣＭＯＳ画像センサを記述している。さらに、各画素は、選択手段を使いながら当該画素を読み取るための多数のＭＯＳトランジスタを有している。そして、当該半導体ボディに埋設されたｎ型半導体領域は、電荷蓄積領域として動作する。その半導体ボディの隣接する（ｐ型）部分には、半導体ボディの表面に対して沈下したいわゆるＳＴＩ（Shallow Trench Isolation）領域の形態をとるアイソレーション領域がある。半導体ボディにおいて、下側には、（ｐ型）半導体ボディの周囲部のものよりも高いドーピング濃度を有する埋設されたｐ型領域が形成されている。この領域のため、漏れ電流が減少し、放射線感受性素子のキャパシタンスは、それが電荷キャリアすなわち当該埋設されたｎ型半導体領域における電子に対する障壁として機能するので増大する。

この既知の装置の不利な点は、当該装置の漏れ電流が依然として多く、放射線感受性をさらに改善する必要があることである。

したがって本発明の目的は、漏れ電流を改善し放射線感受性が非常に高い装置及び方法を提供することである。

この目的のため、冒頭の段落に規定されるタイプのもので本発明による装置は、当該さらなる半導体領域が当該半導体ボディの表面において沈下し当該アイソレーション領域よりも広いことを特徴としている。本発明は、何よりも先ず次の認識に基づいている。すなわち、アイソレーション領域の各側部も、そこに存在する欠陥の結果として漏れ電流の増大に寄与するものであり、当該さらなる半導体領域を当該表面から当該半導体ボディの中へ下に沈下させそれを当該アイソレーション領域よりも広くすることによって、漏れ電流を増大させる欠陥の作用が軽減され、もって漏れ電流が減少するというものである。本発明はさらに、当該さらなる半導体領域のさらなるデザイン及び位置決めは、付加的な処理ステップを要せずに可能であり、所望される対象は、例えばイオン注入により当該さらなる半導体領域が導入させられる場合、適合されたマスク、すなわち大きめの開口部を有するマスクを使うことによって簡単に達成可能であるという認識に基づいている。最後に、本発明は、このようなデバイスでは、放射線感受性の増大が簡単な態様で可能となるという予期せぬ認識に基づいている。ここで、当該さらなる半導体領域、というよりは同様の半導体領域は、多数の箇所でも２つの隣接する画素の相互分離をなすことができるので、アイソレーション領域の使用は、これらの箇所において省くことができる。これにより、当該アイソレーション機能により小さめの表面がカバーされることが可能になるので、放射線感受性表面を大きくすることができる。

本発明による半導体装置の好適実施例においては、前記アイソレーション領域は、２つの隣接画素の間に排他的に配され、１の画素の放射線感受性素子が他の画素のＭＯＳトランジスタと隣接し、それらの放射線感受性素子を備えた２つの隣接画素が互いに隣接し、高ドーピング濃度を有し前記半導体ボディの一部の表面において沈下させられている前記第２の導電型のもう１つの半導体領域がある。ここでは、概して当該マトリクスの一方向において、当該アイソレーション領域が省略され、放射線感受性素子の表面を拡大することができる。３．５×３．５μｍ^２の寸法を有する画素に対しては、当該表面を約２０％大きくすることができる。付加的な利点は、例えば画素の周辺のＳＴＩアイソレーションの全長を、漏れ電流の付加的な減少に起因するものよりも短くすることができることである。

当該画像センサのマトリクスの周期的な構造により、当該マトリクスの一方向におけるアイソレーション領域を全体的に省略したり或いは他の半導体領域で置換することができる。実際、画素に属するトランジスタの放射線感受性素子がいわゆる移送ゲート電極により分離される場合、これは、この移送ゲート電極の物理的／幾何学的長手方向となり、当該方向は、当該ＭＯＳ画像センサがＸＹＭＯＳ画像センサと称される場合には大抵はＸ方向と称される。他の方向すなわちＹ方向においては、当該一方の画素のＭＯＳトランジスタが隣接画素の放射線感受性素子と隣接しており、当該さらなる半導体領域により取り囲まれる沈下したアイソレーション領域が都合良く存在する。

多くのケースにおいて、沈下したアイソレーション領域は両方の方向において少なくとも一部が欠けているものとすることができる。例えば、当該マトリクスの３つのＸ行毎に、画素配向の反射があれば、Ｙ方向においてもその反射の箇所では、２つの隣接画素は放射線感受性素子と互いに隣接し、またその反射の箇所では、Ｙ方向においてアイソレーション領域が省略可能であり、画素の分離も、そこで形成される当該他の半導体領域により行われうる。他のケースは、いわゆる共有概念ケースである。そこではＭＯＳトランジスタは、画素毎には存在しないが、例えば２×２画素サブマトリクスについての複数（少数）の隣接画素により用いられる。その場合、アイソレーション領域が省略可能であり、このサブマトリクスの３つの側部について任意のレートでそれらの周辺の他の半導体領域で、当該サブマトリクスの画素の間に置き換えられうる。

有利な実施例において、当該さらなる半導体領域及び当該他の半導体領域は、同時に形成される。これにより、その製造が簡単になる。単一のマスキングステップだけで済む。

好ましくは、当該さらなる半導体領域及び他の半導体領域は、ＣＭＯＳ処理からウェル形成ステップにより形成される。こうして標準の処理が実現可能となる。現代のＣＭＯＳ処理は、いわゆるツインタブ（twin-tub）型のものであり、半導体ボディにｎ型及びｐ型双方のウェルが形成される。当該センサが、それぞれ電子及び正孔の蓄積のためのｎ型半導体領域又はｐ型半導体領域を有するかどうかによって、この目的のためにｐウェル及びｎウェルステップをそれぞれ用いることができる。他の周辺回路のため、ＣＭＯＳプロセスにおいてどちらも利用可能なＮＭＯＳ及びＰＭＯＳトランジスタ双方が用いられるのが好ましい。

アイソレーション領域のためにＬＯＣＯＳ（Local Oxidation Of Silicon）も用いられた場合があるが、アイソレーション領域は、いわゆる浅い溝のアイソレーション（shallow groove isolation）を有するのが好ましい。コンパクト性や平面性などの様々な利点は、これに関連する。好ましくは、第１の導電型はｎ導電型とするのが良い。

基板と、各々が放射線感受性素子を有する画素の２次元マトリクスを有する半導体画像センサを備える半導体ボディとを有する半導体装置の製造方法であって、前記放射線感受性素子は、前記画素を選択するための選択手段を介して前記放射線感受性素子を読み出すための複数のＭＯＳ電界効果トランジスタに結合され、各放射線感受性素子は、入射放射線により発生した電荷キャリアが蓄積され隣接の画素を分離するためのアイソレーション領域が前記半導体ボディの一部の表面において沈下した第１の導電型の半導体領域を有し、当該一部は前記半導体領域に横方向において隣接し前記第１の導電型とは反対の第２の導電型とされ、前記アイソレーション領域の下における前記第２の導電型の前記半導体ボディの当該一部において、前記第２の導電型のさらなる半導体領域が高ドーピング濃度を有して形成されるものであり、この方法は、本発明により、前記さらなる半導体領域は、前記半導体ボディの表面において沈下し、前記アイソレーション領域よりも広く形成されていることを特徴としている。このようにして、本発明による装置は、簡単な態様で得られる。

本発明による方法の好適実施例において、前記アイソレーション領域は、２つの隣接の画素の間において１の画素の放射線感受性素子が他の画素のＭＯＳトランジスタに隣接している場合、及び２つの隣接の画素がそれらの放射線感受性素子と互いに隣接している場合にのみ形成され、前記第２の導電型のもう１つの半導体領域は、前記半導体ボディの一部の表面において沈下され高ドーピング濃度を有して形成される。好ましくは、前記さらなる半導体領域及び前記他の半導体領域は、同時に形成されるものとするのが良い。かかる形成は、ＣＭＯＳ処理からウェル形成ステップにおいて行われるのが良い。

以下、本発明を幾つかの具体的実施例及び図面に基づいて詳しく説明する。

図は、一律の縮尺で描いたものではなく、明瞭とするために誇張した形態で幾つかの寸法を示している。対応する領域又は部分は、可能な限り同じ陰影付け及び同じ参照符号を有する。

図１は、画像センサを備えた既知の半導体装置を概略的に平面図にて示している。図２及び図３は、線ＩＩ−ＩＩ及び線ＩＩＩ−ＩＩＩにそれぞれ沿った図１の装置の厚さ方向につき垂直な概略断面を示している。装置１０は、例えば（図２参照）基板１１と、画像センサが画素マトリクス１とともに形成されている半導体ボディ１２とを有する。この基板及び半導体ボディは、入射放射線により発生した電荷キャリアが伝達電極９によりフローティング拡散領域２０に蓄積及び伝送される放射線感受性素子２を有する。フローティング拡散領域２０は、ソースフォロワトランジスタ３Ｂのゲート電極３０に結合される。ソースフォロワトランジスタ３Ｂは、出力信号を、当該出力信号を接続部５０へ選択的にゲートするためのゲート電極４０を備えた行選択アクセストランジスタ３Ｃに供給する。ゲート電極６０を備えるリセットトランジスタ３Ａは、電荷が放射線感受性素子２から絶え間なく伝送される前に或る特定のチャージレベルへフローティング拡散領域２０をリセットするように機能する。

放射線感受性素子２は、半導体ボディ２のｐ型領域１２Ａにおいて形成されるｎ型半導体領域２Ａを有し（図２）、ｎ型半導体領域２Ａは、伝達電極９が誘電体層（図には示されていない）により表面から分離されている限りは機能する。したがって、放射線感受性素子２は、ｐｎｐ構造体といわゆるピン型フォトダイオードとを有する。半導体ボディ１２の表面において（図２及び図３参照）、沈下したアイソレーション領域４が画素１（図１参照）を取り囲むいわゆる浅い溝のアイソレーション（shallow groove isolation）の形で形成される。アイソレーション領域４の下には、埋設されたさらなる半導体領域５が形成され、装置１０の漏れ電流の低減を導き、放射線感受性素子２の電荷蓄積容量の増大化を導いている。この埋設領域５は、半導体ボディ１２の周囲のｐ型領域１２Ａよりも高い（ｐ型）ドーピング濃度を含む。

図４は、本発明による画像センサを有する半導体装置を概略的に平面図で示しており、図５及び図６は、線Ｖ−Ｖ及び線ＶＩ−ＶＩに沿った図１の装置の厚さ方向につき垂直な断面を概略的に示している。この既知の装置の主な相違点は、アイソレーション領域４の位置決めにより形成される。画素１（図４参照）がこれら画素のうちの放射線感受性素子２の箇所で隣接の画素１と接する箇所では、アイソレーション領域４が欠けている（図６も参照されたい）。画素１のトランジスタ３が隣接画素（図５も参照）の放射線感受性素子２に接する箇所では、アイソレーション領域４が存在するのは事実であるが、そこでは、さらなる半導体領域５は既知の装置におけるが如き埋設領域ではなく、半導体ボディ１２の表面において沈下した領域であり、その上、さらなる半導体領域５の幅は、アイソレーション領域の幅よりも大きい。これにより、さらなる半導体領域５の動作を大幅に向上させ、本発明による装置１０の漏れ電流のさらなる減少及び本発明による装置１０の放射線感受性素子２の電荷蓄積容量のさらなる増加をもたらすことになる。

この例において、半導体領域２Ａのドーピング濃度は、約１０^１７ａｔ／ｃｍ^３である。半導体ボディ１２の部分１２Ａのドーピング濃度は、約１０^１５ａｔ／ｃｍ^３である。半導体領域２Ｂのドーピング濃度は、約１０^１０ａｔ／ｃｍ^３であり、さらなる半導体領域５のドーピング濃度は、約１０^１７ａｔ／ｃｍ^３である。

アイソレーション領域４の代わりに、２つの隣接画素（図６参照）の２つの隣接放射線感受性素子２の間にもう１つの半導体領域６があり、当該他の半導体領域６は、半導体ボディ１２の隣接部１２Ａと同様に、ｐ型のものであるが、より高いドーピング濃度を有する。このスポット（これら種類のスポット）におけるアイソレーション領域の欠落によって、画素１の放射線感受性素子２には、例えば３．５μｍの寸法を有する画素に対して大きめの表面を設けることができ、この表面積を２０％大きくすることができる。これにより、ピクセル１の感応性及び電荷蓄積容量が増大させられる。他の半導体領域６は、ここでは、２つの隣接画素１の間で適正な分離をなす。当該他の半導体領域６のドーピング濃度は、この例では約１０^１７ａｔ／ｃｍ^３である。

この例において、さらなる半導体領域５及び他の半導体領域６は、この場合、適切なマスクとともにイオン注入によって同時に形成される。ウェル形成ステップは、これら領域５，６の形成のためのいわゆるツインタブＣＭＯＳプロセスから選択される。ＣＭＯＳプロセスの一部を形成するこのステップにおいて、半導体ボディ１２において画像センサの領域の外側にさらなるトランジスタが形成され、このさらなるトランジスタは、図面には示されておらず、ＮＭＯＳＴ及びＰＭＯＳＴ型双方である。これらは、例えば、駆動及び／又は読出電子部を提供する回路を形成する。有利な変形例において、これらは（も）、画像処理及び／又は画像操作のための回路の一部を形成する。

ピン型フォトダイオードは、放射線感受性素子２の一部を形成し、ここでは、当該表面において埋設のｎ型領域２Ａと沈下させられたｐ型領域２Ｂとの間に形成される。

本発明による装置の製造は、次の態様において既知の方法に対し特徴づけられうる。例えば注入（implantation）により当該さらなる半導体領域５の形成により、マスクが用いられ、かかるマスクは、アイソレーション領域４よりも広くこれに位置合わせされる。注入エネルギ及び関連の注入量は、そこでは、さらなる半導体領域５が当該表面において沈下した領域を形成するように選択される。同時に、当該マスクは、他の半導体領域６が同時に形成されるように選ばれる。

本発明は、本発明の範囲内で当業者が沢山の変形例や変更例を実現可能であるので、提示した具体的実施例に限定されるものではない。例えば、ＣＭＯＳとは別に、Ｂｉ（Ｃ）ＭＯＳ（バイポーラ（相補型）金属酸化物半導体）ＩＣ（集積回路）が適用可能である。ｎｐｎ構造による放射線感受性素子に代えて、ｐｎｐ構造による放射線感受性素子も適用可能である。さらに、ＳＴＩアイソレーション領域に代えて、ＬＯＣＯＳ（Local Oxidation Of Silicon）技術の適用から得られるアイソレーション領域も適用可能であることが分かる。

放射性感受性素子は、いわゆるピンダイオードにより形成されうるだけでなく、異なる形態で、例えば単一のピン型ではないフォトダイオードであって、半導体領域がせいぜい単一のｐｎ接合を例えばその上に位置づけられる逆の導電型の半導体領域により、また当該表面に接することにより形成するもので形成されうる。

画像センサを備えた既知の半導体装置を概略的に示す平面図。 線ＩＩ−ＩＩに沿った図１の装置の厚さ方向につき垂直な概略断面図。 線ＩＩＩ−ＩＩＩに沿った図１の装置の厚さ方向につき垂直な概略断面図。 本発明による画像センサを備えた半導体装置を概略的に示す平面図。 線Ｖ−Ｖに沿った図４の装置の厚さ方向につき垂直な概略断面図。 線ＶＩ−ＶＩに沿った図４の装置の厚さ方向につき垂直な概略断面図。

Claims (9)

1. 基板と半導体画像センサを備えた半導体ボディとを具備する半導体装置であって、前記半導体画像センサは、各々が放射線感受性素子を含む画素の２次元マトリクスを有し、前記放射線感受性素子は、前記画素を選択するための選択手段により当該放射線感受性素子を読み取るための複数のＭＯＳ電界効果トランジスタに結合され、前記放射線感受性素子の各々は、入射放射線により発生した電荷キャリアが蓄積される第１の導電型の半導体領域を含み、前記半導体領域に横方向において隣接する前記半導体ボディの一部は、前記第１の導電型とは逆の第２の導電型であり、隣接する画素を分離するためにアイソレーション領域が沈下させられ、前記アイソレーション領域に接する前記第２の導電型の前記半導体ボディの一部において、前記第２の導電型のさらなる半導体領域が高ドーピング濃度を有して形成され、
   前記２次元マトリクスにおいては、複数の画素が一方向及び該一方向と直角に交わる他方向に沿って並べられ、
   前記一方向の並びにおいては、一の画素の前記放射線感受性素子と他の画素の前記複数のＭＯＳ電界効果トランジスタとが前記アイソレーション領域及び前記さらなる半導体領域を介して隣接し、
   前記他方向の並びにおいては、一の画素の前記放射線感受性素子と他の画素の前記放射線感受性素子とが前記さらなる半導体領域とは別の他の半導体領域を介して隣接し、
   前記別の他の半導体領域が、第２の導電型で高ドーピング濃度であり、
   前記さらなる半導体領域は、前記アイソレーション領域よりも広くなるように前記アイソレーション領域の下部及び側部に沿って前記半導体ボディの内部に設けられ、
   前記他の半導体領域は、前記半導体ボディの表面に沿って該半導体ボディの内部に設けられる
   半導体装置。
2. 請求項１に記載の半導体装置であって、前記さらなる半導体領域及び前記他の半導体領域は、同時に形成される、装置。
3. 請求項２に記載の半導体装置であって、前記さらなる半導体領域及び前記他の半導体領域は、ＣＭＯＳプロセスからのウェルにより形成される、装置。
4. 請求項１ないし３のうちいずれか１つに記載の半導体装置であって、前記半導体画像センサの外側にＮＭＯＳ及びＰＭＯＳトランジスタを備える、装置。
5. 請求項１ないし４のうちいずれか１つに記載の半導体装置であって、前記アイソレーション領域は、いわゆる浅い溝のアイソレーションを有する、装置。
6. 請求項１ないし５のうちいずれか１つに記載の半導体装置であって、第１の導電型は、ｎ型導電性である、装置。
7. 基板と、各々が放射線感受性素子を有する画素の２次元マトリクスを有する半導体画像センサを備える半導体ボディとを有する半導体装置の製造方法であって、前記放射線感受性素子は、前記画素を選択するための選択手段を介して前記放射線感受性素子を読み出すための複数のＭＯＳ電界効果トランジスタに結合され、前記放射線感受性素子の各々は、入射放射線により発生した電荷キャリアが蓄積される第１の導電型の半導体領域を含み、前記半導体領域に横方向において隣接する前記半導体ボディの一部は、前記第１の導電型とは逆の第２の導電型であり、隣接する画素を分離するためにアイソレーション領域が沈下させられ、前記アイソレーション領域に接する前記第２の導電型の前記半導体ボディの一部において、前記第２の導電型のさらなる半導体領域が高ドーピング濃度を有して形成される半導体装置を製造する際に、
   前記２次元マトリクスにおいては、複数の画素を一方向及び該一方向と直角に交わる他方向に沿って並べ、
   前記一方向の並びにおいては、一の画素の前記放射線感受性素子と他の画素の前記複数のＭＯＳ電界効果トランジスタとを前記アイソレーション領域及び前記さらなる半導体領域を介して隣接させ、
   前記他方向の並びにおいては、一の画素の前記放射線感受性素子と他の画素の前記放射線感受性素子とを前記さらなる半導体領域とは別の他の半導体領域を介して隣接させ、
   前記別の他の半導体領域が、第２の導電型で高ドーピング濃度であり、
   前記さらなる半導体領域を、前記アイソレーション領域よりも広くなるように前記アイソレーション領域の下部及び側部に沿って前記半導体ボディの内部に設け、
   前記他の半導体領域を、前記半導体ボディの表面に沿って該半導体ボディの内部に設け、
   前記さらなる半導体領域及び前記他の半導体領域を、マスクを用いたイオン注入によって形成し、
   前記さらなる半導体領域を形成する際にはマスクを前記アイソレーション領域よりも広く位置合わせする
   方法。
8. 請求項７に記載の方法であって、前記さらなる半導体領域及び前記他の半導体領域を同時に形成する、方法。
9. 請求項７又は８に記載の方法であって、前記さらなる半導体領域及び前記他の半導体領域をＣＭＯＳプロセスからのウェル形成ステップにより形成する、方法。

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