WO2023248367A1 - 半導体受光素子及び半導体受光素子の製造方法 - Google Patents

半導体受光素子及び半導体受光素子の製造方法 Download PDF

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WO2023248367A1
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layer
type
semiconductor
multiplication
semiconductor light
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晴央 山口
栄太郎 石村
顕嗣 丹羽
亮太 竹村
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三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier the potential barrier working in avalanche mode, e.g. avalanche photodiode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present disclosure relates to a semiconductor light-receiving device and a method for manufacturing the semiconductor light-receiving device.
  • optical communication In recent years, along with the development of the information society, the optical communication network that is its backbone has grown rapidly. In particular, with the advancement of data centers that handle large amounts of data and the development of fifth generation mobile communication systems, optical communications used for both short-distance and long-distance communications are rapidly increasing in speed and capacity. In optical communication, an avalanche photodiode (APD) with excellent performance is used on the receiving side of communication data.
  • APD avalanche photodiode
  • APD generates a carrier consisting of electron and hole pairs from an optical signal received during data communication, and has the function of amplifying the carrier itself, so it is mainly used on the receiving side of long-distance transmission. Furthermore, the use of an APD eliminates the need for an external carrier amplifier on the reception side inside the communication device, which is required when a normal light receiving element is used. For this reason, APDs are used as light-receiving elements even in short-distance communications.
  • the SACM type APD structure (Separate Absorption, Charge and Multiplication Avalanche) has a layer that receives signal light and generates carriers (carrier generation layer) and a layer that multiplies the generated carriers (multiplication layer).
  • Photodiode has excellent performance.
  • a layer that receives signal light is mainly formed on an InP substrate using InGaAs, and a multiplication layer that multiplies the generated carriers is formed using AlInAs. is inserted between the AlInAs multiplication layer and the InGaAs light absorption layer to reduce the electric field strength applied to both, thereby achieving operation as an APD.
  • photocarriers consisting of electrons and holes are generated within the InGaAs light absorption layer, and the electrons are conducted into the AlInAs multiplication layer by reverse biasing. Electrons, which are photocarriers, are multiplied by the avalanche amplification effect within the AlInAs multiplication layer, making it possible to amplify the received optical signal.
  • the performance of APD is mainly determined by the noise during carrier multiplication and depends on the constituent material of the multiplication layer.
  • a germanium (Ge) light absorption layer and a Si multiplication layer are used on a silicon (Si) substrate, and a compound semiconductor used as a constituent material of the multiplication layer is used. It enables APD to have lower noise than some AlInAs.
  • Non-Patent Document 2 for binary compound semiconductors (AlAs, InAs) or ternary compound semiconductors (Al It has been disclosed that by applying a technology called Digital Alloy that controls the layer thickness on a level basis, it is possible to achieve lower noise than the conventional APD using AlInAs.
  • the multiplication layer formed by repeating layers whose thickness is controlled at the atomic layer level using the digital alloy technology disclosed in Non-Patent Document 2 is a multiplication layer formed by a superlattice structure as disclosed in Patent Document 1. Unlike the quantum effect exerted by layers, by controlling the electron orbits of the semiconductor material itself, it has new physical properties different from conventional materials. In particular, compared to conventional AlInAs that is lattice-matched on an InP substrate, the AlInAs multiplication layer, which has a digital alloy structure in which AlAs and InAs are stacked at the atomic layer level, has extremely low noise during avalanche multiplication operation. has already been reported.
  • Patent No. 2671569 US Patent No. 6,326,650
  • Patent Document 2 discloses applying a digital alloy type multiplication layer to the multiplication layer of an APD.
  • the absorption layer in which photocarriers are generated and the multiplication layer in which carriers are multiplied are not separated, so noise increases and reception sensitivity decreases with such an element structure. It ends up.
  • Non-Patent Document 1 requires crystal growth of about 1 ⁇ m of Ge as a light absorption layer on a Si substrate.
  • Ge has a lattice mismatch with the Si substrate, crystal defects are likely to occur, making it difficult to grow crystals to a thick layer.
  • dark current tends to increase due to crystal defects, making it difficult to obtain stable device characteristics as an APD.
  • Non-Patent Document 1 Based on the compound semiconductor using InP as the semiconductor material constituting the APD, in order to improve the performance of the APD, the digital alloy technology disclosed in Non-Patent Document 1 was used to create an AlInAs multiplication device with a digital alloy structure. It is desirable to apply the layer to SACM type APDs.
  • a band gap difference occurs between the layer on the upper surface side or the lower surface side of the multiplication layer, so that photocarriers generated upon light incidence are formed from the digital alloy structure.
  • the band gap difference at the interface between the multiplication layer and the upper and lower layers may impede high-speed operation as an APD.
  • the present disclosure has been made to solve the above-mentioned problems, and aims to provide a semiconductor light-receiving device with low noise and high reception sensitivity, and a method for manufacturing the semiconductor light-receiving device.
  • the semiconductor light receiving element includes: a semiconductor substrate; A first semiconductor layer formed on the semiconductor substrate and having a thickness N times (1 ⁇ N ⁇ 20) that of a monoatomic layer, and a layer thickness that is M times (1 ⁇ M ⁇ 20) that of a monoatomic layer.
  • a multiplication layer for amplifying photocarriers which has a digital alloy structure in which second semiconductor layers having a smaller band gap energy than the first semiconductor layer are alternately stacked a plurality of times; a light absorption layer formed on the multiplication layer and absorbing incident light to generate the photocarriers; An electric field relaxation layer formed between the multiplication layer and the light absorption layer is provided.
  • a method for manufacturing a semiconductor light receiving element includes: On an n-type InP substrate, an n-type AlInAs buffer layer, an AlAs layer having a thickness N times that of a monoatomic layer (1 ⁇ N ⁇ 20), and an AlAs layer having a thickness M times that of a monoatomic layer (1 ⁇ M ⁇ 20)
  • An AlInAs multiplier layer consisting of a digital alloy structure in which InAs layers of different thicknesses are alternately laminated multiple times, a p-type AlInAs electric field relaxation layer, an n-type InGaAs light absorption layer, an i-type AlInAs window layer, and an n-type AlInAs layer.
  • the semiconductor light-receiving device and the method for manufacturing the semiconductor light-receiving device according to the present disclosure a semiconductor light-receiving device with low noise and high reception sensitivity can be obtained, and this semiconductor light-receiving device can be easily manufactured. This effect is achieved.
  • FIG. 1 is a cross-sectional view showing the device structure of a semiconductor light receiving device according to Embodiment 1.
  • FIG. FIG. 3 is a cross-sectional view showing the element structure of a semiconductor light receiving element according to a second embodiment.
  • FIG. 7 is a diagram illustrating the effective stress of the digital alloy structure depending on the presence or absence of a strain relaxation layer in the semiconductor light receiving element according to the second embodiment.
  • FIG. 7 is a cross-sectional view showing the element structure of a semiconductor light receiving element according to Embodiment 3.
  • 5A is a diagram illustrating the relationship between band gap energies of the semiconductor light receiving element according to Embodiment 3, and FIG. 5A is a diagram when there is no first transition layer, and FIG. 5B is a diagram when there is a first transition layer.
  • FIG. 7 is a cross-sectional view showing the element structure of a semiconductor light-receiving element according to Embodiment 4.
  • 7B is a diagram illustrating the relationship between bandgap energies of the semiconductor light-receiving device according to Embodiment 4;
  • FIG. 7A is a diagram when there is no second transition layer, and
  • FIG. 7B is a diagram when there is a second transition layer.
  • FIG. 7 is a cross-sectional view showing the element structure of a semiconductor light-receiving element according to Embodiment 5.
  • FIG. 3 is a diagram showing an electric field strength distribution in a direction perpendicular to a substrate.
  • FIG. 4 is a diagram comparing the maximum electric field strength E MAX when the outermost surface layer of an I-type AlInAs multiplication layer having a digital alloy structure is an AlAs layer and when the outermost surface layer is an InAs layer.
  • FIG. 1 is a cross-sectional view showing the device structure of a semiconductor light receiving device 100 according to the first embodiment.
  • An SACM type APD is cited as an example of the semiconductor light receiving device 100 according to the first embodiment.
  • the semiconductor light-receiving device 100 includes n-type InP substrates having a carrier concentration of 1 to 5 ⁇ 10 18 cm ⁇ 3 and a layer thickness of 0.1 to 0.5 ⁇ m, which are sequentially formed on an n-type InP substrate 2.
  • a type AlInAs buffer layer 3 and an i-type AlAs layer (as an example, a layer thickness of 2 ML) and an i-type InAs layer (as an example, a layer thickness of 2 ML) having a layer thickness of 0.05 to 0.2 ⁇ m were laminated multiple times.
  • the semiconductor light receiving device 100 further includes a Zn selective diffusion region 10 provided in a part of the n-type InP window layer 8 and the i-type AlInAs window layer 7, and a surface of the Zn selective diffusion region 10.
  • the SiNx surface protection film 11 provided on the surface of the n-type InP window layer 8, the n-type electrode 1 provided on the back side of the n-type InP substrate 2, and the surface of the annular p-type InGaAs contact layer 9.
  • a p-type electrode 12 provided.
  • the semiconductor light-receiving device 100 has the following features: the multiplication layer is an i-type AlInAs multiplication layer 4 having a digital alloy structure, and the i-type AlInAs multiplication layer 4 and the n-type InGaAs light absorption layer 6 are different from each other.
  • the feature is that a p-type AlInAs electric field relaxation layer 5 is provided in between.
  • the composition ratios of AlInAs and InGaAs constituting each layer are not specified except for AlInAs constituting the multiplication layer 4, but both are lattice matched to the n-type InP substrate 2. It is desirable that the composition ratio is as follows.
  • the multiplication layer of the SACM type APD is two monoatomic layers (ML) in thickness, that is, an i-type AlAs layer with a layer thickness of 2ML and an i-type InAs layer with a layer thickness of 2ML.
  • the i-type AlInAs multiplier layer 4 which has a digital alloy structure in which are alternately stacked a plurality of times, is taken as an example.
  • the thickness of the i-type AlAs layer may be within the range of N times the monoatomic layer (1 ⁇ N ⁇ 20), and the layer thickness of the i-type InAs layer should be within the range of M times the monoatomic layer (1 ⁇ M ⁇ 20).
  • the thickness of the i-type AlAs layer is within the range of N times the monoatomic layer (1 ⁇ N ⁇ 5), and the layer thickness of the i-type InAs layer is within the range of M times the monoatomic layer (1 ⁇ M ⁇ 5). It is even more preferable if there is one.
  • the i-type AlInAs multiplication layer 4 having a digital alloy structure when the i-type AlAs layer and the i-type InAs layer are alternately laminated multiple times, the number of laminations is preferably in the range of 5 times or more and 300 times or less.
  • first semiconductor layer 4a two layers made of different semiconductor materials constituting an AlInAs multiplication layer having a digital alloy structure may be referred to as a first semiconductor layer 4a and a second semiconductor layer 4b.
  • the band gap energy Eg 1 of the first semiconductor layer 4a is larger than the band gap energy Eg 2 of the second semiconductor layer 4b, that is, the relationship Eg 1 >Eg 2 holds true.
  • the AlAs layer with a band gap energy of 2.12 eV serves as the first semiconductor layer 4a
  • the InAs layer with a band gap energy of 0.36 eV serves as the second semiconductor layer 4b.
  • n-type AlInAs buffer layer 3 On the surface of the n-type InP substrate 2, there is an n-type AlInAs buffer layer 3 and an i-type AlInAs expansion layer having a digital alloy structure in which i-type AlAs (layer thickness 2 ML) and i-type InAs (layer thickness 2 ML) are alternately laminated multiple times.
  • the double layer 4, the p-type AlInAs electric field relaxation layer 5, the n-type InGaAs light absorption layer 6, the i-type AlInAs window layer 7, the n-type InP window layer 8, and the p-type InGaAs contact layer 9 are Crystals are grown sequentially by an epitaxial crystal growth method such as metal organic vapor phase epitaxy (MOVPE) or molecular beam epitaxy (MBE).
  • MOVPE metal organic vapor phase epitaxy
  • MBE molecular beam epitaxy
  • the crystal growth temperature is preferably about 550°C, but may be within the temperature range of 500°C or more and 600°C or less.
  • processing of the element region by reactive ion etching, CVD (CVD: Chemical Vapor Deposition), vapor deposition, etc., film formation, and electrode formation are carried out to function as an SACM type APD. Form the necessary element structure.
  • a SiOx film is formed on the wafer surface by CVD or the like.
  • the SiOx film is an insulating film and functions as a diffusion mask.
  • a circular opening is provided in the SiOx film by patterning using a circular pattern mask with a diameter of 40 ⁇ m using photolithography and etching techniques.
  • a Zn selective diffusion region 10 is formed in a part of the n-type InP window layer 8 and the i-type AlInAs window layer 7 by a method such as diffusing zinc (Zn) into the semiconductor layer from the opening using the SiOx film as a diffusion mask. form.
  • the tip portion of the Zn selective diffusion region 10 inside the semiconductor layer is located in the i-type AlInAs window layer 7 .
  • Zn selective diffusion region 10 functions as a p-type conductive region.
  • the SiOx film is removed by wet etching or dry etching.
  • a SiNx surface protection film 11 is formed on the wafer surface by a CVD method or the like. Subsequently, only the SiNx surface protective film 11 on the surface of the p-type InGaAs contact layer 9 is removed using photolithography and etching techniques. Note that the SiNx surface protection film 11 also has a function as an antireflection film.
  • a p-type electrode 12 is formed by depositing a metal material such as Ti/Au on the surface of the p-type InGaAs contact layer 9 by vapor deposition or the like.
  • the back side of the n-type InP substrate 2 is ground, and then a metal material such as AuGeNi is deposited by vapor deposition to form the n-type electrode 1.
  • a metal material such as AuGeNi is deposited by vapor deposition to form the n-type electrode 1.
  • a reverse bias voltage was applied externally so that the n-type electrode 1 provided on the back side of the n-type InP substrate 2 of the SACM type APD was positive and the p-type electrode 12 provided on the front side was negative. hold in condition. Note that the reverse bias voltage is set to a voltage value that sufficiently causes avalanche amplification.
  • the light is incident, the light is absorbed in the n-type InGaAs light absorption layer 6 and photocarriers (electron-hole pairs) are generated.
  • a reverse bias voltage is applied, the electrons are directed to the n-type electrode 1 side and the holes are They each move to the p-type electrode 12 side.
  • the electric field is reduced by the p-type AlInAs electric field relaxation layer 5 so that avalanche amplification occurs when electrons are conducted into the i-type AlInAs multiplication layer 4 having a digital alloy structure. Intensity is controlled.
  • the i-type AlInAs multiplication layer 4 having a digital alloy structure electrons are ionized to generate new electron-hole pairs, and the newly generated electrons and holes together cause ionization. is amplified in an avalanche manner. That is, since electrons, which are photocarriers, are multiplied by the avalanche amplification effect within the i-type AlInAs multiplication layer 4, it becomes possible to amplify the received optical signal.
  • ⁇ Action of the semiconductor light receiving element In the SACM type APD (semiconductor photodetector), which is an electron multiplier type, when photocarriers generated in the n-type InGaAs light absorption layer are multiplied in the multiplication layer, not only electrons but also holes are multiplied. This causes noise during APD operation.
  • the amplitude of the noise is i Ns
  • the elementary charge of electrons is q
  • the average current value flowing through the avalanche region I
  • the band is B
  • the avalanche multiplication factor M
  • the excess noise factor is F
  • the noise component is expressed by the following equation (1).
  • the excess noise factor F is expressed by the following equation (2) using the ionization rate ratio k indicating the multiplication rate ratio of holes and electrons.
  • the ionization rate ratio k takes a value specific to the material.
  • the ionization rate ratio k becomes small, the ratio at which electrons are multiplied is large, so the excess noise coefficient F becomes small, and the noise amplitude i Ns also becomes small. Therefore, since the noise component N that is the denominator in the S/N ratio during APD operation becomes small, the APD can obtain highly sensitive characteristics.
  • the ionization rate ratio k is a value specific to the material, it is usually desirable to use a semiconductor material that can grow crystals until the required layer thickness is obtained while maintaining lattice matching with the substrate, and has the lowest ionization rate ratio k possible. , is selected as the semiconductor material constituting the APD.
  • binary compound semiconductors AlAs, InAs
  • ternary compound semiconductors Al
  • the semiconductor material constituting the multiplication layer binary compound semiconductors (AlAs, InAs) or ternary compound semiconductors ( Al
  • Al In the case of a multilayer structure formed by crystal growth at a high level, it is possible to improve the electron multiplication factor or suppress the hole multiplication compared to normal semiconductor materials, so the ionization rate ratio k It becomes possible to further reduce the value.
  • multiplier layer having a digital alloy structure for example AlInAs, which is a stack of binary compound semiconductor materials such as AlAs and InAs to an atomic layer thickness, as a semiconductor material constituting the multiplier layer of an APD
  • SACM type in which the relaxation layer controls the electric field strength applied to the multiplication layer to be larger than the electric field applied to the light absorption layer, it is possible to realize an SACM type APD with low noise and high reception sensitivity.
  • Embodiment 1 a case has been described in which AlInAs is used as an example of a semiconductor material constituting the multiplication layer of an SACM type APD.
  • the semiconductor material constituting the multiplication layer for example, a semiconductor material capable of crystal growth by combining a group III material and a group V material such as InGaAsP, AlGaInAs, AlAsSb, AlGaAsSb, AlInAsSb, and AlGaInAsSb is used.
  • the layer thickness of each layer constituting the digital alloy structure is 2ML.
  • any combination of semiconductor materials may be used, not just the one example combination.
  • the above-mentioned i-type AlInAs multiplication layer 4 is undoped, the multiplication layer is not limited to undoped. That is, the digital alloy structure itself serving as the multiplication layer may be doped with n-type or p-type impurities.
  • a p-type conductive region is formed by Zn diffusion
  • atoms other than Zn can serve as p-type impurities as long as they impart p-type conductivity to the n-type InP window layer 8 and the i-type AlInAs window layer 7, such as cadmium (Cd) and beryllium (Be). ) etc. may be used as the p-type dopant.
  • the Zn diffusion method may be a solid phase diffusion method using zinc oxide (ZnO), a Zn vapor phase diffusion method using a crystal growth furnace, or the p-type contact layer may be grown by crystal growth.
  • a front-illuminated structure in which light to be detected is made to enter the Zn selective diffusion region 10, which is a p-type conductive region, from the p-type electrode 12 side was taken as an example.
  • the present disclosure is not limited to a front-illuminated structure, and conversely, a back-illuminated structure in which the n-type electrode 1 is opened in a circular pattern and light is incident from the back side of the n-type InP substrate 2, or an n-type Even with an edge-illuminated structure in which light is incident from the end face of the light absorption layer 6, the same effect as the SACM type APD can be expected.
  • the multiplication layer has a digital alloy structure and the electric field relaxation layer is provided between the multiplication layer and the light absorption layer. , it is possible to stably obtain a semiconductor light-receiving element with low noise and high reception sensitivity.
  • FIG. 2 is a cross-sectional view showing the element structure of the semiconductor light receiving element 110 according to the second embodiment.
  • An SACM type APD is cited as an example of the semiconductor light receiving device 110 according to the second embodiment.
  • the semiconductor light receiving device 100 has n-type InP substrates having a carrier concentration of 1 to 5 ⁇ 10 18 cm ⁇ 3 and a layer thickness of 0.1 to 0.5 ⁇ m, which are sequentially formed on an n-type InP substrate 2.
  • a type AlInAs buffer layer 3 and an i-type AlAs layer (as an example, a layer thickness of 2 ML) and an i-type InAs layer (as an example, a layer thickness of 2 ML) having a layer thickness of 0.05 to 0.2 ⁇ m were laminated multiple times.
  • the i-type AlInAs multiplication layer 4 has a digital alloy structure
  • the i-type AlInAs strain relaxation layer 21 has a layer thickness of 10 to 100 nm
  • the layer thickness has a carrier concentration of 0.5 to 1 ⁇ 10 18 cm ⁇ 3
  • a p-type AlInAs electric field relaxation layer 5 having a thickness of 0.05 to 0.15 ⁇ m
  • an n-type InGaAs light absorption layer 6 having a carrier concentration of 1 to 5 ⁇ 10 15 cm ⁇ 3 and a layer thickness of 1 to 1.5 ⁇ m.
  • the semiconductor light receiving device 100 further includes a Zn selective diffusion region 10 provided in a part of the n-type InP window layer 8 and the i-type AlInAs window layer 7, and a surface of the Zn selective diffusion region 10.
  • the SiNx surface protection film 11 provided on the surface of the n-type InP window layer 8, the n-type electrode 1 provided on the back side of the n-type InP substrate 2, and the surface of the annular p-type InGaAs contact layer 9.
  • a p-type electrode 12 provided.
  • the semiconductor light-receiving device 110 has the following points: the multiplication layer is an i-type AlInAs multiplication layer 4 having a digital alloy structure, and the i-type AlInAs multiplication layer 4 and the p-type AlInAs electric field relaxation layer 5 are different from each other.
  • the feature is that an i-type AlInAs strain relaxation layer 21 is provided in between.
  • the method for manufacturing the semiconductor light receiving device 110 according to the second embodiment further includes an i-type AlInAs strain relaxation layer 21 between the i-type AlInAs multiplication layer 4 and the p-type AlInAs electric field relaxation layer 5 during epitaxial crystal growth. Since this embodiment differs from Embodiment 1 only in that crystal growth is performed, a detailed explanation of the manufacturing method will be omitted.
  • ⁇ Action of the semiconductor light receiving element 110 according to the second embodiment> In the device structure of the APD, it is necessary to grow a layered structure on the upper surface side of the multiplication layer, from the electric field relaxation layer to the p-type contact layer located at the outermost surface of the semiconductor layer, with a layer thickness of about 2 ⁇ m.
  • the crystal quality of the multiplication layer and light absorption layer corresponding to the active layer portion deteriorates during operation as an APD, dark current increases, and noise due to the dark current also increases. Therefore, not only the receiving sensitivity characteristics of the APD deteriorate, but also reliability becomes a concern. Therefore, in order to prevent the occurrence of crystal defects in the vicinity of the multiplication layer, it is important to reduce the stress, or strain, in the stacked structure itself as much as possible in order to realize a high-performance and highly reliable APD. .
  • the multiplier layer which has a digital alloy structure, is made by laminating binary or ternary compound semiconductor materials that are lattice-mismatched and have a lattice constant that does not match that of the substrate, so they are laminated while alternating compressive strain and tensile strain. It turns out.
  • the effective stress ⁇ when dislocation occurs can be calculated using the mechanical equilibrium model disclosed in Non-Patent Document 3 mentioned above. In other words, as disclosed in FIG.
  • the laminated structure is configured such that the effective stress ⁇ becomes zero or less, and the materials and layer thicknesses used when crystal-growing an element structure including a digital alloy structure are By controlling the order, it is possible to achieve high-quality crystal growth without generating dislocations, that is, without generating crystal defects, making it possible to obtain an APD with excellent device characteristics.
  • the effective stress ⁇ in a structure in which compressive strain and tensile strain are alternately stacked, such as a multi-quantum well structure is expressed by the following equation (3) and each parameter.
  • FIG. 3 shows the results of calculating the effective stress value based on equation (3) for both cases. Note that Non-Patent Document 3 was referred to for the calculation parameters.
  • the InAs layer constituting the digital alloy structure of the second embodiment was used as a compressive strain layer, and the AlAs layer was used as a tensile strain layer, and the physical property values of the respective compound semiconductor materials were used.
  • the effective stress ⁇ when crystal-growing an AlInAs multiplication layer having a digital alloy structure is such that the effective stress ⁇ applied to the entire device structure increases at once because the InAs layer has a high compressive strain.
  • the AlAs layer which is crystal-grown immediately after the InAs layer, has tensile strain that acts in the opposite direction to the compressive strain, it acts in a direction that alleviates the effective stress ⁇ .
  • the effective stress ⁇ applied to the entire device structure gradually increases as InAs layers and AlAs layers are alternately stacked.
  • the stress accumulated during the formation of the AlInAs multiplication layer having a digital alloy structure will be inherited as is. If a strain relaxation layer is not applied, when crystal growth is performed for a device structure that requires a layer thickness of about 2 ⁇ m, the effective stress ⁇ exceeds zero, resulting in dislocations and poor crystal quality. The calculation results show that it is easy.
  • an i-type AlInAs strain relaxation layer 21 is provided between the i-type AlInAs multiplication layer 4 and the p-type AlInAs electric field relaxation layer 5.
  • a strain relaxation layer When such a strain relaxation layer is inserted, the crystal growth of the i-type AlInAs multiplication layer 4 having a digital alloy structure is reduced due to the strain relaxation effect of the strain relaxation layer during crystal growth of the strain relaxation layer and the light absorption layer. It becomes possible to reduce the effective stress ⁇ that has increased during this time.
  • by inserting the strain relaxation layer it is possible to fabricate an SACM type APD consisting of a high quality semiconductor crystal growth layer that does not generate dislocations during crystal growth of the entire device structure.
  • an i-type AlInAs layer is used as an example of the strain relaxation layer.
  • the semiconductor material is not limited to AlInAs as long as the semiconductor material is lattice matched to the substrate used.
  • the strain relaxation layer may not be undoped as described above, but may be doped with an impurity so as to have p-type or n-type conductivity, for example.
  • the effective stress ⁇ of the entire device structure can be controlled so as not to exceed zero, there is no problem even if the strain relaxation layer itself is strained. Further, even if the strain relaxation layer itself is strained, even better effects can be achieved if the strain of the entire device structure is controlled so as to be opposite to the average strain of the digital alloy structure.
  • FIG. 4 is a cross-sectional view showing the element structure of the semiconductor light receiving element 120 according to the third embodiment.
  • An SACM type APD is cited as an example of the semiconductor light receiving element 120 according to the third embodiment.
  • the semiconductor light-receiving device 120 has n-type InP substrates having a carrier concentration of 1 to 5 ⁇ 10 18 cm ⁇ 3 and a layer thickness of 0.1 to 0.5 ⁇ m, which are sequentially formed on an n-type InP substrate 2.
  • a type AlInAs buffer layer 3 and an i-type AlAs layer (as an example, a layer thickness of 2 ML) and an i-type InAs layer (as an example, a layer thickness of 2 ML) having a layer thickness of 0.05 to 0.2 ⁇ m were laminated multiple times.
  • the semiconductor light receiving element 120 further includes a Zn selective diffusion region 10 provided in a part of the n-type InP window layer 8 and the i-type AlInAs window layer 7, and a surface of the Zn selective diffusion region 10.
  • the SiNx surface protection film 11 provided on the surface of the n-type InP window layer 8, the n-type electrode 1 provided on the back side of the n-type InP substrate 2, and the surface of the annular p-type InGaAs contact layer 9.
  • a p-type electrode 12 provided.
  • the semiconductor light-receiving device 120 has the following features: the multiplication layer is an i-type AlInAs multiplication layer 4 having a digital alloy structure, and the i-type AlInAs multiplication layer 4 and the p-type AlInAs electric field relaxation layer 5 are different from each other.
  • a feature is that an i-type Al x Ga y In 1-xy As first transition layer 22 with a layer thickness of 15 nm is provided in between.
  • an i-type AlInAs multiplier layer 4 having a digital alloy structure and a p-type AlInAs electric field relaxation layer 5 are further provided with an i-type AlInAs multiplier layer 4 having a digital alloy structure.
  • the only difference from Embodiment 1 is that the first transition layer 22 of x Ga y In 1-x-y As is grown as a crystal, so a detailed explanation of the manufacturing method will be omitted.
  • Photocarriers that is, electrons and holes generated when light is incident on the APD, move in a direction opposite to their respective polarities within the light absorption layer to which a reverse bias is applied. Electrons generated within the light absorption layer are conducted into the multiplication layer, pass through the electric field relaxation layer, and then reach the multiplication layer, where an avalanche amplification effect occurs within the multiplication layer.
  • the band structure of the multiplication layer itself changes depending on the semiconductor materials combined as the first semiconductor layer 4a and the second semiconductor layer 4b forming the digital alloy structure. Since the conduction band is located higher than the electric field relaxation layer 5, an electron barrier ⁇ Ec may occur when electrons are conducted to the multiplication layer 4 having a digital alloy structure.
  • FIG. 5 is a diagram illustrating the relationship between the band gap energies of each layer of the semiconductor light-receiving device 120 according to the third embodiment, in which FIG. 5A shows a case where the first transition layer 22 is not present, and FIG. 5B shows a case where the first transition layer 22 is present. It is a figure showing each case.
  • FIG. 5A when the electric field relaxation layer 5 and the multiplication layer 4 having a digital alloy structure are in contact with each other, electrons cannot move from the electric field relaxation layer 5 to the multiplication layer 4 having a digital alloy structure. , it was necessary to overcome the electron barrier ⁇ Ec.
  • the semiconductor light receiving element 120 is formed between the multiplication layer 4 having a digital alloy structure and the electric field relaxation layer 5, and the bandgap energy Eg of the multiplication layer 4 having a digital alloy structure and
  • the first transition layer 22 has a band gap energy Eg m between the band gap energy Eg b of the electric field relaxation layer 5 and relieves strain in the multiplication layer 4 having a digital alloy structure.
  • an i-type Al x Ga y In 1-xy As layer is used as an example of the first transition layer 22.
  • the semiconductor material has a bandgap energy value between the bandgap energy Eg of the multiplication layer 4 having a digital alloy structure and the bandgap energy Egb of the electric field relaxation layer 5, Al x shown in the above example can be used. It is not limited to the Ga y In 1-xy As layer, but may be other semiconductor materials. Furthermore, control becomes easier if the first transition layer 22 is configured by combining semiconductor layers having the same composition as the layers constituting the digital alloy structure.
  • the digital alloy structure is made of Al, In, and As as in the above example, if the first transition layer 22 is also made of Al, In, and As, Control becomes easier.
  • the first transition layer 22 may not be undoped, but may be doped with an impurity so as to have, for example, p-type or n-type conductivity.
  • FIG. 6 is a cross-sectional view showing the element structure of the semiconductor light receiving element 130 according to the fourth embodiment.
  • An SACM type APD is cited as an example of the semiconductor light receiving element 130 according to the fourth embodiment.
  • the semiconductor light-receiving device 130 has n-type InP substrates 2 with carrier concentrations of 1 to 5 ⁇ 10 18 cm ⁇ 3 and layer thicknesses of 0.1 to 0.5 ⁇ m, which are sequentially formed on an n-type InP substrate 2.
  • an i-type AlInAs multiplication layer 4 made of a digital alloy structure in which an i-type AlAs layer (layer thickness 2 ML as an example) and an i-type InAs layer (layer thickness 2 ML as an example) are alternately laminated multiple times.
  • a p-type AlInAs electric field relaxation layer 5 with a carrier concentration of 0.5 to 1 ⁇ 10 18 cm ⁇ 3 and a layer thickness of 0.05 to 0.15 ⁇ m, and a carrier concentration of 1 to 5 ⁇ 10 15 cm ⁇ 3
  • An n-type InGaAs light absorption layer 6 with a layer thickness of 1 to 1.5 ⁇ m
  • an i-type AlInAs window layer 7 with a layer thickness of 0.05 to 1 ⁇ m, and a carrier concentration of 0.1 to 5 ⁇ 10 15 cm ⁇ 3 and a layer thickness of 0.5 to 1 ⁇ m, and a circle having a carrier concentration of 1 to 5 ⁇ 10 18 cm ⁇ 3 and a layer thickness of 0.1 to 0.5 ⁇ m.
  • It is composed of a p-type InGaAs contact layer 9 having an annular shape.
  • the semiconductor light receiving element 130 further includes a Zn selective diffusion region 10 provided in a part of the n-type InP window layer 8 and the i-type AlInAs window layer 7, and a surface of the Zn selective diffusion region 10.
  • the SiNx surface protection film 11 provided on the surface of the n-type InP window layer 8, the n-type electrode 1 provided on the back side of the n-type InP substrate 2, and the surface of the annular p-type InGaAs contact layer 9.
  • a p-type electrode 12 provided.
  • the semiconductor light-receiving device 130 has an i-type AlInAs multiplication layer 4 having a digital alloy structure as the multiplication layer, and a difference between the n-type AlInAs buffer layer 3 and the i-type AlInAs multiplication layer 4.
  • the structure is characterized in that an i-type Al x Ga y In 1-xy As second transition layer 23 with a layer thickness of 15 nm is provided.
  • the method for manufacturing the semiconductor light-receiving device 130 according to the fourth embodiment further includes i-type Al x Ga y In 1- between the n-type AlInAs buffer layer 3 and the i-type AlInAs multiplication layer 4 during epitaxial crystal growth.
  • the only difference from Embodiment 1 is that the xy As second transition layer 23 is grown as a crystal, so a detailed explanation of the manufacturing method will be omitted.
  • the conduction band is lower than the n-type AlInAs buffer layer 3 on the substrate side or the electric field relaxation layer 5, and may become a barrier for electrons. There is.
  • the n-type AlInAs buffer layer 3 and the n-type InP substrate 2 have to pass before the electrons amplified in the i-type AlInAs multiplication layer 4 having a digital alloy structure are conducted as carriers to the p-type InGaAs contact layer 9. Energy is required to overcome the electron barrier that exists between the two, which may become an obstacle to high-speed operation of the SACM type APD, especially under low voltage.
  • the SACM type APD which is an example of the semiconductor light receiving device 130 according to the fourth embodiment, has a layer between an i-type AlInAs multiplication layer 4 and an n-type AlInAs buffer layer 3 having a digital alloy structure.
  • FIG. 7A and 7B are diagrams illustrating the relationship between the band gap energies of each layer in the semiconductor light-receiving device according to the fourth embodiment, in which FIG. 7A shows a case where there is no second transition layer 23, and FIG. 7B shows a case where there is a second transition layer 23. It is a figure showing each case.
  • FIG. 7A when the multiplication layer 4 having a digital alloy structure and the buffer layer 3 are in contact with each other, an electron barrier is required for electrons to move from the multiplication layer 4 having a digital alloy structure to the buffer layer 3. It is necessary to exceed ⁇ Ec'.
  • the second transition layer 23 when the second transition layer 23 is provided between the multiplication layer 4 having a digital alloy structure and the buffer layer 3, the second transition layer 23 is formed between the multiplication layer 4 having a digital alloy structure and the buffer layer 3.
  • the electron barrier ⁇ Ec3 which is smaller than the electron barrier ⁇ Ec'. It is sufficient if it exceeds ⁇ Ec4.
  • the insertion of the above-mentioned i-type Al x Ga y In 1-x-y As second transition layer 23 has the same effect of reducing the stress accumulated in the i-type AlInAs multiplication layer 4 having a digital alloy structure. to play.
  • an i-type Al x Ga y In 1-xy As layer is used as an example of the semiconductor material constituting the second transition layer 23, but the band gap energy Eg n of the second transition layer 23, The same applies if the semiconductor material satisfies the relationship Eg> Egn > Egs between the bandgap energy Eg of the i-type AlInAs multiplication layer 4 and the bandgap energy Egs of the n-type AlInAs buffer layer 3 . Applicable. Further, control becomes easier if the second transition layer 23 is configured by combining layers having the same composition as the layers constituting the digital alloy structure. Further, the second transition layer 23 may not be undoped as in the example, but may be doped with an impurity so as to have, for example, a p-type or n-type conductivity type.
  • FIG. 8 is a cross-sectional view showing the element structure of the semiconductor light receiving element 140 according to the fifth embodiment.
  • An SACM type APD is cited as an example of the semiconductor light receiving element 140 according to the first embodiment.
  • each layer of the semiconductor light-receiving device 140 according to the fifth embodiment is basically the same as the structure of each layer of the semiconductor light-receiving device 100 according to the first embodiment, but an i-type AlInAs multiplication device having a digital alloy structure is used.
  • the detailed structure of the layer 4d is different. Therefore, only the structure of the i-type AlInAs multiplication layer 4d having a digital alloy structure will be described below.
  • the i-type AlInAs multiplication layer 4d having a digital alloy structure has a layer thickness of 0.05 to 0.2 ⁇ m, including an i-type AlAs layer (layer thickness 2ML as an example) and an i-type InAs layer (layer thickness 2ML as an example).
  • the last layer laminated as the i-type AlInAs multiplication layer 4d having a digital alloy structure that is, the outermost layer is the i-type AlInAs layer. becomes.
  • This configuration is applied to the i-type AlAs layer and the i-type InAs layer, which are the two layers constituting the i-type AlInAs multiplication layer 4d having a digital alloy structure, whichever has the larger band gap energy. This is because the i-type AlAs layer is the outermost layer.
  • the band gap energy Eg 1 of the first semiconductor layer 4a is larger than the band gap energy Eg 2 of the second semiconductor layer 4b, that is, Eg 1 >Eg 2 .
  • the AlAs layer with a band gap energy Eg 1 of 2.12 eV serves as the first semiconductor layer 4a
  • the InAs layer with a band gap energy Eg 2 of 0.36 eV serves as the second semiconductor layer 4b.
  • the i-type AlInAs multiplication layer 4d having a digital alloy structure has a layer thickness of 0.05 to 0.2 ⁇ m, and is made by laminating the first semiconductor layer 4a and the second semiconductor layer 4b alternately multiple times. , the last layer laminated as the i-type AlInAs multiplication layer 4d having a digital alloy structure, that is, the layer on the outermost surface side becomes the first semiconductor layer 4a. That is, the layer facing the p-type AlInAs electric field relaxation layer 5 in the i-type AlInAs multiplication layer 4d having a digital alloy structure becomes the first semiconductor layer 4a.
  • the method for manufacturing the semiconductor light-receiving device 140 according to the fifth embodiment is almost the same as the method for manufacturing the semiconductor light-receiving device 100 according to the first embodiment, so a detailed explanation of the manufacturing method will be omitted.
  • FIG. 9 shows the electric field intensity distribution in the direction perpendicular to the n-type InP substrate 2.
  • SACM type APD the electric field strength applied to the i-type AlInAs multiplication layer 4d having a digital alloy structure is increased so that carriers are multiplied by avalanche.
  • a p-type AlInAs electric field relaxation layer 5 is used to reduce the electric field strength in the n-type InGaAs light absorption layer 6. Control.
  • the maximum electric field strength E max of the i-type AlInAs multiplication layer 4d has a relationship expressed by the following equation (4) with the band gap energy Eg of the i-type AlInAs multiplication layer 4d having a digital alloy structure. .
  • the larger the band gap energy Eg of the i-type AlInAs multiplication layer 4d having a digital alloy structure is, the larger the maximum electric field strength E max is, so that the voltage that can be controlled as an SACM type APD can be increased.
  • the i-type AlInAs multiplication layer 4d having a digital alloy structure is composed of a binary compound semiconductor material of an InAs layer and an AlAs layer
  • the AlAs layer having a larger band gap energy is set as the outermost layer of the digital alloy structure. By doing so, the maximum electric field strength E max in the entire element can be increased.
  • FIG. 10 compares the maximum electric field strength E max when the outermost surface layer of the i-type AlInAs multiplication layer 4d having a digital alloy structure is an AlAs layer and when the outermost surface layer is an InAs layer. From FIG. 10, the maximum electric field strength E max when the outermost surface layer is an AlAs layer is 4.4 ⁇ 10 5 kV/cm, whereas the maximum electric field strength E max when the outermost surface layer is an InAs layer. max is 3.8 ⁇ 10 5 kV/cm, and it can be seen that a larger maximum electric field strength E max can be obtained when the outermost surface layer is an AlAs layer.
  • the resistance to the electric field becomes stronger even when a local electric field occurs at the interface between the electric field relaxation layer and the multiplication layer. Furthermore, it becomes possible to reduce the electron barrier ⁇ Ec that inhibits carrier conduction.
  • Embodiment 5 as an example, a configuration in which the AlAs layer in the i-type AlInAs multiplication layer 4d having a digital alloy structure is the outermost layer has been described.
  • the same effect can be obtained by making the semiconductor layer with a larger band gap energy as the outermost layer among the two types of semiconductor layers constituting the multiplication layer having a digital alloy structure.
  • the same effect can be achieved even if the semiconductor material is not limited as long as the magnitude relationship of band gap energy is satisfied.
  • the two types of semiconductor layers constituting the multiplication layer having a digital alloy structure are not limited to binary compound semiconductor materials as shown in the above example, but may be, for example, Al x In 1-x As. It may be a ternary compound semiconductor material such as Al x Ga y In 1-xy As, or a quaternary compound semiconductor material such as Al x Ga y In 1-xy As. Furthermore, the multiplication layer is not undoped as shown in the example, but may be doped with an impurity so as to have p-type or n-type conductivity, for example.
  • the semiconductor layer having a larger band gap energy is used as the outermost layer. Therefore, the maximum electric field strength within the multiplication layer having the digital alloy structure increases, and the control range of the operable voltage can be widened, resulting in the effect that a semiconductor light-receiving element capable of high-speed operation can be obtained.

Abstract

本開示の半導体受光素子（１００）は、半導体基板（２）と、半導体基板（２）上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層（４ａ）、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり第１半導体層（４ａ）よりもバンドギャップエネルギーが小さい第２半導体層（４ｂ）が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層（４）と、増倍層（４）上に形成され、入射光を吸収してフォトキャリアを生成する光吸収層（６）と、増倍層（４）と光吸収層（６）との間に形成された電界緩和層（５）と、を備える。

Description

半導体受光素子及び半導体受光素子の製造方法
　本開示は、半導体受光素子及び半導体受光素子の製造方法に関する。
　近年、情報社会の発展とともにそのバッグボーンである光通信ネットワークの成長が著しい。特に大量のデータを扱うデータセンタの躍進、あるいは第５世代移動通信システムの展開により短距離及び長距離通信の双方に使用されている光通信は高速化及び大容量化が目覚ましい。光通信において、通信データの受信側では性能に優れるアバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｉｏｄｅ）が使用される。
　ＡＰＤはデータ通信時に受信した光信号から電子とホール対からなるキャリアを生成し、キャリア自体を増幅する作用を有するため、長距離伝送の受信側で主に使用される。また、ＡＰＤの使用により通信機器の内部に、通常の受光素子を使用した場合では必要であった受信側の外部キャリア増幅器が不要となる。このため、例え短距離通信であっても受光素子としてＡＰＤが使用される。
　ＡＰＤの動作原理にはいくつかの種類がある。その中でも、信号光を受光してキャリアを生成する層（キャリア生成層）と、発生したキャリアを増倍させる層（増倍層）が分離されたＳＡＣＭ型ＡＰＤ構造（Ｓｅｐａｒａｔｅ　Ａｂｓｏｒｐｔｉｏｎ，Ｃｈａｒｇｅ　ａｎｄ　Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ　Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｉｏｄｅ）が性能的に優れている。
　光通信では主にＩｎＰ基板上に信号光を受光する層（光吸収層）をＩｎＧａＡｓ、発生したキャリアを増倍させる増倍層をＡｌＩｎＡｓでそれぞれ形成し、電界緩和層（ＡｌＩｎＡｓなど）と呼ばれる層をＡｌＩｎＡｓ増倍層とＩｎＧａＡｓ光吸収層との間に挿入して両者にかかる電界強度を緩和することにより、ＡＰＤとしての動作を実現する。このような構成で作製したＡＰＤに光が入射した場合、ＩｎＧａＡｓ光吸収層内で電子とホールからなるフォトキャリアが生成され、そのうち電子は逆バイアス化によってＡｌＩｎＡｓ増倍層内に伝導する。フォトキャリアである電子は、ＡｌＩｎＡｓ増倍層内でアバランシェ増幅効果によって増倍されるため、受光した光信号を増幅させることが可能になる。
　ＡＰＤの性能は主にキャリア増倍時の雑音によって決定され、増倍層の構成材料に依存する。例えば、非特許文献１に開示されたＳｉ－ＡＰＤでは、シリコン（Ｓｉ）基板上にゲルマニウム（Ｇｅ）光吸収層及びＳｉ増倍層を用い、増倍層の構成材料として使用される化合物半導体であるＡｌＩｎＡｓよりもＡＰＤの低雑音化を可能としている。
　また、非特許文献２には、化合物半導体からなるＡｌＩｎＡｓ増倍層を構成する２元化合物半導体（ＡｌＡｓ、ＩｎＡｓ）、あるいは３元化合物半導体（ＡｌｘＩｎ１－ｘＡｓ）に対して、原子層レベルで層厚を制御するデジタルアロイ（Ｄｉｇｉｔａｌ　Ａｌｌｏｙ）と呼ばれる技術を適用することにより、従来のＡｌＩｎＡｓを用いたＡＰＤよりも低雑音化が可能になることが開示されている。
　非特許文献２に開示されたデジタルアロイ技術によって原子層レベルで層厚を制御した層を繰り返すことにより形成された増倍層は、特許文献１に開示されるような超格子構造からなる増倍層が奏する量子効果とは異なり、半導体材料の電子軌道自体を制御することで、従来の材料とは異なる新たな物性値を有する。特に、ＩｎＰ基板上に格子整合した従来のＡｌＩｎＡｓに比べて、ＡｌＡｓとＩｎＡｓを原子層レベルで積層したデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層は、アバランシェ増倍動作時に、非常に低雑音であることがすでに報告されている。
特許第２６７１５６９号公報 米国特許第６３２６６５０号明細書
Ｍ．Ｈｕａｎｇ，ｅｔ．ａｌ．，"Ｇｅｒｍａｎｉｕｍ　ｏｎ　Ｓｉｌｉｃｏｎ　Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｉｏｄｅ．"ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｅｌｅｃｔｅｄ　Ｔｏｐｉｃｓ　Ｉｎ　Ｑｕａｎｔｕｍ　Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．２４，Ｎｏ．２，３８００９１１，２０１８． Ｊ．Ｚｈｅｎｇ，ｅｔ．ａｌ．，"Ｄｉｇｉｔａｌ　Ａｌｌｏｙ　ＩｎＡｌＡｓ　Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｏｐｄｅｓ，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｌｉｇｈｔｗａｖｅ　Ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．３６，Ｎｏ．１７，ｐｐ．３５８０－３５８５，２０１８． Ｄ．　Ｃ．　Ｈｏｕｇｈｔｏｎ，　ｅｔ．ａｌ．，"Ｃｏｍｐａｒｉｓｏｎ　ｏｆ　ｃｈｅｍｉｃａｌ　ｂｅａｍ　ｅｐｉｔａｘｙ　ａｎｄ　ｍｅｔａｌｏｒｇａｎｉｃ　ｃｈｅｍｉｃａｌ　ｖａｐｏｕｒ　ｄｅｐｏｓｉｔｉｏｎ　ｆｏｒ　ｈｉｇｈｌｙ　ｓｔｒａｉｎｅｄ　ｍｕｌｔｉｐｌｅ　ｑｕａｎｔｕｍ　ｗｅｌｌ　ＩｎＧａＡｓＰ／ＩｎＰ　１．５μｍ　ｌａｓｅｒｓ．"Ｊ．　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ　Ｖｏｌ．１３６，ｐｐ．５６－６３，１９９４．
　特許文献２にはＡＰＤの増倍層にデジタルアロイ型の増倍層を適用することが開示されている。しかしながら、特許文献２に記載のＡＰＤは、フォトキャリアが発生する吸収層と、キャリアが増倍される増倍層が分離されていないため、雑音が大きくなり、かかる素子構造では受信感度は低下してしまう。
　また、非特許文献１に開示されたＳｉ－ＡＰＤは、Ｓｉ基板上に光吸収層としてＧｅを１μｍ程度、結晶成長する必要がある。しかしながら、ＧｅはＳｉ基板とは格子不整合であるため、結晶欠陥が発生しやすいので、層厚を厚く結晶成長することが困難である。また、結晶欠陥の影響で暗電流が大きくなる傾向があり、ＡＰＤとして安定した素子特性を得ることは困難である。
　ＡＰＤを構成する半導体材料としてＩｎＰを使用した化合物半導体を基本に、ＡＰＤの性能を向上させるためには、非特許文献１に開示されたデジタルアロイ技術を用いて、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層をＳＡＣＭ型ＡＰＤに適用することが望ましい。しかしながら、デジタルアロイ構造からなる増倍層を構成するＡｌＡｓとＩｎＡｓが、いずれも基板であるＩｎＰとは格子不整合であるため、増倍層の上面側に成長する電界緩和層及び光吸収層の結晶品質が著しく低下する恐れがあり、上述したＳｉ－ＡＰＤと同様、結晶欠陥に起因する暗電流の増加などによるＡＰＤとしての素子特性の低下が懸念される。
　さらに、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層は、増倍層の上面側、または下面側の層との間にバンドギャップ差が発生するため、光入射時に発生したフォトキャリアがデジタルアロイ構造からなる増倍層の基板面に対して上下方向に伝導する場合に、増倍層と上下各層の界面におけるバンドギャップ差が、ＡＰＤとしての高速動作を阻害する可能性がある。
　すなわち、ＡＰＤの増倍層として、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層を単に適用するだけでは、ＡＰＤとしての優れた特性、例えばキャリア応答性などが十分に発揮できるわけではなかった。
　本開示は上記のような問題点を解消するためになされたもので、低雑音であって、かつ受信感度の高い半導体受光素子及びこの半導体受光素子の製造方法を得ることを目的とする。
　本開示に係る半導体受光素子は、
　半導体基板と、
　前記半導体基板上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり前記第１半導体層よりもバンドギャップエネルギーが小さい第２半導体層が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層と、
　前記増倍層上に形成され、入射光を吸収して前記フォトキャリアを生成する光吸収層と、
　前記増倍層と前記光吸収層との間に形成された電界緩和層と、を備える。
　本開示に係る半導体受光素子の製造方法は、
　ｎ型ＩｎＰ基板上に、ｎ型ＡｌＩｎＡｓバッファ層と、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなるＡｌＡｓ層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなるＩｎＡｓ層が交互に複数回積層されたデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層と、ｐ型ＡｌＩｎＡｓ電界緩和層と、ｎ型ＩｎＧａＡｓ光吸収層と、ｉ型ＡｌＩｎＡｓ窓層と、ｎ型ＩｎＰ窓層と、ｐ型ＩｎＧａＡｓコンタクト層と、を順次エピタキシャル結晶成長する工程と、
　前記ｎ型ＩｎＰ窓層及びｉ型ＡｌＩｎＡｓ窓層の一部にＺｎ選択拡散領域を形成する工程と、を備える。
　本開示に係る半導体受光素子及び半導体受光素子の製造方法によれば、低雑音であって、かつ受信感度の高い半導体受光素子が得られるという効果及びこの半導体受光素子を容易に製造することができるという効果を奏する。
実施の形態１に係る半導体受光素子の素子構造を表す断面図である。 実施の形態２に係る半導体受光素子の素子構造を表す断面図である。 実施の形態２に係る半導体受光素子における歪緩和層の有無によるデジタルアロイ構造の実効的ストレスを説明する図である。 実施の形態３に係る半導体受光素子の素子構造を表す断面図である。 実施の形態３に係る半導体受光素子のバンドギャップエネルギーの関係を説明する図であり、図５Ａは、第１遷移層が無い場合、図５Ｂは第１遷移層が有る場合の図である。 実施の形態４に係る半導体受光素子の素子構造を表す断面図である。 実施の形態４に係る半導体受光素子のバンドギャップエネルギーの関係を説明する図であり、図７Ａは、第２遷移層が無い場合、図７Ｂは第２遷移層が有る場合の図である。 実施の形態５に係る半導体受光素子の素子構造を表す断面図である。 基板に垂直方向における電界強度分布を表す図である。 デジタルアロイ構造からなるＩ型ＡｌＩｎＡｓ増倍層の最表面層をＡｌＡｓ層とした場合と、ＩｎＡｓ層とした場合の最大電界強度ＥＭＡＸを比較する図である。
実施の形態１．
＜実施の形態１に係る半導体受光素子１００の素子構造＞
　図１は、実施の形態１に係る半導体受光素子１００の素子構造を表す断面図である。実施の形態１に係る半導体受光素子１００の一例として、ＳＡＣＭ型ＡＰＤを挙げている。
　実施の形態１に係る半導体受光素子１００は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、キャリア濃度が０．５～１×１０１８ｃｍ－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０１５ｃｍ－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０１５ｃｍ－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。
　実施の形態１に係る半導体受光素子１００は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。
　実施の形態１に係る半導体受光素子１００は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｉ型ＡｌＩｎＡｓ増倍層４とｎ型ＩｎＧａＡｓ光吸収層６との間にｐ型ＡｌＩｎＡｓ電界緩和層５を設けた点に特徴がある。なお、各実施の形態の説明において、増倍層４を構成するＡｌＩｎＡｓを除いて、各層を構成するＡｌＩｎＡｓとＩｎＧａＡｓについては組成比を明示してないが、両者ともｎ型ＩｎＰ基板２と格子整合する組成比を有することが望ましい。
　上述の説明では、ＳＡＣＭ型ＡＰＤの増倍層として、層厚が単原子層（ＭＬ）の２層分、つまり層厚が２ＭＬであるｉ型ＡｌＡｓ層及び層厚が２ＭＬであるｉ型ＩｎＡｓ層が交互に複数回積層されたデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４を一例として挙げた。ｉ型ＡｌＡｓ層の層厚は、単原子層のＮ倍（１≦Ｎ≦２０）の範囲内であればよく、ｉ型ＩｎＡｓ層の層厚は、単原子層のＭ倍（１≦Ｍ≦２０）の範囲内であればよい。ｉ型ＡｌＡｓ層の層厚が単原子層のＮ倍（１≦Ｎ≦５）の範囲内、ｉ型ＩｎＡｓ層の層厚が単原子層のＭ倍（１≦Ｍ≦５）の範囲内であれば、さらに好適である。デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４について、ｉ型ＡｌＡｓ層とｉ型ＩｎＡｓ層とを交互に複数回積層する場合の積層回数は、５回以上３００回以下の範囲が好適である。
　以下の説明では、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層を構成する半導体材料がそれぞれ異なる２層について、第１半導体層４ａ及び第２半導体層４ｂと呼ぶ場合がある。第１半導体層４ａのバンドギャップエネルギーＥｇ１は、第２半導体層４ｂのバンドギャップエネルギーＥｇ２よりも大きい、つまり、Ｅｇ１＞Ｅｇ２、の関係が成立するとする。上述の一例では、バンドギャップエネルギーが２．１２ｅＶであるＡｌＡｓ層が第１半導体層４ａ、バンドギャップエネルギーが０．３６ｅＶであるＩｎＡｓ層が第２半導体層４ｂとなる。
＜実施の形態１に係る半導体受光素子１００の製造方法＞
　まず、実施の形態１に係る半導体受光素子１００の一例であるＳＡＣＭ型ＡＰＤの製造方法を、以下に説明する。
　ｎ型ＩｎＰ基板２の表面に、ｎ型ＡｌＩｎＡｓバッファ層３と、ｉ型ＡｌＡｓ（層厚２ＭＬ）とｉ型ＩｎＡｓ（層厚２ＭＬ）を交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、ｐ型ＡｌＩｎＡｓ電界緩和層５と、ｎ型ＩｎＧａＡｓ光吸収層６と、ｉ型ＡｌＩｎＡｓ窓層７と、ｎ型ＩｎＰ窓層８と、ｐ型ＩｎＧａＡｓコンタクト層９とを、有機金属気相成長法（ＭＯＶＰＥ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）、あるいは、分子線エピタキシャル成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）などのエピタキシャル結晶成長方法によって順次結晶成長する。
　エピタキシャル結晶成長方法として、ＭＯＶＰＥ法を用いる場合は、結晶成長温度は５５０℃程度が好適であるが、５００℃以上６００℃以下の温度範囲内でもよい。
　上述のエピタキシャル結晶成長後のウエハプロセスにおいて、反応性イオンエッチング、ＣＶＤ（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、蒸着などによる素子領域の加工と成膜、電極形成を実施し、ＳＡＣＭ型ＡＰＤとして機能するために必要な素子構造を形成する。
　エピタキシャル結晶成長後のウエハ表面に、ＣＶＤ法などによってＳｉＯｘ膜を成膜する。ＳｉＯｘ膜は絶縁膜であり、拡散マスクとして機能する。
　フォトリソグラフィ技術及びエッチング技術を用いて、直径４０μｍの円形パターンマスクを使用してパターニングして、ＳｉＯｘ膜に円形の開口部を設ける。ＳｉＯｘ膜を拡散マスクとして、開口部から半導体層の内部に、亜鉛（Ｚｎ）を拡散させるなどの方法によって、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部にＺｎ選択拡散領域１０を形成する。Ｚｎ選択拡散領域１０の半導体層内部の先端部分は、ｉ型ＡｌＩｎＡｓ窓層７中に位置する。Ｚｎ選択拡散領域１０は、ｐ型導電領域として機能する。Ｚｎ選択拡散領域１０の形成後、ＳｉＯｘ膜はウエットエッチングあるいはドライエッチングによって除去する。
　次に、フォトリソグラフィ技術及びエッチング技術を用いて、Ｚｎ選択拡散領域１０上でｐ型ＩｎＧａＡｓコンタクト層９が幅３．０～５．０μｍ程度の円環状に残るように、反応性イオンエッチングなどを用いて加工する。
　その後、ＣＶＤ法などによって、ウエハ表面にＳｉＮｘ表面保護膜１１を成膜する。続いて、フォトリソグラフィ技術及びエッチング技術を用いて、ｐ型ＩｎＧａＡｓコンタクト層９の表面のＳｉＮｘ表面保護膜１１のみを除去する。なお、ＳｉＮｘ表面保護膜１１は、反射防止膜としての機能も有する。
　ｐ型ＩｎＧａＡｓコンタクト層９の表面に、Ｔｉ／Ａｕなどの金属材料を蒸着などにより成膜して、ｐ型電極１２を形成する。
　最後に、ｎ型ＩｎＰ基板２の裏面側を研削し、その後、ＡｕＧｅＮｉなどの金属材料を蒸着などにより成膜して、ｎ型電極１を形成する。
　以上が、実施の形態１に係る半導体受光素子１００の一例であるＳＡＣＭ型ＡＰＤの製造方法である。
＜実施の形態１に係る半導体受光素子１００の動作＞
　上述の製造方法によって作製された実施の形態１に係る半導体受光素子１００の一例であるＳＡＣＭ型ＡＰＤの動作を、以下に説明する。
　まず、ＳＡＣＭ型ＡＰＤのｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１がプラス、表面側に設けられたｐ型電極１２がマイナスとなるように、逆バイアス電圧を外部から印加した状態で保持する。なお、逆バイアス電圧は、アバランシェ増幅が十分に発生する電圧値に設定する。
　逆バイアス電圧が印加されたＳＡＣＭ型ＡＰＤに、ｐ型電極１２側からｐ型導電領域であるＺｎ選択拡散領域１０に光通信で使用される波長帯である波長１．３μｍあるいは１．５５μｍの光を入射させると、ｎ型ＩｎＧａＡｓ光吸収層６において光が吸収されフォトキャリア（電子－ホール対）が発生し、逆バイアス電圧が印加された状態では、電子はｎ型電極１側に、ホールはｐ型電極１２側にそれぞれ移動する。
　逆バイアス電圧が印加されたＳＡＣＭ型ＡＰＤでは、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４内に電子が伝導した際にアバランシェ増幅が発生するように、ｐ型ＡｌＩｎＡｓ電界緩和層５によって、電界強度が制御されている。デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４内において、電子はイオン化して新たな電子－ホール対を生成し、さらに新たに生成された電子及びホールが共にイオン化を引き起こすことによって、電子及びホールが雪崩的に増幅、つまりアバランシェ増幅される。すなわち、フォトキャリアである電子は、ｉ型ＡｌＩｎＡｓ増倍層４内でアバランシェ増幅効果によって増倍されるため、受光した光信号を増幅させることが可能になる。
＜実施の形態１に係る半導体受光素子の作用＞
　電子増倍型であるＳＡＣＭ型ＡＰＤ（半導体受光素子）では、ｎ型ＩｎＧａＡｓ光吸収層内で生成されたフォトキャリアが増倍層内で増倍される際に、電子だけでなくホールも増倍されてＡＰＤ動作時の雑音要因となる。雑音の振幅をｉＮｓ、電子の素電荷をｑ、アバランシェ領域を流れる平均電流値をＩ、帯域をＢ、アバランシェ増倍率をＭ、過剰雑音係数をＦとした場合、受信感度の性能を低下させる雑音成分は、以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　過剰雑音係数Ｆは、ホールと電子の増倍率比を示すイオン化率比ｋを用いて、以下の式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　イオン化率比ｋは材料固有の値を取る。イオン化率比ｋが小さくなる場合は電子が増倍される比率が大きいため、過剰雑音係数Ｆが小さくなることにより、雑音の振幅ｉＮｓも小さくなる。したがって、ＡＰＤ動作時のＳ／Ｎ比において分母となる雑音成分Ｎが小さくなるため、ＡＰＤは高感度な特性を得ることができる。
　イオン化率比ｋは材料固有の値であるため、通常は、基板との格子整合を維持しつつ必要とする層厚が得られるまで結晶成長可能で、かつイオン化率比ｋがなるべく小さい半導体材料が、ＡＰＤを構成する半導体材料として選択される。
　増倍層を構成する半導体材料として、非特許文献１に開示されるような２元化合物半導体（ＡｌＡｓ、ＩｎＡｓ）、あるいは３元化合物半導体（ＡｌｘＩｎ１－ｘＡｓ）を用いて、原子層レベルで結晶成長することにより形成された多層構造のような場合は、通常の半導体材料よりも電子の増倍率を向上させる、あるいはホールの増倍を抑制することができるため、イオン化率比ｋの値をさらに小さくすることが可能となる。
　以上より、デジタルアロイ構造からなる増倍層、例えばＡｌＡｓとＩｎＡｓなどの２元化合物半導体材料を原子層レベルの層厚で積層したＡｌＩｎＡｓをＡＰＤの増倍層を構成する半導体材料として適用し、電界緩和層によって光吸収層にかかる電界よりも増倍層にかかる電界強度を大きくなるように制御したＳＡＣＭ型とすることで、低雑音で、かつ受信感度の高いＳＡＣＭ型ＡＰＤを実現することができる。
　実施の形態１では、ＳＡＣＭ型ＡＰＤの増倍層を構成する半導体材料の一例としてＡｌＩｎＡｓを用いた場合を説明した。増倍層を構成する半導体材料としては、例えば、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓ、ＡｌＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＡｌＩｎＡｓＳｂ、ＡｌＧａＩｎＡｓＳｂなどのＩＩＩ族材料とＶ族材料とを組み合わせて結晶成長可能な半導体材料を、それぞれの中で構成されている２元、３元ないし４元の化合物半導体材料（ＩｎＰ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＡｓ、ＧａＡｓＳｂ、ＡｌＧａＩｎＡｓ、ＡｌＧａＡｓＳｂなど）を原子層レベルで積層した場合でも、ＳＡＣＭ型ＡＰＤの素子特性として同様な改善効果が得られる。
　上述の一例では、デジタルアロイ構造を構成する各層の層厚として、２ＭＬ単位の積層構造を例示した。しかしながら、下地であるｎ型ＩｎＰ基板２に対して結晶欠陥を発生させることなく結晶成長可能な臨界膜厚、例えば５ｎｍまでの層厚で必要な増倍層を構成する積層構造を結晶成長することが可能であれば、一例の組み合わせに限らず、どのような半導体材料の組み合わせでもよい。また、上述のｉ型ＡｌＩｎＡｓ増倍層４はアンドープであるが、増倍層はアンドープに限定されるわけではない。すなわち、増倍層としてのデジタルアロイ構造自体にｎ型またはｐ型の不純物をドーピングしてもよい。
　上述の説明では、Ｚｎ拡散によってｐ型導電領域を形成した場合を一例とした。しかしながら、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７に対してｐ型の導電性を付与する原子であれば、Ｚｎ以外でもｐ型不純物となりうる、例えば、カドミウム（Ｃｄ）、ベリリウム（Ｂｅ）などをｐ型ドーパントとして用いてもよい。Ｚｎ拡散方法は、酸化亜鉛（ＺｎＯ）を用いた固相拡散法、または結晶成長炉を使用したＺｎ気相拡散法でもよく、あるいは、結晶成長によりｐ型コンタクト層を結晶成長してもよい。
　上述の説明では、ＳＡＣＭ型ＡＰＤとして、ｐ型電極１２側からｐ型導電領域であるＺｎ選択拡散領域１０に検出しようとする光を入射させる表面入射型構造を一例として挙げた。しかしながら、本開示は表面入射型構造に限定されるわけではなく、逆にｎ型電極１を円形パターンで開口させ、ｎ型ＩｎＰ基板２の裏面側から光を入射させる裏面入射型構造、あるいはｎ型光吸収層６の端面から光を入射させる端面入射型構造でも、ＳＡＣＭ型ＡＰＤとして同様の効果が期待できる。
＜実施の形態１の効果＞
　以上、実施の形態１に係る半導体受光素子及び半導体受光素子の製造方法によれば、増倍層をデジタルアロイ構造とし、かつ増倍層と光吸収層との間に電界緩和層を設けたので、低雑音であり、かつ受信感度の高い半導体受光素子が安定に得られるという効果を奏する。
実施の形態２．
＜実施の形態２に係る半導体受光素子１１０の素子構造＞
　図２は、実施の形態２に係る半導体受光素子１１０の素子構造を表す断面図である。実施の形態２に係る半導体受光素子１１０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。
　実施の形態２に係る半導体受光素子１００は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、層厚が１０～１００ｎｍであるｉ型ＡｌＩｎＡｓ歪緩和層２１と、キャリア濃度が０．５～１×１０１８ｃｍ－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０１５ｃｍ－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０１５ｃｍ－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。
　実施の形態２に係る半導体受光素子１００は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。
　実施の形態２に係る半導体受光素子１１０は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にｉ型ＡｌＩｎＡｓ歪緩和層２１を設けた点に特徴がある。
　実施の形態２に係る半導体受光素子１１０の製造方法は、エピタキシャル結晶成長の際に、ｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にさらにｉ型ＡｌＩｎＡｓ歪緩和層２１を結晶成長する点のみが実施の形態１と異なるので、製造方法の詳細な説明は省略する。
＜実施の形態２に係る半導体受光素子１１０の作用＞
　ＡＰＤの素子構造では増倍層の上面側に電界緩和層から半導体層としての最表面に位置するｐ型コンタクト層まで、層厚として２μｍ程度の積層構造を結晶成長する必要がある。特に、ＡＰＤとしての動作時に、活性層部分に相当する増倍層及び光吸収層は、結晶品質が悪化すると暗電流が増加し、暗電流に起因する雑音も増加する。したがって、ＡＰＤの受信感度特性が悪化するほか、信頼性への懸念点ともなる。よって、増倍層の近傍での結晶欠陥の発生を防止するため、積層構造自体のストレス、つまり歪みを可能な限り低減することが、高性能かつ高信頼性のＡＰＤを実現するに当たって重要となる。
　デジタルアロイ構造からなる増倍層は、基板と格子定数が一致しない格子不整合である２元ないし３元化合物半導体材料を積層するため、圧縮歪と引張歪とを交互に繰り返しつつ積層していくことになる。このような場合、前述の非特許文献３に開示されている力学的平衡モデルによって、転位が発生する際の実効的ストレスτを計算することができる。すなわち、非特許文献３の図２に開示されるように、実効的ストレスτがゼロ以下になるように積層構造を構成し、デジタルアロイ構造を含む素子構造を結晶成長する際の材料、層厚、順序を制御すれば、転位が発生しない、つまり結晶欠陥が発生しない高品質な結晶成長が実現できるため、素子特性に優れたＡＰＤを得ることが可能となる。
　多重量子井戸構造のように、圧縮歪と引張歪とを交互に繰り返し積層する構造における実効的ストレスτは、非特許文献３によると、以下の式（３）及び各パラメータによって表される。
Figure JPOXMLDOC01-appb-M000003
　Ψ　：　界面とスリップ面のなす角度
　λ　：　転位線とバーガースペクトルのなす角
　ν　：　ポアソン比
　μｘ　：　圧縮歪層のせん断係数
　μｙ　：　引張歪層のせん断係数
　μｘｙ　：　繰り返し積層部分の平均せん断係数
　ｂ　：　バーガースペクトル
　ｃｏｓθ　：　転位線とバーガースペクトルのなす角
　β　：　コア係数（ｃｏｒｅ　ｐａｒａｍｅｔｅｒ）
　ｘ　：　圧縮歪層の歪量
　ｈ　：　圧縮歪層の層厚
　ｙ　：　引張歪層の歪量
　Ｈ　：　引張歪層の層厚
　Ｚ　：　歪緩和層の層厚
　Ｎ　：　圧縮歪層の層数
　Ｌ　：　Ｎｈ＋（Ｎ－１）Ｈの計算値
　ＩｎＰ基板上に圧縮歪層がＩｎＡｓ層、引張歪層がＡｌＡｓ層で構成された層厚５０ｎｍのデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層の上面側に位置する層厚５０ｎｍの歪緩和層の有無の両方の場合について、実効的ストレス値を式（３）に基づき計算した結果を図３に示す。なお、計算パラメータは非特許文献３を参照した。実施の形態２のデジタルアロイ構造を構成するＩｎＡｓ層は圧縮歪層、ＡｌＡｓ層は引張歪層として、それぞれの化合物半導体材料の物性値を用いた。
　デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層を結晶成長する際の実効的ストレスτは、ＩｎＡｓ層が高圧縮歪であるため、素子構造全体にかかる実効的ストレスτが一気に上昇する。一方、ＩｎＡｓ層の直後に結晶成長されるＡｌＡｓ層が圧縮歪とは反対方向に作用する引張歪となるため、実効的ストレスτを緩和する方向に作用する。しかしながら、素子構造全体にかかる実効的ストレスτはＩｎＡｓ層及びＡｌＡｓ層を交互に積層するにつれて徐々に上昇する。
　ＳＡＣＭ型ＡＰＤの活性層部分に相当する電界緩和層及び光吸収層部分を結晶成長する際には、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層の形成において蓄積されたストレスをそのまま引き継ぐことになる。歪緩和層を適用しない場合は、２μｍ程度の層厚を必要とする素子構造の結晶成長を行う際に、実効的ストレスτがゼロを超えているため、転位が発生して結晶品質が悪くなりやすいことが計算結果よりわかる。
　一方、実施の形態２に係る半導体受光素子１１０の一例であるＳＡＣＭ型ＡＰＤのように、ｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にｉ型ＡｌＩｎＡｓ歪緩和層２１のような歪緩和層を挿入した場合は、歪緩和層と光吸収層の結晶成長の際に歪緩和層による歪緩和の効果によって、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４の結晶成長の際に上昇した実効的ストレスτを低減することが可能となる。つまり、歪緩和層の挿入によって、素子構造全体を結晶成長する際に、転位の発生が無い高品質な半導体結晶成長層からなるＳＡＣＭ型ＡＰＤを作製することが可能となる。
　実施の形態２では、歪緩和層の一例としてｉ型ＡｌＩｎＡｓ層を用いた。しかしながら、使用する基板に格子整合する半導体材料であれば、半導体材料はＡｌＩｎＡｓに限定されるわけでない。また、歪緩和層は上述のようなアンドープではなく、例えばｐ型またはｎ型の導電型となるように、不純物をドーピングしていてもよい。
　素子構造全体として実効的ストレスτがゼロを越えないように制御できれば、歪緩和層自体に歪がかかっていても問題は無い。また、歪緩和層自体に歪がかかっていても、デジタルアロイ構造の平均歪みと逆になるように素子構造全体の歪を制御すれば、さらに優れた効果を奏する。
＜実施の形態２の効果＞
　以上、実施の形態２に係る半導体受光素子によれば、ＡｌＩｎＡｓ増倍層とＡｌＩｎＡｓ電界緩和層との間にＡｌＩｎＡｓ歪緩和層を設けたので、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層の形成によって発生するストレスを緩和できるので、高性能でかつ信頼性の高い半導体受光素子が得られるという効果を奏する。
実施の形態３．
＜実施の形態３に係る半導体受光素子１２０の素子構造＞
　図４は、実施の形態３に係る半導体受光素子１２０の素子構造を表す断面図である。実施の形態３に係る半導体受光素子１２０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。
　実施の形態３に係る半導体受光素子１２０は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、層厚１５ｎｍのｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ（ｘ＝０．２５，ｙ＝０．２１８）第１遷移層２２と、キャリア濃度が０．５～１×１０１８ｃｍ－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０１５ｃｍ－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０１５ｃｍ－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。
　実施の形態３に係る半導体受光素子１２０は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。
　実施の形態３に係る半導体受光素子１２０は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間に、層厚１５ｎｍのｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第１遷移層２２を設けた点に特徴がある。
　実施の形態３に係る半導体受光素子１２０の製造方法は、エピタキシャル結晶成長の際に、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にさらにｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第１遷移層２２を結晶成長する点のみが実施の形態１と異なるので、製造方法の詳細な説明は省略する。
＜実施の形態３に係る半導体受光素子１２０の作用＞
　ＡＰＤに光が入射して発生したフォトキャリア、つまり電子及びホールは、逆バイアスに印加された光吸収層内でそれぞれの極性とは逆の方向に移動する。光吸収層内で発生した電子は増倍層内に向けて伝導し、電界緩和層を通過した後に増倍層に到達して、増倍層内でアバランシェ増幅作用が発生する。デジタルアロイ構造からなる増倍層４を適用する場合、デジタルアロイ構造を構成する第１半導体層４ａ及び第２半導体層４ｂとして組み合わせる半導体材料によっては、増倍層自体のバンド構造が変化して、電界緩和層５よりも伝導帯の位置が高くなるため、電子がデジタルアロイ構造からなる増倍層４へと伝導する際の電子障壁ΔＥｃとなる場合がある。
　このような状態では電子がデジタルアロイ構造からなる増倍層４に到達するためには、この電子障壁ΔＥｃを越えるためのエネルギーが必要となる。特に、低駆動電圧下での高速応答の際には、電子障壁ΔＥｃは電子の移動に対する障害となる可能性がある。したがって、図４に示すように、デジタルアロイ構造からなる増倍層４と電界緩和層５との間に、例えばデジタルアロイ構造からなる増倍層４のバンドギャップエネルギーＥｇと電界緩和層５のバンドギャップエネルギーＥｇｂとの間のバンドギャップエネルギーＥｇｍを有する化合物半導体材料である、層厚１５ｎｍのｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ（ｘ＝０．２５，ｙ＝０．２１８）第１遷移層２２を挿入することによって、電子がデジタルアロイ構造からなる増倍層４へ伝導する際の電子障壁ΔＥｃを小さくすることが可能となるため、高速応答が可能なＳＡＣＭ型ＡＰＤを得ることができる。
　図５は実施の形態３に係る半導体受光素子１２０の各層のバンドギャップエネルギーの関係を説明する図であり、図５Ａは第１遷移層２２が無い場合、図５Ｂは第１遷移層２２が有る場合をそれぞれ表す図である。図５Ａに示すように、電界緩和層５とデジタルアロイ構造からなる増倍層４が接している場合は、電界緩和層５からデジタルアロイ構造からなる増倍層４へと電子が移動するには、電子障壁ΔＥｃを越える必要があった。
　一方、図５Ｂに示すように、電界緩和層５とデジタルアロイ構造からなる増倍層４の間に第１遷移層２２を設けた場合は、電界緩和層５から第１遷移層２２へと電子が移動するには電子障壁ΔＥｃより小さい電子障壁ΔＥｃ１を越えればよく、また、第１遷移層２２からデジタルアロイ構造からなる増倍層４へと電子が移動するには電子障壁ΔＥｃより小さい電子障壁ΔＥｃ２を越えればよい。以上のように、電界緩和層５とデジタルアロイ構造からなる増倍層４の間に第１遷移層２２を設けることにより、実効的な電子障壁は低減することが分かる。
　すなわち、実施の形態３に係る半導体受光素子１２０は、デジタルアロイ構造からなる増倍層４と電界緩和層５との間に形成され、デジタルアロイ構造からなる増倍層４のバンドギャップエネルギーＥｇと電界緩和層５のバンドギャップエネルギーＥｇｂの間のバンドギャップエネルギーＥｇｍを有し、デジタルアロイ構造からなる増倍層４の歪を緩和する第１遷移層２２を備える。
　実施の形態３に係る半導体受光素子１２０では、第１遷移層２２の一例としてｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ層を用いた。しかしながら、デジタルアロイ構造からなる増倍層４のバンドギャップエネルギーＥｇと電界緩和層５のバンドギャップエネルギーＥｇｂの間のバンドギャップエネルギー値を持つ半導体材料であれば、上述の一例で示したＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ層に限定されるわけではなく、他の半導体材料でもよい。また、第１遷移層２２が、デジタルアロイ構造を構成する層と同一の組成の半導体層を組み合わせて構成されていると制御が容易となる。つまり、上述の一例のように、デジタルアロイ構造がＡｌ、Ｉｎ、及びＡｓで構成されている場合は、第１遷移層２２も同じく、Ａｌ、Ｉｎ、及びＡｓで構成すれば、結晶成長時の制御が容易となる。なお、第１遷移層２２がアンドープでなく、例えばｐ型またはｎ型の導電型になるように、不純物がドーピングされていてもよい。
＜実施の形態３の効果＞
　以上、実施の形態３に係る半導体受光素子によれば、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層とｐ型ＡｌＩｎＡｓ電界緩和層との間にｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第１遷移層を設けたので、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層と電界緩和層との間に発生する電子障壁が実効的に減少するので、キャリア伝導性が改善するため、高速動作が可能な半導体受光素子が得られるという効果を奏する。
実施の形態４．
＜実施の形態４に係る半導体受光素子１３０の素子構造＞
　図６は、実施の形態４に係る半導体受光素子１３０の素子構造を表す断面図である。実施の形態４に係る半導体受光素子１３０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。
　実施の形態４に係る半導体受光素子１３０は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚１５ｎｍのｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ（ｘ＝０．２５，ｙ＝０．２１８）第２遷移層２３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、キャリア濃度が０．５～１×１０１８ｃｍ－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０１５ｃｍ－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０１５ｃｍ－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０１８ｃｍ－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。
　実施の形態４に係る半導体受光素子１３０は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。
　実施の形態４に係る半導体受光素子１３０は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｎ型ＡｌＩｎＡｓバッファ層３とｉ型ＡｌＩｎＡｓ増倍層４との間に、層厚１５ｎｍのｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第２遷移層２３を設けた点に特徴がある。
　実施の形態４に係る半導体受光素子１３０の製造方法は、エピタキシャル結晶成長の際に、ｎ型ＡｌＩｎＡｓバッファ層３とｉ型ＡｌＩｎＡｓ増倍層４との間にさらにｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第２遷移層２３を結晶成長する点のみが実施の形態１と異なるので、製造方法の詳細な説明は省略する。
＜実施の形態４に係る半導体受光素子１３０の作用＞
　実施の形態３に係る半導体受光素子１２０では、光がＡＰＤに入射し、光吸収層で発生したフォトキャリアの電子が電界緩和層を通過して増倍層に到達する際の電子障壁ΔＥｃについての改善効果を示した。しかしながら、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４自体のバンド構造では、基板側のｎ型ＡｌＩｎＡｓバッファ層３、あるいは電界緩和層５よりも伝導帯の位置が低く、電子にとって障壁となる場合がある。
　このような状態ではデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４内で増幅された電子がｐ型ＩｎＧａＡｓコンタクト層９にキャリアとして伝導するまでに、ｎ型ＡｌＩｎＡｓバッファ層３及びｎ型ＩｎＰ基板２との間に存在する電子障壁を越えるためのエネルギーが必要となり、特に、低電圧下でのＳＡＣＭ型ＡＰＤの高速動作に対する障害となる可能性がある。
　実施の形態４に係る半導体受光素子１３０の一例であるＳＡＣＭ型ＡＰＤは、図６に示すように、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とｎ型ＡｌＩｎＡｓバッファ層３との間に、例えばｉ型ＡｌＩｎＡｓ増倍層４のバンドギャップエネルギーＥｇとｎ型ＡｌＩｎＡｓバッファ層３のバンドギャップエネルギーＥｇｓとの間のバンドギャップエネルギーＥｇｎ、つまり、Ｅｇ＞Ｅｇｎ＞Ｅｇｓの関係となる半導体材料であるＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ（ｘ＝０．２５、ｙ＝０．２１８）からなり層厚１５ｎｍ程度の第２遷移層２３として挿入することで、ｉ型ＡｌＩｎＡｓ増倍層４を通過した電子がｐ型ＩｎＧａＡｓコンタクト層９へ伝導する際の電子障壁ΔＥｃを小さくすることができるため、高速動作が可能になるという効果を奏する。
　図７は実施の形態４に係る半導体受光素子における各層のバンドギャップエネルギーの関係を説明する図であり、図７Ａは、第２遷移層２３が無い場合、図７Ｂは第２遷移層２３が有る場合をそれぞれ表す図である。図７Ａに示すように、デジタルアロイ構造からなる増倍層４とバッファ層３が接している場合は、デジタルアロイ構造からなる増倍層４からバッファ層３へと電子が移動するには電子障壁ΔＥｃ’を越える必要がある。
　一方、図７Ｂに示すように、デジタルアロイ構造からなる増倍層４とバッファ層３の間に第２遷移層２３を設けた場合は、デジタルアロイ構造からなる増倍層４から第２遷移層２３へと電子が移動するには電子障壁ΔＥｃ’より小さい電子障壁ΔＥｃ３を越えればよく、また、第２遷移層２３からバッファ層３へと電子が移動するには電子障壁ΔＥｃ’より小さい電子障壁ΔＥｃ４を越えればよい。以上のように、デジタルアロイ構造からなる増倍層４とバッファ層３との間に第２遷移層２３を設けることにより、実効的な電子障壁は低減することが分かる。
　さらに、上述のｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第２遷移層２３の挿入によって、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４で蓄積されたストレスが低減するという効果も同様に奏する。
　実施の形態４では、第２遷移層２３を構成する半導体材料の一例としてｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ層を適用したが、第２遷移層２３のバンドギャップエネルギーＥｇｎ、ｉ型ＡｌＩｎＡｓ増倍層４のバンドギャップエネルギーＥｇ、及びｎ型ＡｌＩｎＡｓバッファ層３のバンドギャップエネルギーＥｇｓとの間で、Ｅｇ＞Ｅｇｎ＞Ｅｇｓの関係が成立する半導体材料であれば同様に適用可能である。また、第２遷移層２３が、デジタルアロイ構造を構成する層と同じ組成の層を組み合わせて構成されていると制御が容易となる。さらに、第２遷移層２３が一例のようなアンドープでなく、例えばｐ型またはｎ型の導電型となるように、不純物をドーピングしていてもよい。
＜実施の形態４の効果＞
　以上、実施の形態４に係る半導体受光素子によれば、デジタルアロイ構造からなる増倍層とｎ型バッファ層との間に第２遷移層を設けたので、デジタルアロイ構造からなる増倍層とｎ型バッファ層との間に発生する電子障壁が減少する結果、キャリア伝導性が改善するため、高速動作が可能な半導体受光素子が得られるという効果を奏する。
実施の形態５．
＜実施の形態５に係る半導体受光素子１４０の素子構造＞
　図８は、実施の形態５に係る半導体受光素子１４０の素子構造を表す断面図である。実施の形態１に係る半導体受光素子１４０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。
　実施の形態５に係る半導体受光素子１４０の各層の構成は、実施の形態１に係る半導体受光素子１００の各層の構成と基本的には同一であるが、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄの細部の構成が異なる。したがって、以下では、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄの構成のみを説明する。
　デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄは、層厚が０．０５～０．２μｍであり、ｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したものであるが、図８に示すように、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄとして最後に積層した層、つまり最表面側の層がｉ型ＡｌＡｓ層となる。かかる構成を適用するのは、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄを構成する２つの層であるｉ型ＡｌＡｓ層及びｉ型ＩｎＡｓ層について、両者の中でバンドギャップエネルギーがより大きい方であるｉ型ＡｌＡｓ層を最表面側の層とするためである。
　以下に、より一般的に説明する。
　デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄを構成する、半導体材料がそれぞれ異なる２層が、第１半導体層４ａ及び第２半導体層４ｂであるとする。ここで、第１半導体層４ａのバンドギャップエネルギーＥｇ１は、第２半導体層４ｂのバンドギャップエネルギーＥｇ２よりも大きい、つまり、Ｅｇ１＞Ｅｇ２、とする。なお、上述の一例では、バンドギャップエネルギーＥｇ１が２．１２ｅＶであるＡｌＡｓ層が第１半導体層４ａ、バンドギャップエネルギーＥｇ２が０．３６ｅＶであるＩｎＡｓ層が第２半導体層４ｂとなる。
　デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄは、層厚が０．０５～０．２μｍであり、第１半導体層４ａと第２半導体層４ｂとを交互に複数回積層したものであるが、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄとして最後に積層した層、つまり最表面側の層が第１半導体層４ａとなる。すなわち、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄにおいてｐ型ＡｌＩｎＡｓ電界緩和層５に対向する層は、第１半導体層４ａとなる。
　実施の形態５に係る半導体受光素子１４０の製造方法は、実施の形態１に係る半導体受光素子１００の製造方法とほぼ同一なので、製造方法の詳細な説明は省略する。
＜実施の形態５の作用＞
　ｎ型ＩｎＰ基板２に垂直方向の電界強度分布を図９に示す。ＳＡＣＭ型ＡＰＤではキャリアがアバランシェ増倍されるように、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄにかかる電界強度を大きくする。一方、ｎ型ＩｎＧａＡｓ光吸収層６においてはキャリアが増倍しないようにするため、ｎ型ＩｎＧａＡｓ光吸収層６の電界強度を低減させるために、ｐ型ＡｌＩｎＡｓ電界緩和層５を用いて電界強度を制御する。この場合、ｉ型ＡｌＩｎＡｓ増倍層４ｄの最大電界強度Ｅｍａｘは、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄのバンドギャップエネルギーＥｇと、以下の式（４）に表される関係にある。
Figure JPOXMLDOC01-appb-M000004
　式（４）から、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄのバンドギャップエネルギーＥｇが大きいほど最大電界強度Ｅｍａｘも大きくなるので、ＳＡＣＭ型ＡＰＤとして制御できる電圧を大きく取れることが分かる。例えば、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄを、ＩｎＡｓ層とＡｌＡｓ層の２元化合物半導体材料で構成する場合、バンドギャップエネルギーがより大きいＡｌＡｓ層をデジタルアロイ構造の最表面層とすることで、素子全体における最大電界強度Ｅｍａｘを大きくすることができる。
　図１０は、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄの最表面層をＡｌＡｓ層とした場合と、ＩｎＡｓ層とした場合の最大電界強度Ｅｍａｘを比較したものである。図１０から、最表面層をＡｌＡｓ層とした場合の最大電界強度Ｅｍａｘは４．４×１０５ｋＶ／ｃｍであるのに対して、最表面層をＩｎＡｓ層とした場合の最大電界強度Ｅｍａｘは３．８×１０５ｋＶ／ｃｍであり、最表面層をＡｌＡｓ層とする方が、より大きい最大電界強度Ｅｍａｘが得られることが分かる。
　また、バンドギャップエネルギーがより大きい半導体材料が増倍層の最表面に存在することで、局所的な電界が電界緩和層と増倍層との界面で発生した場合でも、電界に対する耐性が強くなり、さらに、キャリア伝導を阻害する電子障壁ΔＥｃも小さくすることが可能となる。
　実施の形態５では、一例としてデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄにおけるＡｌＡｓ層を最表面層とする構成について説明した。しかしながら、デジタルアロイ構造からなる増倍層を構成する２種類の半導体層の中で、バンドギャップエネルギーがより大きい方の半導体層を最表面層にすれば同様の効果を奏する。また、半導体材料は限定しなくても、バンドギャップエネルギーの大小関係を満たせば、同様の効果を奏する。
　デジタルアロイ構造からなる増倍層を構成する２種類の半導体層は、上述の一例で示したような２元化合物半導体材料に限定されるものではなく、例えば、ＡｌｘＩｎ１－ｘＡｓのような３元化合物半導体材料、あるいはＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓのような４元化合物半導体材料でもよい。さらに、増倍層は一例に示したようなアンドープでなく、例えばｐ型またはｎ型の導電型となるように不純物をドーピングしてもよい。
＜実施の形態５の効果＞
　以上、実施の形態５に係る半導体受光素子によれば、デジタルアロイ構造からなる増倍層を構成する２種類の半導体層の中で、バンドギャップエネルギーが大きい方の半導体層を最表面層としたので、デジタルアロイ構造からなる増倍層内における最大電界強度が大きくなり、動作可能な電圧の制御幅を広げることができるため、高速動作が可能な半導体受光素子が得られるという効果を奏する。
　本開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
１　ｎ型電極、２　ｎ型ＩｎＰ基板、３　ｎ型ＡｌＩｎＡｓバッファ層、４、４ｄ　ｉ型ＡｌＩｎＡｓ増倍層、４ａ　第１半導体層、４ｂ　第２半導体層、５　ｐ型ＡｌＩｎＡｓ電界緩和層、６　ｎ型ＩｎＧａＡｓ光吸収層、７　ｉ型ＡｌＩｎＡｓ窓層、８　ｎ型ＩｎＰ窓層、９　ｐ型ＩｎＧａＡｓコンタクト層、１０　Ｚｎ選択拡散領域、１１　ＳｉＮｘ表面保護膜、１２　ｐ型電極、２１　ｉ型ＡｌＩｎＡｓ歪緩和層、２２　ｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第１遷移層、２３　ｉ型ＡｌｘＧａｙＩｎ１－ｘ－ｙＡｓ第２遷移層、１００、１１０、１２０、１３０、１４０　半導体受光素子

Claims (18)

  1. 　半導体基板と、
    　前記半導体基板上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり前記第１半導体層よりもバンドギャップエネルギーが小さい第２半導体層が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層と、
    　前記増倍層上に形成され、入射光を吸収して前記フォトキャリアを生成する光吸収層と、
    　前記増倍層と前記光吸収層との間に形成された電界緩和層と、
    を備える半導体受光素子。
  2. 　前記第１半導体層の層厚が単原子層のＮ倍（１≦Ｎ≦５）であり、前記第２半導体層の層厚が単原子層のＭ倍（１≦Ｍ≦５）の層厚であることを特徴とする請求項１に記載の半導体受光素子。
  3. 　前記第１半導体層と前記第２半導体層とを交互に積層する積層回数が５回以上３００回以下であることを特徴とする請求項１または２に記載の半導体受光素子。
  4. 　前記第１半導体層及び前記第２半導体層は、それぞれＡｌＡｓ層及びＩｎＡｓ層であることを特徴とする請求項１から３のいずれか１項に記載の半導体受光素子。
  5. 　前記光吸収層は、ＩｎＧａＡｓによって構成されることを特徴とする請求項１から４のいずれか１項に記載の半導体受光素子。
  6. 　前記増倍層と前記電界緩和層との間に形成され、前記増倍層の歪を緩和する歪緩和層をさらに備えることを特徴とする請求項１から５のいずれか１項に記載の半導体受光素子。
  7. 　前記歪緩和層は、前記増倍層を構成する半導体材料と同一の組成の半導体材料からなることを特徴とする請求項６に記載の半導体受光素子。
  8. 　前記歪緩和層は、ＡｌＩｎＡｓによって構成されることを特徴とする請求項６または７に記載の半導体受光素子。
  9. 　前記増倍層と前記電界緩和層との間に形成され、前記増倍層のバンドギャップエネルギーと前記電界緩和層のバンドギャップエネルギーの間のバンドギャップエネルギー値を有し、前記増倍層の歪を緩和する第１遷移層をさらに備えることを特徴とする請求項１から５のいずれか１項に記載の半導体受光素子。
  10. 　前記第１遷移層は、ＡｌＧａＩｎＡｓによって構成されることを特徴とする請求項９に記載の半導体受光素子。
  11. 　前記半導体基板と前記増倍層との間に形成されたバッファ層と、
    　前記増倍層と前記バッファ層との間に、前記増倍層のバンドギャップエネルギーと前記バッファ層のバンドギャップエネルギーの間のバンドギャップエネルギー値を有し、前記増倍層の歪を緩和する第２遷移層と、をさらに備えることを特徴とする請求項１から５のいずれか１項に記載の半導体受光素子。
  12. 　前記第２遷移層は、ＡｌＧａＩｎＡｓによって構成されることを特徴とする請求項１１に記載の半導体受光素子。
  13. 　前記増倍層において前記電界緩和層に対向する層は、前記第１半導体層であることを特徴とする請求項１から５のいずれか１項に記載の半導体受光素子。
  14. 　ｎ型ＩｎＰ基板上に、ｎ型ＡｌＩｎＡｓバッファ層と、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなるＡｌＡｓ層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなるＩｎＡｓ層が交互に複数回積層されたデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層と、ｐ型ＡｌＩｎＡｓ電界緩和層と、ｎ型ＩｎＧａＡｓ光吸収層と、ｉ型ＡｌＩｎＡｓ窓層と、ｎ型ＩｎＰ窓層と、ｐ型ＩｎＧａＡｓコンタクト層と、を順次エピタキシャル結晶成長する工程と、
    　前記ｎ型ＩｎＰ窓層及びｉ型ＡｌＩｎＡｓ窓層の一部にＺｎ選択拡散領域を形成する工程と、
    を備える半導体受光素子の製造方法。
  15. 　前記エピタキシャル結晶成長はＭＯＶＰＥ法またはＭＢＥ法によって行われることを特徴とする請求項１４に記載の半導体受光素子の製造方法。
  16. 　前記エピタキシャル結晶成長はＭＯＶＰＥ法によって行われ、結晶成長温度は５００℃以上６００℃以下の範囲内であることを特徴とする請求項１４に記載の半導体受光素子の製造方法。
  17. 　前記ＡｌＡｓ層の層厚が単原子層のＮ倍（１≦Ｎ≦５）であり、前記ＩｎＡｓ層の層厚が単原子層のＭ倍（１≦Ｍ≦５）の層厚であることを特徴とする請求項１４から１６のいずれか１項に記載の半導体受光素子の製造方法。
  18. 　前記ＡｌＡｓ層と前記ＩｎＡｓ層とを交互に積層する積層回数が５回以上３００回以下であることを特徴とする請求項１４から１７のいずれか１項に記載の半導体受光素子の製造方法。
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