JPH06164052A - 半導体発光装置およびその製造方法 - Google Patents
半導体発光装置およびその製造方法Info
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- JPH06164052A JPH06164052A JP31316992A JP31316992A JPH06164052A JP H06164052 A JPH06164052 A JP H06164052A JP 31316992 A JP31316992 A JP 31316992A JP 31316992 A JP31316992 A JP 31316992A JP H06164052 A JPH06164052 A JP H06164052A
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Abstract
(57)【要約】
【目的】 光通信用光源として重要である高抵抗層埋め
込み構造半導体発光装置およびその製造方法を提供す
る。 【効果】 第一の導電型を有する半導体基板４と、該半
導体基板４上に配置され、第一の導電型を有するバッフ
ァ層２、および活性層１を少なくとも含み、且つストラ
イプ状に形成された第一のメサストライプ９と、 半絶
縁性高低抗層を少なくとも有する電流阻止層５が、前記
メサストライプ９の両側面に配置される半導体発光装置
において、前記電流阻止層５内の半絶縁性高低抗層と活
性層１との間が、素子全体を平坦化させるように素子全
面に配置される第二の導電型を有する埋め込み層７によ
って隔てられている。
込み構造半導体発光装置およびその製造方法を提供す
る。 【効果】 第一の導電型を有する半導体基板４と、該半
導体基板４上に配置され、第一の導電型を有するバッフ
ァ層２、および活性層１を少なくとも含み、且つストラ
イプ状に形成された第一のメサストライプ９と、 半絶
縁性高低抗層を少なくとも有する電流阻止層５が、前記
メサストライプ９の両側面に配置される半導体発光装置
において、前記電流阻止層５内の半絶縁性高低抗層と活
性層１との間が、素子全体を平坦化させるように素子全
面に配置される第二の導電型を有する埋め込み層７によ
って隔てられている。
Description
【０００１】
【産業上の利用分野】本発明は、光通信用光源として重
要である高抵抗層埋め込み構造半導体発光装置およびそ
の製造方法に関するものである。
要である高抵抗層埋め込み構造半導体発光装置およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半絶縁性高低抗ＩｎＰ結晶を埋め
込み層とする半絶縁性高低抗層埋め込み構造半導体レー
ザは、素子容量が小さく、高速変調が可能となることか
ら、大容量光通信用光源として重要視されている。
込み層とする半絶縁性高低抗層埋め込み構造半導体レー
ザは、素子容量が小さく、高速変調が可能となることか
ら、大容量光通信用光源として重要視されている。
【０００３】図４に従来の半絶縁性高低抗層埋め込み構
造半導体レーザの概略を示す。図中、０１は活性層，０
２はバッファ層，０３はクラッド層，０４は電極層，０
５は基板，０６は埋め込み層，０７はマスクを各々図示
する。
造半導体レーザの概略を示す。図中、０１は活性層，０
２はバッファ層，０３はクラッド層，０４は電極層，０
５は基板，０６は埋め込み層，０７はマスクを各々図示
する。
【０００４】この半絶縁性高低抗層埋め込み構造半導体
レーザは、３μｍ程度の厚い埋め込み層０６を必要とす
るため、埋め込み層０６の形成時におけるメサストライ
プの高さもまた３μｍ程度と高くなる。
レーザは、３μｍ程度の厚い埋め込み層０６を必要とす
るため、埋め込み層０６の形成時におけるメサストライ
プの高さもまた３μｍ程度と高くなる。
【０００５】このような高いメサストライプの両わき
を、半絶縁性高低抗ＩｎＰ結晶の成長が容易である有機
金属気相成長法によって埋め込もうとすると、図４に示
すような結晶の異常成長部分０８や溝０９が発生し、素
子の平坦化が実現できない。
を、半絶縁性高低抗ＩｎＰ結晶の成長が容易である有機
金属気相成長法によって埋め込もうとすると、図４に示
すような結晶の異常成長部分０８や溝０９が発生し、素
子の平坦化が実現できない。
【０００６】このため、従来、メサストライプの形成工
程において、図５に示すようなマスクに庇０１０を設
け、異常成長の発生を抑えていた（参考文献：真田達行
ほかアブライド フィジックス レターズ ｖｏｌ．５
１（１９８７）１０５４−１０５６）
程において、図５に示すようなマスクに庇０１０を設
け、異常成長の発生を抑えていた（参考文献：真田達行
ほかアブライド フィジックス レターズ ｖｏｌ．５
１（１９８７）１０５４−１０５６）
【０００７】
【発明が解決しようとする課題】しかし、庇０１０の形
成にはウエットエッチングを必要とするため、メサスト
ライプ幅の制御が困難となるばかりでなく、プロセス工
程の途中において当該庇０１０が破損すると、平坦化埋
め込みができなくなり、素子作製歩留まりを著しく損な
うことになる。
成にはウエットエッチングを必要とするため、メサスト
ライプ幅の制御が困難となるばかりでなく、プロセス工
程の途中において当該庇０１０が破損すると、平坦化埋
め込みができなくなり、素子作製歩留まりを著しく損な
うことになる。
【０００８】一方、電流阻止層として用いられる半絶縁
性高低抗ＩｎＰ結晶は、ＩｎＰにＦｅをドーピングする
ことで得られるが、Ｆｅは深い準位を形成し非発光再結
合中心となる。このため、ＦｅをドーピングしたＩｎＰ
結晶が活性層に直接接するような構造の半導体レーザで
は、Ｆｅが活性層中に拡散したり、あるいは、電流阻止
層形成時の再成長界面の一部である活性層側面にＦｅが
パイルアップするなどして、素子の高効率動作ならびに
長期安定動作を阻むことになる。
性高低抗ＩｎＰ結晶は、ＩｎＰにＦｅをドーピングする
ことで得られるが、Ｆｅは深い準位を形成し非発光再結
合中心となる。このため、ＦｅをドーピングしたＩｎＰ
結晶が活性層に直接接するような構造の半導体レーザで
は、Ｆｅが活性層中に拡散したり、あるいは、電流阻止
層形成時の再成長界面の一部である活性層側面にＦｅが
パイルアップするなどして、素子の高効率動作ならびに
長期安定動作を阻むことになる。
【０００９】このように、従来の半絶縁性高低抗層埋め
込み構造半導体レーザには、素子作製、ならびに素子構
造上の問題があった。
込み構造半導体レーザには、素子作製、ならびに素子構
造上の問題があった。
【００１０】本発明は上記事情に鑑み、素子の高効率動
作、長期安定動作が可能な半絶縁性高低抗層埋め込み構
造半導体発光素子およびその簡便な製造方法を提供する
ことを目的とする。
作、長期安定動作が可能な半絶縁性高低抗層埋め込み構
造半導体発光素子およびその簡便な製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成する本発
明に係る半導体装置の構成は、第一の導電型を有する半
導体基板と、該半導体基板上に配置され、第一の導電型
を有するバッファ層、および活性層を少なくとも含み、
且つストライプ状に形成されたメサストライプと、半絶
縁性高低抗層を少なくとも有する電流阻止層が、前記メ
サストライプの両側面に配置される半導体発光装置にお
いて、前記電流阻止層内の半絶縁性高低抗層と活性層と
の間が、素子全体を平坦化させるように素子全面に配置
される第二の導電型を有する埋め込み層によって隔てら
れている、ことを特徴とする。
明に係る半導体装置の構成は、第一の導電型を有する半
導体基板と、該半導体基板上に配置され、第一の導電型
を有するバッファ層、および活性層を少なくとも含み、
且つストライプ状に形成されたメサストライプと、半絶
縁性高低抗層を少なくとも有する電流阻止層が、前記メ
サストライプの両側面に配置される半導体発光装置にお
いて、前記電流阻止層内の半絶縁性高低抗層と活性層と
の間が、素子全体を平坦化させるように素子全面に配置
される第二の導電型を有する埋め込み層によって隔てら
れている、ことを特徴とする。
【００１２】また、一方の本発明に係る半導体装置の製
造方法の構成は、（１）第一の導電型を有する半導体基
板上に、少なくとも第一の導電型を有するバッファ層、
活性層、および第二の導電型を有するクラッド層をこの
順次積層して積層体を形成する工程と、（２）該積層体
上に、誘電体薄膜からなる所定の形状のマスクを形成す
る工程と、（３）該マスクを介して、少くとも前記活性
層までエッチングし、第二のメサストライプを形成する
工程と、（４）該第二のメサストライプを備えた半導体
基体表面全面に誘電体薄膜を形成し、第二のメサストラ
イプの上面、側面、ならびにエッチングによって露出し
た半導体表面上に誘電体薄膜を形成する工程と、（５）
少なくとも、エッチングによって露出した半導体表面上
に形成した誘電体薄膜を除去し、半導体表面を再度露出
させるとともに、上面、ならびに側面が誘電体薄膜によ
って被覆されている第三のメサストライプを形成する工
程と、（６）第三のメサストライプを被覆する誘電体薄
膜をエッチング用マスクとして、半導体基板、あるいは
半導体層を所定の深さまでエッチングし、メサストライ
プ上面とメサストライプ上部側面の一部が誘電体薄膜か
らなるマスクによって被覆されている、第三のメサスト
ライプを形成する工程と、（７）該マスクを選択成長用
マスクとして、該第三のメサストライプの両わきに、少
なくとも半絶縁性高低抗結晶層を含む電流阻止層を配置
する工程と、（８）該マスクを除去する工程と、（９）
素子全体を平坦化するよう素子基体全面に、基板と反対
導電型の埋め込み層を形成することで、活性層側面に該
埋め込み層を配置し、活性層と半絶縁性高低抗層を隔て
る工程と、（１０）引き続き、電極層を形成する工程
と、を備えたことを特徴とする。
造方法の構成は、（１）第一の導電型を有する半導体基
板上に、少なくとも第一の導電型を有するバッファ層、
活性層、および第二の導電型を有するクラッド層をこの
順次積層して積層体を形成する工程と、（２）該積層体
上に、誘電体薄膜からなる所定の形状のマスクを形成す
る工程と、（３）該マスクを介して、少くとも前記活性
層までエッチングし、第二のメサストライプを形成する
工程と、（４）該第二のメサストライプを備えた半導体
基体表面全面に誘電体薄膜を形成し、第二のメサストラ
イプの上面、側面、ならびにエッチングによって露出し
た半導体表面上に誘電体薄膜を形成する工程と、（５）
少なくとも、エッチングによって露出した半導体表面上
に形成した誘電体薄膜を除去し、半導体表面を再度露出
させるとともに、上面、ならびに側面が誘電体薄膜によ
って被覆されている第三のメサストライプを形成する工
程と、（６）第三のメサストライプを被覆する誘電体薄
膜をエッチング用マスクとして、半導体基板、あるいは
半導体層を所定の深さまでエッチングし、メサストライ
プ上面とメサストライプ上部側面の一部が誘電体薄膜か
らなるマスクによって被覆されている、第三のメサスト
ライプを形成する工程と、（７）該マスクを選択成長用
マスクとして、該第三のメサストライプの両わきに、少
なくとも半絶縁性高低抗結晶層を含む電流阻止層を配置
する工程と、（８）該マスクを除去する工程と、（９）
素子全体を平坦化するよう素子基体全面に、基板と反対
導電型の埋め込み層を形成することで、活性層側面に該
埋め込み層を配置し、活性層と半絶縁性高低抗層を隔て
る工程と、（１０）引き続き、電極層を形成する工程
と、を備えたことを特徴とする。
【００１３】
【作用】本発明による素子は、電流阻止層を構成する半
絶縁性高低抗ＩｎＰ結晶と活性層の間が、素子全体を平
坦化させるべく配置された、基板と反対導電型の埋め込
み層の一部によって隔てられている。すなわち、本発明
では、活性層を備えたメサストライプにおいて、選択成
長用マスクをメサストライプ上部側面において配置する
ので、このようなメサストライプの両わきを埋め込み成
長すると、メサストライプ上部側面は、マスクが配置さ
れているため結晶が付着せず、異常成長が抑えられる。
さらに、活性層側面をを被覆するようにメサストライプ
側面にマスクを配置することで、ＦｅドープＩｎＰ埋め
込み層と活性層の接触を避けることができる。
絶縁性高低抗ＩｎＰ結晶と活性層の間が、素子全体を平
坦化させるべく配置された、基板と反対導電型の埋め込
み層の一部によって隔てられている。すなわち、本発明
では、活性層を備えたメサストライプにおいて、選択成
長用マスクをメサストライプ上部側面において配置する
ので、このようなメサストライプの両わきを埋め込み成
長すると、メサストライプ上部側面は、マスクが配置さ
れているため結晶が付着せず、異常成長が抑えられる。
さらに、活性層側面をを被覆するようにメサストライプ
側面にマスクを配置することで、ＦｅドープＩｎＰ埋め
込み層と活性層の接触を避けることができる。
【００１４】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１５】図１は、本発明の一実施例である、ｎ基板
半絶縁性高低抗層埋め込み構造半導体レーザの構造図で
ある。図中、活性層１は、発光波長1.５５μｍに相当す
るＩｎＧａＡｓＰ半導体結晶である。この活性層１は、
ｎ−ＩｎＰ基板４上の第１のメサストライプ９内におい
て、ｐ−ＩｎＰクラッド層３とｎ−ＩｎＰバッファ層２
に上下から挟まれている。電流阻止層領域には、半絶縁
性高低抗ＩｎＰ結晶層からなる電流阻止層５と、ｎ−Ｉ
ｎＰ層からなるスペーサ層６とが配置されている。ｐ−
ＩｎＰ埋め込み層７とｐ−ＩｎＧａＡｓからなる電極層
８とは、素子全面に配置されており、活性層１と半絶縁
性高低抗ＩｎＰ結晶層からなる電流阻止層５との間は、
ｐ−ＩｎＰ埋め込み層７によって隔てられている。ｎ型
電極１０は、基板裏面の全面に形成されており、ｐ型電
極１１は、素子上面に形成されている。
半絶縁性高低抗層埋め込み構造半導体レーザの構造図で
ある。図中、活性層１は、発光波長1.５５μｍに相当す
るＩｎＧａＡｓＰ半導体結晶である。この活性層１は、
ｎ−ＩｎＰ基板４上の第１のメサストライプ９内におい
て、ｐ−ＩｎＰクラッド層３とｎ−ＩｎＰバッファ層２
に上下から挟まれている。電流阻止層領域には、半絶縁
性高低抗ＩｎＰ結晶層からなる電流阻止層５と、ｎ−Ｉ
ｎＰ層からなるスペーサ層６とが配置されている。ｐ−
ＩｎＰ埋め込み層７とｐ−ＩｎＧａＡｓからなる電極層
８とは、素子全面に配置されており、活性層１と半絶縁
性高低抗ＩｎＰ結晶層からなる電流阻止層５との間は、
ｐ−ＩｎＰ埋め込み層７によって隔てられている。ｎ型
電極１０は、基板裏面の全面に形成されており、ｐ型電
極１１は、素子上面に形成されている。
【００１６】次に図２を参照して、本実施例の製造工程
を説明する。
を説明する。
【００１７】（工程１）先ず、（１００）面ｎ型ＩｎＰ
基板４（キャリア濃度２×１０18cm -3）上に、Ｓｅをド
ーパントとするｎ−ＩｎＰバッファ層２（キャリア濃度
１×１０18cm-3、厚さ0.２μｍ）、発光波長1.５５μｍ
に相当するノンドープＩｎＧａＡｓＰ活性層１（厚さ0.
１５μｍ）、Ｚｎをドーパントとするｐ−ＩｎＰクラッ
ド層３（キャリア濃度１×１０18cm-3、厚さ0.２μ
ｍ）、およびノンドープＩｎＧａＡｓバッファ層１２
（厚さ約0.１μｍ）を、減圧有機金属気相成長法によ
り、順次積層する。
基板４（キャリア濃度２×１０18cm -3）上に、Ｓｅをド
ーパントとするｎ−ＩｎＰバッファ層２（キャリア濃度
１×１０18cm-3、厚さ0.２μｍ）、発光波長1.５５μｍ
に相当するノンドープＩｎＧａＡｓＰ活性層１（厚さ0.
１５μｍ）、Ｚｎをドーパントとするｐ−ＩｎＰクラッ
ド層３（キャリア濃度１×１０18cm-3、厚さ0.２μ
ｍ）、およびノンドープＩｎＧａＡｓバッファ層１２
（厚さ約0.１μｍ）を、減圧有機金属気相成長法によ
り、順次積層する。
【００１８】（工程２）ノンドープＩｎＧａＡｓバッフ
ァ層１２の上面中央に、幅1.５μｍ、厚さ0.２μｍのＳ
ｉＯ2 マスク１３を配置する（図２（Ａ）参照）。
ァ層１２の上面中央に、幅1.５μｍ、厚さ0.２μｍのＳ
ｉＯ2 マスク１３を配置する（図２（Ａ）参照）。
【００１９】（工程３）ＳｉＯ2 マスク１３をエッチン
グ用マスクとして、反応性イオンエッチング法により、
半導体基板４までエッチングし、幅1.５μｍ、高さ0.８
μｍの第二のメサストライプ１４ならびにエッチング基
板表面１６を形成する（図２（Ｂ）参照）。
グ用マスクとして、反応性イオンエッチング法により、
半導体基板４までエッチングし、幅1.５μｍ、高さ0.８
μｍの第二のメサストライプ１４ならびにエッチング基
板表面１６を形成する（図２（Ｂ）参照）。
【００２０】（工程４）第二のメサストライプ１４を含
む素子基体全面にＳｉＯ2 膜１５を形成する（図２
（Ｃ）参照）。
む素子基体全面にＳｉＯ2 膜１５を形成する（図２
（Ｃ）参照）。
【００２１】（工程５）エッチング基体表面１６が露出
するまでＳｉＯ2 膜１５をエッチングし、上面、および
側面がＳｉＯ2 膜１５によって被覆された第三のメサス
トライプ１７を形成する（図２（Ｄ）参照）。
するまでＳｉＯ2 膜１５をエッチングし、上面、および
側面がＳｉＯ2 膜１５によって被覆された第三のメサス
トライプ１７を形成する（図２（Ｄ）参照）。
【００２２】（工程６）第三のメサストライプ１７の上
面、および側面を被覆するＳｉＯ2膜１５をエッチング
用マスクとして、反応性イオンエッチング法によりエッ
チングを行い、上面、および上部側面の一部にＳｉＯ2
膜１５を配置した、幅1.５μｍ、高さ４μｍの第四のメ
サストライプ１８を形成する（図３（Ａ）参照）。
面、および側面を被覆するＳｉＯ2膜１５をエッチング
用マスクとして、反応性イオンエッチング法によりエッ
チングを行い、上面、および上部側面の一部にＳｉＯ2
膜１５を配置した、幅1.５μｍ、高さ４μｍの第四のメ
サストライプ１８を形成する（図３（Ａ）参照）。
【００２３】（工程７）次に、ＩｎＰにＦｅをドーピン
グすることで得られる半絶縁性高低抗ＩｎＰ結晶からな
る電流阻止層５、ならびにＳｅをドーパントとするｎ−
ＩｎＰ結晶からなるスペーサ層６（キャリア濃度１×１
０18cm-3、厚さ0.２μｍ）によって、第四のメサストラ
イプ１８の両わきを埋め込む（図３（Ｂ）参照）。
グすることで得られる半絶縁性高低抗ＩｎＰ結晶からな
る電流阻止層５、ならびにＳｅをドーパントとするｎ−
ＩｎＰ結晶からなるスペーサ層６（キャリア濃度１×１
０18cm-3、厚さ0.２μｍ）によって、第四のメサストラ
イプ１８の両わきを埋め込む（図３（Ｂ）参照）。
【００２４】（工程８）ＳｉＯ2 膜１５のマスク、ノン
ドープＩｎＧａＡｓバッファ層１２を除去する（図３
（Ｃ）参照）。
ドープＩｎＧａＡｓバッファ層１２を除去する（図３
（Ｃ）参照）。
【００２５】（工程９）活性層側面の溝１９を埋め込ん
で素子全体を平坦化するように、素子全面にｐ−ＩｎＰ
埋め込み層７（キャリア濃度５×１０17cm-3、厚さ1.５
μｍ）、ｐ−ＩｎＧａＡｓ電極層８（キャリア濃度１×
１０18cm-3、厚さ0.５μｍ）を液相成長法により形成す
る。このとき、ｐ−ＩｎＰ埋め込み層成長時には、活性
層側面がメルトバックされ、活性層側面のダメージ層が
取り除かれる（図３（Ｄ）参照）。
で素子全体を平坦化するように、素子全面にｐ−ＩｎＰ
埋め込み層７（キャリア濃度５×１０17cm-3、厚さ1.５
μｍ）、ｐ−ＩｎＧａＡｓ電極層８（キャリア濃度１×
１０18cm-3、厚さ0.５μｍ）を液相成長法により形成す
る。このとき、ｐ−ＩｎＰ埋め込み層成長時には、活性
層側面がメルトバックされ、活性層側面のダメージ層が
取り除かれる（図３（Ｄ）参照）。
【００２６】（工程１０）最後にｎ型電極１０、ｐ型電
極１１を各々形成し、個々のレーザに切り出すことで、
図１に示すような構造のレーザを得た。
極１１を各々形成し、個々のレーザに切り出すことで、
図１に示すような構造のレーザを得た。
【００２７】製作された半導体レーザの室温における特
性は、発振しきい値電流１５mA、最高出力は２５mWであ
り、変調強度が３dB低下する遮断周波数は１３GHz であ
った。これらの値は、従来の半絶縁性高低抗ＩｎＰ層埋
め込み構造半導体レーザでえられている値に比べて、遜
色のない値である。
性は、発振しきい値電流１５mA、最高出力は２５mWであ
り、変調強度が３dB低下する遮断周波数は１３GHz であ
った。これらの値は、従来の半絶縁性高低抗ＩｎＰ層埋
め込み構造半導体レーザでえられている値に比べて、遜
色のない値である。
【００２８】なお本実施例では、活性層１としてＩｎＧ
ａＡｓＰ半導体層のみからなるものについて述べた。こ
れに対して多重量子井戸構造や歪層超格子など複数の半
導体層から構成される活性層を備えた半導体レーザの場
合、さらには、回析格子を備えた半導体レーザの場合に
おいても、本実施例と同様な構造の半絶縁性高低抗Ｉｎ
Ｐ層埋め込み構造半導体レーザを得ることができる。
ａＡｓＰ半導体層のみからなるものについて述べた。こ
れに対して多重量子井戸構造や歪層超格子など複数の半
導体層から構成される活性層を備えた半導体レーザの場
合、さらには、回析格子を備えた半導体レーザの場合に
おいても、本実施例と同様な構造の半絶縁性高低抗Ｉｎ
Ｐ層埋め込み構造半導体レーザを得ることができる。
【００２９】
【発明の効果】以上のべてきたように、本発明では、半
絶縁性高低抗ＩｎＰ結晶を形成する際、メサストライプ
上面だけでなく、側面においてもＳｉＯ2 膜等のマスク
を配置することで埋め込み成長を行った。この方法によ
り、異常成長するとなく平坦化埋め込み成長が可能とな
り、厚い半絶縁性高低抗層を備えた埋め込み構造半導体
レーザを作製することができた。このため、従来厚い埋
め込み層の形成に必要であった、庇を備えたマスクの作
製といったプロセスが省略され、素子作製が容易になる
とともに、素子作製中における庇の破損といった問題が
なくなり、素子作製歩留まりが著しく向上した。また、
本発明では、素子作製上、活性層とＦｅドープＩｎＰ結
晶が直接接することがなく、活性層側面へのＦｅのパイ
ルアップや活性層中へのＦｅ拡散といった問題が回避さ
れる。さらに、活性層側面を液相成長法によって埋め込
むことで、活性層側面がメルトバックされ、活性層側面
の高品質化が達成でき、素子の長期安定動作が可能とな
った。
絶縁性高低抗ＩｎＰ結晶を形成する際、メサストライプ
上面だけでなく、側面においてもＳｉＯ2 膜等のマスク
を配置することで埋め込み成長を行った。この方法によ
り、異常成長するとなく平坦化埋め込み成長が可能とな
り、厚い半絶縁性高低抗層を備えた埋め込み構造半導体
レーザを作製することができた。このため、従来厚い埋
め込み層の形成に必要であった、庇を備えたマスクの作
製といったプロセスが省略され、素子作製が容易になる
とともに、素子作製中における庇の破損といった問題が
なくなり、素子作製歩留まりが著しく向上した。また、
本発明では、素子作製上、活性層とＦｅドープＩｎＰ結
晶が直接接することがなく、活性層側面へのＦｅのパイ
ルアップや活性層中へのＦｅ拡散といった問題が回避さ
れる。さらに、活性層側面を液相成長法によって埋め込
むことで、活性層側面がメルトバックされ、活性層側面
の高品質化が達成でき、素子の長期安定動作が可能とな
った。
【図１】本発明の一実施例に係る半絶縁性高低抗層埋め
込み構造半導体レーザの概略図である。
込み構造半導体レーザの概略図である。
【図２】実施例の製造工程の概略を示す。
【図３】同じく実施例の製造工程の概略を示す。
【図４】従来技術の半絶縁性高低抗層埋め込み構造半導
体レーザの概略図である。
体レーザの概略図である。
【図５】従来技術の半絶縁性高低抗層埋め込み構造半導
体レーザの概略図である。
体レーザの概略図である。
１ 活性層（発光波長1.５５μｍのＩｎＧａＡｓＰ結
晶） ２ ｎ−ＩｎＰバッファ層 ３ ｐ−ＩｎＰクラッド層 ４ ｎ−ＩｎＰ基板 ５ 電流阻止層（半絶縁性高低抗ＩｎＰ結晶） ６ スペーサ層（ｎ−ＩｎＰ結晶） ７ ｐ−ＩｎＰ埋め込み層 ８ ｐ−ＩｎＧａＡｓ電極層 ９ 第一のメサストライプ １０ ｎ型電極 １１ ｐ型電極 １２ ノンドープＩｎＧａＡｓバッファ層 １３ ＳｉＯ2 マスク １４ 第二のメサストライプ １５ ＳｉＯ2 膜 １６ エッチング基板表面 １７ 第三のメサストライプ １８ 第四のメサストライプ １９ 溝
晶） ２ ｎ−ＩｎＰバッファ層 ３ ｐ−ＩｎＰクラッド層 ４ ｎ−ＩｎＰ基板 ５ 電流阻止層（半絶縁性高低抗ＩｎＰ結晶） ６ スペーサ層（ｎ−ＩｎＰ結晶） ７ ｐ−ＩｎＰ埋め込み層 ８ ｐ−ＩｎＧａＡｓ電極層 ９ 第一のメサストライプ １０ ｎ型電極 １１ ｐ型電極 １２ ノンドープＩｎＧａＡｓバッファ層 １３ ＳｉＯ2 マスク １４ 第二のメサストライプ １５ ＳｉＯ2 膜 １６ エッチング基板表面 １７ 第三のメサストライプ １８ 第四のメサストライプ １９ 溝
Claims (2)
- 【請求項１】 第一の導電型を有する半導体基板と、 該半導体基板上に配置され、第一の導電型を有するバッ
ファ層、および活性層を少なくとも含み、且つストライ
プ状に形成されたメサストライプと、 半絶縁性高低抗層を少なくとも有する電流阻止層が、前
記メサストライプの両側面に配置される半導体発光装置
において、 前記電流阻止層内の半絶縁性高低抗層と活性層との間
が、素子全体を平坦化させるように素子全面に配置され
る第二の導電型を有する埋め込み層によって隔てられて
いる、 ことを特徴とする半導体発光装置。 - 【請求項２】 （１）第一の導電型を有する半導体基板
上に、少なくとも第一の導電型を有するバッファ層、活
性層、および第二の導電型を有するクラッド層をこの順
次積層して積層体を形成する工程と、 （２）該積層体上に、誘電体薄膜からなる所定の形状の
マスクを形成する工程と、 （３）該マスクを介して、少くとも前記活性層までエッ
チングし、第二のメサストライプを形成する工程と、 （４）該第二のメサストライプを備えた半導体基体表面
全面に誘電体薄膜を形成し、第二のメサストライプの上
面、側面、ならびにエッチングによって露出した半導体
表面上に誘電体薄膜を形成する工程と、 （５）少なくとも、エッチングによって露出した半導体
表面上に形成した誘電体薄膜を除去し、半導体表面を再
度露出させるとともに、上面、ならびに側面が誘電体薄
膜によって被覆されている第三のメサストライプを形成
する工程と、 （６）第三のメサストライプを被覆する誘電体薄膜をエ
ッチング用マスクとして、半導体基板、あるいは半導体
層を所定の深さまでエッチングし、メサストライプ上面
とメサストライプ上部側面の一部が誘電体薄膜からなる
マスクによって被覆されている、第三のメサストライプ
を形成する工程と、 （７）該マスクを選択成長用マスクとして、該第三のメ
サストライプの両わきに、少なくとも半絶縁性高低抗結
晶層を含む電流阻止層を配置する工程と、 （８）該マスクを除去する工程と、 （９）素子全体を平坦化するよう素子基体全面に、基板
と反対導電型の埋め込み層を形成することで、活性層側
面に該埋め込み層を配置し、活性層と半絶縁性高低抗層
を隔てる工程と、 （１０）引き続き、電極層を形成する工程と、 を備えたことを特徴とする半導体発光装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316992A JPH06164052A (ja) | 1992-11-24 | 1992-11-24 | 半導体発光装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316992A JPH06164052A (ja) | 1992-11-24 | 1992-11-24 | 半導体発光装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164052A true JPH06164052A (ja) | 1994-06-10 |
Family
ID=18037941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31316992A Withdrawn JPH06164052A (ja) | 1992-11-24 | 1992-11-24 | 半導体発光装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6193408B1 (en) | 1999-03-19 | 2001-02-27 | Yoshino Gypsum Co., Ltd. | Mixer |
-
1992
- 1992-11-24 JP JP31316992A patent/JPH06164052A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6193408B1 (en) | 1999-03-19 | 2001-02-27 | Yoshino Gypsum Co., Ltd. | Mixer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |