JPH0513889A - 半導体発光装置およびその製造方法 - Google Patents
半導体発光装置およびその製造方法Info
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- JPH0513889A JPH0513889A JP3167098A JP16709891A JPH0513889A JP H0513889 A JPH0513889 A JP H0513889A JP 3167098 A JP3167098 A JP 3167098A JP 16709891 A JP16709891 A JP 16709891A JP H0513889 A JPH0513889 A JP H0513889A
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Abstract
(57)【要約】
【目的】 高効率，高出力動作の埋め込み構造半導体発
光装置およびその製造方法を提供する。 【構成】 ｎ−ＩｎＰ基板２上に積層されたｎ−ＩｎＰ
バッファ層４，ＩｎＧａＡｓＰ層１０，ｐ型ＩｎＰクラ
ッド層９から成るダブルヘテロエピタキシャル層におい
て、共振器部分１１の両側に溝１７を形成し、この溝１
７により共振器部分１１から分離されたダブルヘテロエ
ピタキシャル層内のｐ−ＩｎＰ層９をブロック層として
用いる。埋め込み層形成工程では半絶縁性高抵抗層６の
みを形成すればよいので、反応管にＦｅ以外のドーパン
トを流す必要がなく、バックグラウンドキャリア濃度の
変動を抑えることができる。
光装置およびその製造方法を提供する。 【構成】 ｎ−ＩｎＰ基板２上に積層されたｎ−ＩｎＰ
バッファ層４，ＩｎＧａＡｓＰ層１０，ｐ型ＩｎＰクラ
ッド層９から成るダブルヘテロエピタキシャル層におい
て、共振器部分１１の両側に溝１７を形成し、この溝１
７により共振器部分１１から分離されたダブルヘテロエ
ピタキシャル層内のｐ−ＩｎＰ層９をブロック層として
用いる。埋め込み層形成工程では半絶縁性高抵抗層６の
みを形成すればよいので、反応管にＦｅ以外のドーパン
トを流す必要がなく、バックグラウンドキャリア濃度の
変動を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、埋め込み構造の半導体
発光装置、およびその製造方法に関するものである。
発光装置、およびその製造方法に関するものである。
【０００２】
【従来の技術】この種半導体発光装置の一例として、半
絶縁性高抵抗ＩｎＰ結晶を埋め込み層とする埋め込み構
造の半導体レーザは、素子容量が小さく、高速変調が可
能となることから、大容量光伝送用光源として重要視さ
れている。
絶縁性高抵抗ＩｎＰ結晶を埋め込み層とする埋め込み構
造の半導体レーザは、素子容量が小さく、高速変調が可
能となることから、大容量光伝送用光源として重要視さ
れている。
【０００３】かかる従来例（佐々木他 ジャーナル オ
ブ ライトウエイブ テクノロジーｖｏｌ．８，Ｎｏ．
９（１９９０）ｐｐ．１３４３）を図１１に示す。図１
１において、１０１はｎ型ＩｎＰ基板、１０２は半絶縁
性高抵抗ＩｎＰ埋め込み層、１０３はｎ型ＩｎＰブロッ
ク層、１０４はｐ型ＩｎＰクラッド層、１０５はｐ+型
ＩｎＧａＡｓＰ電極層、１０６はＳｉＯ2 絶縁層、１０
７はＴｉ／Ｐｔ／Ａｕｐ側電極である。１０８はＴｉ／
Ａｕ ｎ側電極である。１０９および１１０は基板１０
１上にメサストライプ形状に配置されたそれぞれＭＱＷ
層およびｎ型ＩｎＧａＡｓＰ層である。
ブ ライトウエイブ テクノロジーｖｏｌ．８，Ｎｏ．
９（１９９０）ｐｐ．１３４３）を図１１に示す。図１
１において、１０１はｎ型ＩｎＰ基板、１０２は半絶縁
性高抵抗ＩｎＰ埋め込み層、１０３はｎ型ＩｎＰブロッ
ク層、１０４はｐ型ＩｎＰクラッド層、１０５はｐ+型
ＩｎＧａＡｓＰ電極層、１０６はＳｉＯ2 絶縁層、１０
７はＴｉ／Ｐｔ／Ａｕｐ側電極である。１０８はＴｉ／
Ａｕ ｎ側電極である。１０９および１１０は基板１０
１上にメサストライプ形状に配置されたそれぞれＭＱＷ
層およびｎ型ＩｎＧａＡｓＰ層である。
【０００４】ここで、半絶縁性ＩｎＰ結晶１０２は、Ｉ
ｎＰへＦｅをドーピングすることで得られる。Ｆｅをド
ーピングしたＩｎＰ層１０２とｐ型ＩｎＰクラッド層１
０４との間にｎ型ＩｎＰブロック層１０３を挿入するこ
とでｐｎ接合を形成し、ｐ型ＩｎＰクラッド層１０４か
らＦｅドープＩｎＰ層１０２への正孔の注入を防いでい
る。
ｎＰへＦｅをドーピングすることで得られる。Ｆｅをド
ーピングしたＩｎＰ層１０２とｐ型ＩｎＰクラッド層１
０４との間にｎ型ＩｎＰブロック層１０３を挿入するこ
とでｐｎ接合を形成し、ｐ型ＩｎＰクラッド層１０４か
らＦｅドープＩｎＰ層１０２への正孔の注入を防いでい
る。
【０００５】ＩｎＰ層１０２中のＦｅは、電子トラップ
型の深い準位を形成し、ｎ型導電層のみと接している場
合、電子の注入を防ぎ、ＦｅドープＩｎＰ層は電流注入
阻止層として機能する。しかし、ＦｅドープＩｎＰ層１
０２がｎ型導電層とｐ型導電層の両方に接している場
合、ｐ型導電層から正孔が注入し、同時にｎ型導電層か
ら電子が注入するダブルインジェクションが生じる。そ
して、このダブルインジェクションによる電子と正孔の
再結合電流がもれ電流成分となる。このため、半絶縁性
高抵抗ＩｎＰ結晶を埋め込み層１０２とする埋め込み構
造の半導体レーザでは、素子構造上、埋め込み層がｐ型
クラッド層１０４およびｎ型ブロック層１０３の両方と
接するため、埋め込み層１０２を通じてのリーク電流が
発生し、高効率かつ高出力動作ができないという問題点
があった。
型の深い準位を形成し、ｎ型導電層のみと接している場
合、電子の注入を防ぎ、ＦｅドープＩｎＰ層は電流注入
阻止層として機能する。しかし、ＦｅドープＩｎＰ層１
０２がｎ型導電層とｐ型導電層の両方に接している場
合、ｐ型導電層から正孔が注入し、同時にｎ型導電層か
ら電子が注入するダブルインジェクションが生じる。そ
して、このダブルインジェクションによる電子と正孔の
再結合電流がもれ電流成分となる。このため、半絶縁性
高抵抗ＩｎＰ結晶を埋め込み層１０２とする埋め込み構
造の半導体レーザでは、素子構造上、埋め込み層がｐ型
クラッド層１０４およびｎ型ブロック層１０３の両方と
接するため、埋め込み層１０２を通じてのリーク電流が
発生し、高効率かつ高出力動作ができないという問題点
があった。
【０００６】この問題点を解決する方法として、従来、
半絶縁性高抵抗ＩｎＰ結晶とクラッド層との間に、クラ
ッド層とは反対の導電型を有するブロック層を挿入する
方法が提案されている。この従来例（柳瀬他 特開昭６
３−１３３５８７号）を図１２に示す。図１２におい
て、１１１はｎ型ＩｎＰ基板、１１２はｎ型ＩｎＰバッ
ファ層、１１３はｐ型ＩｎＰブロック層、１１４はＦｅ
をドープした半絶縁性高抵抗ＩｎＰ層、１１５はＳｉＯ
2 絶縁層、１１６はｐ側電極、１１７はｎ側電極、１１
８は活性層、１１９はｐ型ＩｎＰクラッド層である。
半絶縁性高抵抗ＩｎＰ結晶とクラッド層との間に、クラ
ッド層とは反対の導電型を有するブロック層を挿入する
方法が提案されている。この従来例（柳瀬他 特開昭６
３−１３３５８７号）を図１２に示す。図１２におい
て、１１１はｎ型ＩｎＰ基板、１１２はｎ型ＩｎＰバッ
ファ層、１１３はｐ型ＩｎＰブロック層、１１４はＦｅ
をドープした半絶縁性高抵抗ＩｎＰ層、１１５はＳｉＯ
2 絶縁層、１１６はｐ側電極、１１７はｎ側電極、１１
８は活性層、１１９はｐ型ＩｎＰクラッド層である。
【０００７】この素子では、ＦｅをドーピングしたＩｎ
Ｐ層１１４とｎ型ＩｎＰバッファ層１１２との間にｐ型
ＩｎＰブロック層１１３を挿入することでｐｎ接合を形
成し、このｐｎ接合の障壁によってｎ型ＩｎＰ基板１１
１からＦｅドープＩｎＰ層１１４への正孔あるいは電子
の注入を防いでいる。
Ｐ層１１４とｎ型ＩｎＰバッファ層１１２との間にｐ型
ＩｎＰブロック層１１３を挿入することでｐｎ接合を形
成し、このｐｎ接合の障壁によってｎ型ＩｎＰ基板１１
１からＦｅドープＩｎＰ層１１４への正孔あるいは電子
の注入を防いでいる。
【０００８】
【発明が解決しようとする課題】いずれの場合も、ダブ
ルインジェクションによるリーク電流が低減され高効率
動作を可能としている。しかしながら、図１１、および
図１２に示すような従来例では、素子作製上、以下に述
べるような問題点があった。
ルインジェクションによるリーク電流が低減され高効率
動作を可能としている。しかしながら、図１１、および
図１２に示すような従来例では、素子作製上、以下に述
べるような問題点があった。
【０００９】すなわち、これら従来例では、埋め込み層
形成工程において、ＦｅドープＩｎＰ結晶のほかにｎ
型、あるいはｐ型ＩｎＰ結晶からなるブロック層を成長
させる必要がある。これらブロック層を成長させると、
たとえば、Ｓｅなどのｎ型ドーパント、あるいはＺｎな
どのｐ型ドーパントが反応管内に残留し、バックグラウ
ンドキャリア濃度の変動を招いてしまう。ＩｎＰにＦｅ
をドーピングすることで高抵抗化させるためには、この
バックグラウンドキャリア濃度を１×１０16ｃｍ-3程度
以下に抑えなければならず、バックグラウンドキャリア
濃度が変動すると、場合によっては、ＦｅドープＩｎＰ
結晶の抵抗値の低減を招き、ＦｅドープＩｎＰ結晶が電
流阻止層として機能しなくなってしまう。このようなこ
とは、特に、同一の反応管で埋め込み層形成を多数回行
う場合に、素子作製歩留りを著しく低減することにな
る。
形成工程において、ＦｅドープＩｎＰ結晶のほかにｎ
型、あるいはｐ型ＩｎＰ結晶からなるブロック層を成長
させる必要がある。これらブロック層を成長させると、
たとえば、Ｓｅなどのｎ型ドーパント、あるいはＺｎな
どのｐ型ドーパントが反応管内に残留し、バックグラウ
ンドキャリア濃度の変動を招いてしまう。ＩｎＰにＦｅ
をドーピングすることで高抵抗化させるためには、この
バックグラウンドキャリア濃度を１×１０16ｃｍ-3程度
以下に抑えなければならず、バックグラウンドキャリア
濃度が変動すると、場合によっては、ＦｅドープＩｎＰ
結晶の抵抗値の低減を招き、ＦｅドープＩｎＰ結晶が電
流阻止層として機能しなくなってしまう。このようなこ
とは、特に、同一の反応管で埋め込み層形成を多数回行
う場合に、素子作製歩留りを著しく低減することにな
る。
【００１０】そこで、本発明の目的は、高効率で高出力
動作する埋め込み構造の半導体発光装置およびその製造
方法を提供することにある。
動作する埋め込み構造の半導体発光装置およびその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明半導体発光装置は、ｎ型ＩｎＰ基板
と、該基板上に配置されたｎ型ＩｎＰバッファ層と、該
ｎ型ＩｎＰバッファ層の一部分、活性層、およびｐ型Ｉ
ｎＰクラッド層がこの順序に、ストライプ状に配置され
たメサストライプ部分と、前記ｎ型ＩｎＰバッファ層の
上に配置された、少なくともｐ型ＩｎＰ層およびＩｎＧ
ａＡｓＰ層を含む半導体多層膜と、前記メサストライプ
部分の両側に、当該メサストライプ部分と前記半導体多
層膜を隔て、前記ｎ型バッファ層に達し、または前記ｎ
型ＩｎＰ基板内に終結するよう形成された溝と、該溝の
部分を埋め込む、Ｆｅを含有した半絶縁性高抵抗ＩｎＰ
結晶からなる電流阻止層とを具えたことを特徴とする。
るために、本発明半導体発光装置は、ｎ型ＩｎＰ基板
と、該基板上に配置されたｎ型ＩｎＰバッファ層と、該
ｎ型ＩｎＰバッファ層の一部分、活性層、およびｐ型Ｉ
ｎＰクラッド層がこの順序に、ストライプ状に配置され
たメサストライプ部分と、前記ｎ型ＩｎＰバッファ層の
上に配置された、少なくともｐ型ＩｎＰ層およびＩｎＧ
ａＡｓＰ層を含む半導体多層膜と、前記メサストライプ
部分の両側に、当該メサストライプ部分と前記半導体多
層膜を隔て、前記ｎ型バッファ層に達し、または前記ｎ
型ＩｎＰ基板内に終結するよう形成された溝と、該溝の
部分を埋め込む、Ｆｅを含有した半絶縁性高抵抗ＩｎＰ
結晶からなる電流阻止層とを具えたことを特徴とする。
【００１２】本発明製造方法は、ｎ型ＩｎＰ基板上に、
少なくとも、ｎ型ＩｎＰバッファ層、活性層およびｐ型
ＩｎＰクラッド層をこの順序に積層して半導体多層膜形
成する工程と、前記ｐ型クラッド層に所定の形状のマス
クを設ける工程と、前記マスクを介して、前記半導体多
層膜をエッチングして溝を形成し、それにより形成され
るメサ部分と前記半導体多層膜のうちの残余の部分とを
分離する工程と、前記半導体多層膜の残余の部分の上の
マスクのみを除去する工程と、前記半導体多層膜の残余
の部分の上および前記溝の内側に電流阻止層を形成する
工程と、前記メサ部分上に残存するマスクを除去する工
程と、前記電流阻止層と前記メサ部分上面によって形成
される溝の部分、および前記電流阻止層の上面にｐ型Ｉ
ｎＰクラッド層および電極層をこの順序に積層する工程
とを具えたことを特徴とする。
少なくとも、ｎ型ＩｎＰバッファ層、活性層およびｐ型
ＩｎＰクラッド層をこの順序に積層して半導体多層膜形
成する工程と、前記ｐ型クラッド層に所定の形状のマス
クを設ける工程と、前記マスクを介して、前記半導体多
層膜をエッチングして溝を形成し、それにより形成され
るメサ部分と前記半導体多層膜のうちの残余の部分とを
分離する工程と、前記半導体多層膜の残余の部分の上の
マスクのみを除去する工程と、前記半導体多層膜の残余
の部分の上および前記溝の内側に電流阻止層を形成する
工程と、前記メサ部分上に残存するマスクを除去する工
程と、前記電流阻止層と前記メサ部分上面によって形成
される溝の部分、および前記電流阻止層の上面にｐ型Ｉ
ｎＰクラッド層および電極層をこの順序に積層する工程
とを具えたことを特徴とする。
【００１３】
【作用】本発明では、ｎ型ＩｎＰ基板と半絶縁性高抵抗
ＩｎＰ埋め込み層との間に、電子の拡散注入を防ぐｐ型
ＩｎＰからなるブロック層を有する構造を、埋め込み層
の形成工程において、半絶縁性高抵抗ＩｎＰ結晶のみを
成長させることで実現できる素子構造を提供する。
ＩｎＰ埋め込み層との間に、電子の拡散注入を防ぐｐ型
ＩｎＰからなるブロック層を有する構造を、埋め込み層
の形成工程において、半絶縁性高抵抗ＩｎＰ結晶のみを
成長させることで実現できる素子構造を提供する。
【００１４】従来は、埋め込み層形成工程において、半
絶縁性高抵抗ＩｎＰ結晶のほかに、導電型ブロック層を
形成しなければなならず、このため反応管内に残留不純
物が生じるといった問題があった。これに対して、本発
明では、ｎ型ＩｎＰ基板上に活性層を形成する工程にお
いて成長されるｐ型ＩｎＰ層を、ＦｅドープＩｎＰ層へ
の電子の拡散注入を防ぐブロック層として用いる。すな
わち、基板上において積層されたｎ型ＩｎＰバッファ
層，活性層、およびｐ型ＩｎＰクラッド層からなるダブ
ルヘテロエピタキシャル層において、共振器に相当する
部分の両側に溝を形成し、この溝によって共振器部分か
ら分離されたダブルヘテロエピタキシャル層内のｐ型Ｉ
ｎＰクラッド層をブロック層として用いる。このため、
埋め込み層形成工程においては、半絶縁性高抵抗のＦｅ
ドープＩｎＰ層のみを形成すればよく、したがって反応
管内にＦｅ以外のドーパントを流す必要がなくなり、バ
ックグラウンドキャリア濃度の変動を抑えることが可能
となる。
絶縁性高抵抗ＩｎＰ結晶のほかに、導電型ブロック層を
形成しなければなならず、このため反応管内に残留不純
物が生じるといった問題があった。これに対して、本発
明では、ｎ型ＩｎＰ基板上に活性層を形成する工程にお
いて成長されるｐ型ＩｎＰ層を、ＦｅドープＩｎＰ層へ
の電子の拡散注入を防ぐブロック層として用いる。すな
わち、基板上において積層されたｎ型ＩｎＰバッファ
層，活性層、およびｐ型ＩｎＰクラッド層からなるダブ
ルヘテロエピタキシャル層において、共振器に相当する
部分の両側に溝を形成し、この溝によって共振器部分か
ら分離されたダブルヘテロエピタキシャル層内のｐ型Ｉ
ｎＰクラッド層をブロック層として用いる。このため、
埋め込み層形成工程においては、半絶縁性高抵抗のＦｅ
ドープＩｎＰ層のみを形成すればよく、したがって反応
管内にＦｅ以外のドーパントを流す必要がなくなり、バ
ックグラウンドキャリア濃度の変動を抑えることが可能
となる。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１６】図１は、本発明の一実施例として、ｎ基板
上にＦｅドープＩｎＰ埋め込み構造を設けた半導体レー
ザの構造を示す断面図である。
上にＦｅドープＩｎＰ埋め込み構造を設けた半導体レー
ザの構造を示す断面図である。
【００１７】図１において、１は活性層を示し、この活
性層１は、発光波長１．３０μｍに相当するＩｎＧａＡ
ｓＰ半導体結晶である。活性層１は、ｎ+ 型ＩｎＰ基板
２上においてｐ+ 型ＩｎＰクラッド層３とｎ型ＩｎＰバ
ッファ層４に上下から挟まれている。ｐ+ 型ＩｎＰクラ
ッド層３の上には、ｐ型電極１２と良好なコンタクトが
得られるように、ｐ+ 型ＩｎＧａＡｓＰからなる電極層
５が設けられている。ＦｅドープＩｎＰによる半絶縁性
高抵抗の電流阻止層６とｎ+ 型ＩｎＰ基板２との間は、
基板２から電流阻止層６への電子の拡散を防ぐためのブ
ロック層７によって隔てられている。このブロック層７
は、ｐ+ 型ＩｎＰ層９を発光波長１．３μｍに相当する
ノンドープＩｎＧａＡｓＰ半導体結晶層８および１２に
よって挟まれた三層構造の半導体多層膜となっている。
また、共振器部分を構成するメサストライプ１１とブロ
ック層７との間は、ＦｅドープＩｎＰ層６によって隔て
られている。ｎ型電極１３は、ｎ+ 型ＩｎＰ基板２の全
面に配置され、およびｐ型電極１２は、素子上面に配置
されている。
性層１は、発光波長１．３０μｍに相当するＩｎＧａＡ
ｓＰ半導体結晶である。活性層１は、ｎ+ 型ＩｎＰ基板
２上においてｐ+ 型ＩｎＰクラッド層３とｎ型ＩｎＰバ
ッファ層４に上下から挟まれている。ｐ+ 型ＩｎＰクラ
ッド層３の上には、ｐ型電極１２と良好なコンタクトが
得られるように、ｐ+ 型ＩｎＧａＡｓＰからなる電極層
５が設けられている。ＦｅドープＩｎＰによる半絶縁性
高抵抗の電流阻止層６とｎ+ 型ＩｎＰ基板２との間は、
基板２から電流阻止層６への電子の拡散を防ぐためのブ
ロック層７によって隔てられている。このブロック層７
は、ｐ+ 型ＩｎＰ層９を発光波長１．３μｍに相当する
ノンドープＩｎＧａＡｓＰ半導体結晶層８および１２に
よって挟まれた三層構造の半導体多層膜となっている。
また、共振器部分を構成するメサストライプ１１とブロ
ック層７との間は、ＦｅドープＩｎＰ層６によって隔て
られている。ｎ型電極１３は、ｎ+ 型ＩｎＰ基板２の全
面に配置され、およびｐ型電極１２は、素子上面に配置
されている。
【００１８】図２〜図１０に本実施例の半導体発光装置
の製造工程の各段階において形成される製品の断面図を
工程順に示す。先ず、図２に示すように、（１００）面
ｎ型ＩｎＰ基板２（キャリア濃度２×１０18ｃｍ-3）上
に、Ｓｅをドーパントとするｎ型ＩｎＰバッファ層４
（キャリア濃度１×１０18ｃｍ-3、厚さ１μｍ），発光
波長１．３０ミクロンに相当するノンドープＩｎＧａＡ
ｓＰ層１０（厚さ０．１５μｍ），Ｚｎをドーパントと
するｐ型ＩｎＰクラッド層９（キャリア濃度３×１０18
ｃｍ-3、厚さ０．３μｍ），発光波長１．３０μｍに相
当するノンドープＩｎＧａＡｓＰ層８（厚さ０．１０μ
ｍ）、および、ＳｉＯ2膜１４（厚さ０．１０μｍ）を
順次積層する。ここで、半導体層は、減圧ＭＯＶＰＥ法
により形成し、ＳｉＯ2 膜はスパッタ法により形成し
た。
の製造工程の各段階において形成される製品の断面図を
工程順に示す。先ず、図２に示すように、（１００）面
ｎ型ＩｎＰ基板２（キャリア濃度２×１０18ｃｍ-3）上
に、Ｓｅをドーパントとするｎ型ＩｎＰバッファ層４
（キャリア濃度１×１０18ｃｍ-3、厚さ１μｍ），発光
波長１．３０ミクロンに相当するノンドープＩｎＧａＡ
ｓＰ層１０（厚さ０．１５μｍ），Ｚｎをドーパントと
するｐ型ＩｎＰクラッド層９（キャリア濃度３×１０18
ｃｍ-3、厚さ０．３μｍ），発光波長１．３０μｍに相
当するノンドープＩｎＧａＡｓＰ層８（厚さ０．１０μ
ｍ）、および、ＳｉＯ2膜１４（厚さ０．１０μｍ）を
順次積層する。ここで、半導体層は、減圧ＭＯＶＰＥ法
により形成し、ＳｉＯ2 膜はスパッタ法により形成し
た。
【００１９】次に、図３に示すように、ＳｉＯ2 膜１４
の一部分をエッチングにより除去することで、２本の幅
２．０ミクロンのウインドウ１５を、１．５ミクロンの
間隔をあけて形成する。そして、図４に示すように、ウ
インドウ１５の部分のＩｎＧａＡｓＰ層８，ｐ型ＩｎＰ
層９および、ＩｎＧａＡｓＰ層１０をエッチングし、幅
２．０μｍ、深さ０．６μｍの溝１７，ブロック層７お
よび共振器部分に相当するメサストライプ１６を形成す
る。ここで、メサストライプ１６上のＩｎＧａＡｓＰ層
１０はＩｎＧａＡｓＰ活性層１となる。
の一部分をエッチングにより除去することで、２本の幅
２．０ミクロンのウインドウ１５を、１．５ミクロンの
間隔をあけて形成する。そして、図４に示すように、ウ
インドウ１５の部分のＩｎＧａＡｓＰ層８，ｐ型ＩｎＰ
層９および、ＩｎＧａＡｓＰ層１０をエッチングし、幅
２．０μｍ、深さ０．６μｍの溝１７，ブロック層７お
よび共振器部分に相当するメサストライプ１６を形成す
る。ここで、メサストライプ１６上のＩｎＧａＡｓＰ層
１０はＩｎＧａＡｓＰ活性層１となる。
【００２０】次に、図５に示すように、この溝１７とメ
サストライプ１６を完全に覆う形で、レジストマスク１
９を形成し、フッ酸によってＳｉＯ2 膜１４を除去す
る。このときレジストマスク１９に覆われているバッフ
ァ層上のＳｉＯ2 膜２０は、サイドエッチングによって
除去されて、図６に示すようにメサストライプ１６上の
ＳｉＯ2 膜がマスク２１として残る。
サストライプ１６を完全に覆う形で、レジストマスク１
９を形成し、フッ酸によってＳｉＯ2 膜１４を除去す
る。このときレジストマスク１９に覆われているバッフ
ァ層上のＳｉＯ2 膜２０は、サイドエッチングによって
除去されて、図６に示すようにメサストライプ１６上の
ＳｉＯ2 膜がマスク２１として残る。
【００２１】メサストライプ１６上に残されたＳｉＯ2
膜２１を選択成長用マスクとして、図７に示すように、
減圧ＭＯＶＰＥ法により、ＦｅドープＩｎＰ層６を厚さ
約３μｍにわたって形成する。この後、図８に示すよう
に、ＳｉＯ2 膜２１を除去し、ＳｉＯ2 膜形成時におい
てＩｎＰ層９に対するダメージを低減するために設けら
れたメサストライプ１６上のＩｎＧａＡｓＰ層８を除去
してＵ字型溝２２を形成する。これによって形成された
Ｕ字型溝２２を埋め込む形で、Ｚｎをドーパントとする
ｐ型ＩｎＰクラッド層３（キャリア濃度１×１０18ｃｍ
-3、厚さ１．５μｍ），Ｚｎをドーパントとするｐ型Ｉ
ｎＧａＡｓＰ電極層５（キャリア濃度２×１０18ｃ
ｍ-3、厚さ０．３μｍ）を液相成長法により順次形成し
て図９に示す構造を得る。ここでメサストライプ１６上
のｐ型ＩｎＰ層９はｐ型ＩｎＰクラッド層３と一体化さ
れる。
膜２１を選択成長用マスクとして、図７に示すように、
減圧ＭＯＶＰＥ法により、ＦｅドープＩｎＰ層６を厚さ
約３μｍにわたって形成する。この後、図８に示すよう
に、ＳｉＯ2 膜２１を除去し、ＳｉＯ2 膜形成時におい
てＩｎＰ層９に対するダメージを低減するために設けら
れたメサストライプ１６上のＩｎＧａＡｓＰ層８を除去
してＵ字型溝２２を形成する。これによって形成された
Ｕ字型溝２２を埋め込む形で、Ｚｎをドーパントとする
ｐ型ＩｎＰクラッド層３（キャリア濃度１×１０18ｃｍ
-3、厚さ１．５μｍ），Ｚｎをドーパントとするｐ型Ｉ
ｎＧａＡｓＰ電極層５（キャリア濃度２×１０18ｃ
ｍ-3、厚さ０．３μｍ）を液相成長法により順次形成し
て図９に示す構造を得る。ここでメサストライプ１６上
のｐ型ＩｎＰ層９はｐ型ＩｎＰクラッド層３と一体化さ
れる。
【００２２】最後に、電極１２および１３を形成し、さ
らに個々のレーザチップに切り出して、図１０に示した
ような構造の半導体レーザを得た。
らに個々のレーザチップに切り出して、図１０に示した
ような構造の半導体レーザを得た。
【００２３】このようにして製作された半導体レーザの
室温における特性は、発振しきい値電流１２ｍＡ、外部
微分量子効率０．２５ｍＷ／ｍＡ、最高出力４０ｍＷで
あった。また、本実施例では、注入電流の増加に伴う効
率の低下はほとんどみられなかった。
室温における特性は、発振しきい値電流１２ｍＡ、外部
微分量子効率０．２５ｍＷ／ｍＡ、最高出力４０ｍＷで
あった。また、本実施例では、注入電流の増加に伴う効
率の低下はほとんどみられなかった。
【００２４】
【発明の効果】以上述べてきたように、本発明によれ
ば、埋め込み層形成工程においてＦｅドープＩｎＰ結晶
の成長のみで、ｐ型ＩｎＰブロック層を基板とＦｅドー
プＩｎＰ埋め込み層との間に形成することができる。こ
のため、同一の反応管において成長するＦｅドープＩｎ
Ｐ結晶の品質は、常に一定しており、多数回の埋め込み
層の形成が可能となった。この結果、作製された素子特
性の均一性が向上し、素子作製歩留りが著しく改善され
た。しかもまた、本発明による素子構造を有する埋め込
み構造半導体レーザにおいても、ダブルインジェクショ
ンによるリーク電流が大幅に低減され、出力および効率
などの特性を向上させることができた。
ば、埋め込み層形成工程においてＦｅドープＩｎＰ結晶
の成長のみで、ｐ型ＩｎＰブロック層を基板とＦｅドー
プＩｎＰ埋め込み層との間に形成することができる。こ
のため、同一の反応管において成長するＦｅドープＩｎ
Ｐ結晶の品質は、常に一定しており、多数回の埋め込み
層の形成が可能となった。この結果、作製された素子特
性の均一性が向上し、素子作製歩留りが著しく改善され
た。しかもまた、本発明による素子構造を有する埋め込
み構造半導体レーザにおいても、ダブルインジェクショ
ンによるリーク電流が大幅に低減され、出力および効率
などの特性を向上させることができた。
【図１】本発明の一実施例であるｎ基板ＦｅドープＩｎ
Ｐ埋め込み構造半導体レーザを示す断面図である。
Ｐ埋め込み構造半導体レーザを示す断面図である。
【図２】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図３】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図４】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図５】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図６】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図７】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図８】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図９】図１に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図１０】図１に示した実施例の製造工程において形成
される製品の断面図である。
される製品の断面図である。
【図１１】正孔拡散注入を防ぐためのｎ型ＩｎＰバッフ
ァ層を有する、従来のｎ基板ＦｅドープＩｎＰ埋め込み
構造半導体レーザの例を示す断面図である。
ァ層を有する、従来のｎ基板ＦｅドープＩｎＰ埋め込み
構造半導体レーザの例を示す断面図である。
【図１２】電子拡散注入を防ぐためのｐ型ＩｎＰバッフ
ァ層を有する、従来のｎ基板ＦｅドープＩｎＰ埋め込み
構造半導体レーザの例を示す断面図である。
ァ層を有する、従来のｎ基板ＦｅドープＩｎＰ埋め込み
構造半導体レーザの例を示す断面図である。
１ ＩｎＧａＡｓＰ活性層
２ ｎ−ＩｎＰ基板
３ ｐ−ＩｎＰクラッド層
４ ｎ−ＩｎＰバッファ層
５ ｐ−ＩｎＧａＡｓＰ電極層
６ ＦｅドープＩｎＰ電流阻止層
７ ブロック層
８ ノンドープＩｎＧａＡｓＰ層
９ ｐ−ＩｎＰ層
１０ ノンドープＩｎＧａＡｓＰ層
１１ メサストライプ
１２ ｐ−電極
１３ ｎ−電極
１４ ＳｉＯ2 膜
１５ ウインドウ
１６ メサストライプ
１７ 溝
１９ レジストマスク
２０ ＳｉＯ2 膜
２１ マスク
２２ Ｕ字型溝
Claims (2)
- 【請求項１】 ｎ型ＩｎＰ基板と、 該基板上に配置されたｎ型ＩｎＰバッファ層と、 該ｎ型ＩｎＰバッファ層の一部分、活性層、およびｐ型
ＩｎＰクラッド層がこの順序に、ストライプ状に配置さ
れたメサストライプ部分と、 前記ｎ型ＩｎＰバッファ層の上に配置された、少なくと
もｐ型ＩｎＰ層およびＩｎＧａＡｓＰ層を含む半導体多
層膜と、 前記メサストライプ部分の両側に、当該メサストライプ
部分と前記半導体多層膜を隔て、前記ｎ型バッファ層に
達し、または前記ｎ型ＩｎＰ基板内に終結するよう形成
された溝と、 該溝の部分を埋め込む、Ｆｅを含有した半絶縁性高抵抗
ＩｎＰ結晶からなる電流阻止層とを具えたことを特徴と
する半導体発光装置。 - 【請求項２】ｎ型ＩｎＰ基板上に、少なくとも、ｎ型Ｉ
ｎＰバッファ層、活性層およびｐ型ＩｎＰクラッド層を
この順序に積層して半導体多層膜形成する工程と、 前記ｐ型クラッド層に所定の形状のマスクを設ける工程
と、 前記マスクを介して、前記半導体多層膜をエッチングし
て溝を形成し、それにより形成されるメサ部分と前記半
導体多層膜のうちの残余の部分とを分離する工程と、 前記半導体多層膜の残余の部分の上のマスクのみを除去
する工程と、 前記半導体多層膜の残余の部分の上および前記溝の内側
に電流阻止層を形成する工程と、 前記メサ部分上に残存するマスクを除去する工程と、 前記電流阻止層と前記メサ部分上面によって形成される
溝の部分、および前記電流阻止層の上面にｐ型ＩｎＰク
ラッド層および電極層をこの順序に積層する工程とを具
えたことを特徴とする半導体発光装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167098A JPH0513889A (ja) | 1991-07-08 | 1991-07-08 | 半導体発光装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167098A JPH0513889A (ja) | 1991-07-08 | 1991-07-08 | 半導体発光装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513889A true JPH0513889A (ja) | 1993-01-22 |
Family
ID=15843391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167098A Pending JPH0513889A (ja) | 1991-07-08 | 1991-07-08 | 半導体発光装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134368A (en) * | 1996-08-30 | 2000-10-17 | Nec Corporation | Optical semiconductor device with a current blocking structure and method for making the same |
-
1991
- 1991-07-08 JP JP3167098A patent/JPH0513889A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134368A (en) * | 1996-08-30 | 2000-10-17 | Nec Corporation | Optical semiconductor device with a current blocking structure and method for making the same |
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