JPH0715089A - 半導体発光装置およびその製造方法 - Google Patents
半導体発光装置およびその製造方法Info
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- JPH0715089A JPH0715089A JP14945393A JP14945393A JPH0715089A JP H0715089 A JPH0715089 A JP H0715089A JP 14945393 A JP14945393 A JP 14945393A JP 14945393 A JP14945393 A JP 14945393A JP H0715089 A JPH0715089 A JP H0715089A
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Abstract
(57)【要約】
【目的】 Ｚｎの選択拡散を用いて電極領域を形成する
際に電流阻止層の品質が損なわれない構造の半導体発光
装置を提供する。 【構成】 半導体発光装置は、第１の導電型を有する半
導体基板１上に、第１の導電型を有するクラッド層７、
活性層９、および第２の導電型を有するクラッド層８を
含む第１の積層体２０をストライプ状に加工したメサス
トライプ１０を配置し、このメサストライプの両わきに
ドーピングされたＩｎＰ半導体層からなる半絶縁性高抵
抗層を配置する。さらに、少なくともメサストライプよ
りも幅が広く、一部が第２の導電型であるＩｎＰ層を含
む第２の積層体２１をメサストライプの上面において、
メサストライプに沿って溝２２を介して配置する。
際に電流阻止層の品質が損なわれない構造の半導体発光
装置を提供する。 【構成】 半導体発光装置は、第１の導電型を有する半
導体基板１上に、第１の導電型を有するクラッド層７、
活性層９、および第２の導電型を有するクラッド層８を
含む第１の積層体２０をストライプ状に加工したメサス
トライプ１０を配置し、このメサストライプの両わきに
ドーピングされたＩｎＰ半導体層からなる半絶縁性高抵
抗層を配置する。さらに、少なくともメサストライプよ
りも幅が広く、一部が第２の導電型であるＩｎＰ層を含
む第２の積層体２１をメサストライプの上面において、
メサストライプに沿って溝２２を介して配置する。
Description
【０００１】
【産業上の利用分野】本発明は、光伝送用光源として重
要である高抵抗層を電流狭搾に利用した埋め込み構造半
導体発光装置、およびその製造方法に関するものであ
る。
要である高抵抗層を電流狭搾に利用した埋め込み構造半
導体発光装置、およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】半絶縁性ＩｎＰ結晶を電流狭搾層とする
高抵抗層埋め込み構造半導体光素子は、素子容量が小さ
いために高速変調が可能となることから、大容量光伝送
用光源として重要視されている。
高抵抗層埋め込み構造半導体光素子は、素子容量が小さ
いために高速変調が可能となることから、大容量光伝送
用光源として重要視されている。
【０００３】図５に、従来の高抵抗層埋め込み構造半導
体光素子の構造の断面図を示す（参考文献：田中ほか
ジャーナル オブ ライトウェイヴ テクノロジー ｖ
ｏｌ．８（１９９０） １３５７−１３６２）。１はｎ
型ＩｎＰ基板、２は半絶縁性Ｆｅ−ＩｎＰ電流阻止層、
６はｐ−ＩｎＧａＡｓクラッド層、７はｐ−ＩｎＰクラ
ッド層、７ａはｐ−ＩｎＰ層、８はＩｎＧａＡｓＰバッ
ファ層、８ａはｎ−ＩｎＧａＡｓＰ層、９はＩｎＧａＡ
ｓＰ活性層、１０はメサストライプ、１１はＳｉＯ2
層、１２はｎ型電極層、１３はｐ型電極層、１４はＺｎ
拡散領域、２３は回折格子、２４はＳｉＮx 反射防止層
である。この素子は、分布帰還型半導体レーザ部Ｉと吸
収形光変調器部IIからなる集積化光源であり、電流阻止
層２と素子分離領域１５にＦｅドープＩｎＰ結晶からな
る半絶縁性ＩｎＰ（ＳＩ−ＩｎＰ）結晶が配置されてい
る。ＳＩ−ＩｎＰ層は、素子作製上レーザ部と変調器部
を構成するメサストライプ上にも配置されており、この
ＳＩ−ＩｎＰ層を突き抜けるようにＺｎの選択拡散を行
うことで、ｐ型電極形成領域を作製している。
体光素子の構造の断面図を示す（参考文献：田中ほか
ジャーナル オブ ライトウェイヴ テクノロジー ｖ
ｏｌ．８（１９９０） １３５７−１３６２）。１はｎ
型ＩｎＰ基板、２は半絶縁性Ｆｅ−ＩｎＰ電流阻止層、
６はｐ−ＩｎＧａＡｓクラッド層、７はｐ−ＩｎＰクラ
ッド層、７ａはｐ−ＩｎＰ層、８はＩｎＧａＡｓＰバッ
ファ層、８ａはｎ−ＩｎＧａＡｓＰ層、９はＩｎＧａＡ
ｓＰ活性層、１０はメサストライプ、１１はＳｉＯ2
層、１２はｎ型電極層、１３はｐ型電極層、１４はＺｎ
拡散領域、２３は回折格子、２４はＳｉＮx 反射防止層
である。この素子は、分布帰還型半導体レーザ部Ｉと吸
収形光変調器部IIからなる集積化光源であり、電流阻止
層２と素子分離領域１５にＦｅドープＩｎＰ結晶からな
る半絶縁性ＩｎＰ（ＳＩ−ＩｎＰ）結晶が配置されてい
る。ＳＩ−ＩｎＰ層は、素子作製上レーザ部と変調器部
を構成するメサストライプ上にも配置されており、この
ＳＩ−ＩｎＰ層を突き抜けるようにＺｎの選択拡散を行
うことで、ｐ型電極形成領域を作製している。
【０００４】
【発明が解決しようとする課題】しかしながら、この素
子構造では、Ｚｎ拡散を行うメサストライプ直上のＳＩ
−ＩｎＰ層領域と電流阻止層領域が連続して配置されて
いることから、Ｚｎ拡散領域をメサストライプ直上の領
域に限定することが困難であり、場合によっては、電流
阻止層の一部にＺｎが拡散することで、その電流阻止機
能を損なうといった問題があった。
子構造では、Ｚｎ拡散を行うメサストライプ直上のＳＩ
−ＩｎＰ層領域と電流阻止層領域が連続して配置されて
いることから、Ｚｎ拡散領域をメサストライプ直上の領
域に限定することが困難であり、場合によっては、電流
阻止層の一部にＺｎが拡散することで、その電流阻止機
能を損なうといった問題があった。
【０００５】本発明の課題は、Ｚｎの選択拡散を用いて
電極領域を形成しようとした場合、電流阻止層の品質が
損なわれることがない構造を有した高抵抗層埋め込み構
造半導体レーザをはじめとする半導体発光装置およびそ
の製造方法を提供することにある。
電極領域を形成しようとした場合、電流阻止層の品質が
損なわれることがない構造を有した高抵抗層埋め込み構
造半導体レーザをはじめとする半導体発光装置およびそ
の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、第１の導電型を有する半導体装置と、該基板上に配
置され、第１の導電型を有するクラッド層、活性層、お
よび第２の導電型を有するクラッド層を少なくとも含む
第１の積層体をストライプ状に加工したメサストライプ
と、該メサストライプの両わきに配置され、半絶縁性た
らしめる不純物がドーピングされたＩｎＰ半導体層から
なる半絶縁性高抵抗層を少なくとも備えた半導体発光装
置において、前記メサストライプの上面において、該メ
サストライプに沿って配置され、少なくとも該メサスト
ライプよりも幅が広く、一部が第２の導電型であるＩｎ
Ｐ層を含む第２の積層体を備えていることを特徴とす
る。
は、第１の導電型を有する半導体装置と、該基板上に配
置され、第１の導電型を有するクラッド層、活性層、お
よび第２の導電型を有するクラッド層を少なくとも含む
第１の積層体をストライプ状に加工したメサストライプ
と、該メサストライプの両わきに配置され、半絶縁性た
らしめる不純物がドーピングされたＩｎＰ半導体層から
なる半絶縁性高抵抗層を少なくとも備えた半導体発光装
置において、前記メサストライプの上面において、該メ
サストライプに沿って配置され、少なくとも該メサスト
ライプよりも幅が広く、一部が第２の導電型であるＩｎ
Ｐ層を含む第２の積層体を備えていることを特徴とす
る。
【０００７】請求項２に記載の発明は、上記第２の積層
体内において、第２の導電型領域が、少なくとも２つ以
上備えられており、該第２の導電型領域は、前記第２の
積層体を構成する半絶縁性高抵抗層からなる電極間分離
層によって相互に隔てられていることを特徴とする。
体内において、第２の導電型領域が、少なくとも２つ以
上備えられており、該第２の導電型領域は、前記第２の
積層体を構成する半絶縁性高抵抗層からなる電極間分離
層によって相互に隔てられていることを特徴とする。
【０００８】請求項３の記載の発明は、第１の導電型を
有する半導体基板上に、少なくとも第１の導電型を有す
るクラッド層、活性層、および第２の導電型を有するク
ラッド層からなる第１の積層体をこの順序に形成する工
程と、前記第１の積層体の上に所定の形状の第１のマス
クを形成する工程と、前記第１のマスクを介して、前記
第１の積層体を少なくとも活性層の下面までエッチング
してメサストライプを形成する工程と、前記メサストラ
イプの両わきを、半絶縁性高抵抗ＩｎＰ半導体層からな
る電流阻止層によって埋め込む工程と、前記第１のマス
クを除去し、再度、所定の位置に第２のマスクを配し、
これを選択成長用マスクとして前記メサストライプ、お
よび前記電流阻止層の上面に、半絶縁性たらしめる不純
物をドーピングした半絶縁性高抵抗ＩｎＰ半導体層を少
なくとも有するクラッド層からなる第２の積層体を形成
する工程と、前記第２の積層体の上面であって、前記メ
サストライプの直上領域に、前記第２の積層体の表面が
一部露出した窓部を備えた、所定の形状の第３のマスク
を形成する工程と、前記第３のマスクの窓部を介して、
不純物拡散により、第２の導電型からなる領域を、前記
第２の積層体内に形成する工程とを備えたことを特徴と
する。
有する半導体基板上に、少なくとも第１の導電型を有す
るクラッド層、活性層、および第２の導電型を有するク
ラッド層からなる第１の積層体をこの順序に形成する工
程と、前記第１の積層体の上に所定の形状の第１のマス
クを形成する工程と、前記第１のマスクを介して、前記
第１の積層体を少なくとも活性層の下面までエッチング
してメサストライプを形成する工程と、前記メサストラ
イプの両わきを、半絶縁性高抵抗ＩｎＰ半導体層からな
る電流阻止層によって埋め込む工程と、前記第１のマス
クを除去し、再度、所定の位置に第２のマスクを配し、
これを選択成長用マスクとして前記メサストライプ、お
よび前記電流阻止層の上面に、半絶縁性たらしめる不純
物をドーピングした半絶縁性高抵抗ＩｎＰ半導体層を少
なくとも有するクラッド層からなる第２の積層体を形成
する工程と、前記第２の積層体の上面であって、前記メ
サストライプの直上領域に、前記第２の積層体の表面が
一部露出した窓部を備えた、所定の形状の第３のマスク
を形成する工程と、前記第３のマスクの窓部を介して、
不純物拡散により、第２の導電型からなる領域を、前記
第２の積層体内に形成する工程とを備えたことを特徴と
する。
【０００９】請求項４に記載の発明は、第１の導電型を
有する半導体基板上に、少なくとも第１の導電型を有す
るクラッド層、活性層、および第２の導電型を有するク
ラッド層からなる第１の積層体をこの順序に形成する工
程と、前記第１の積層体の上に所定の形状の第１のマス
クを形成する工程と、前記第１のマスクを介して、前記
第１の積層体を少なくとも活性層の下面までエッチング
してメサストライプを形成する工程と、前記メサストラ
イプの両わきを、半絶縁性高抵抗ＩｎＰ半導体層からな
る電流阻止層によって埋め込む工程と、前記第１のマス
クを除去し、再度、所定の位置に第２のマスクを配し、
これを選択成長用マスクとして前記メサストライプ、お
よび前記電流阻止層の上面に、半絶縁性たらしめる不純
物をドーピングした半絶縁性高抵抗ＩｎＰ半導体層を少
なくとも有するクラッド層からなる第２の積層体を形成
する工程と、前記第２の積層体の上面であって、前記メ
サストライプの直上領域に、前記第２の積層体の表面が
一部露出した窓部を少なくとも２つ備えた、所定の形状
の第３のマスクを形成する工程と、前記第３のマスクの
窓部を介して、不純物拡散により、第２の導電型からな
る領域を少なくとも２ケ所、前記第２の積層体内に形成
する工程とを備えたことを特徴とする。
有する半導体基板上に、少なくとも第１の導電型を有す
るクラッド層、活性層、および第２の導電型を有するク
ラッド層からなる第１の積層体をこの順序に形成する工
程と、前記第１の積層体の上に所定の形状の第１のマス
クを形成する工程と、前記第１のマスクを介して、前記
第１の積層体を少なくとも活性層の下面までエッチング
してメサストライプを形成する工程と、前記メサストラ
イプの両わきを、半絶縁性高抵抗ＩｎＰ半導体層からな
る電流阻止層によって埋め込む工程と、前記第１のマス
クを除去し、再度、所定の位置に第２のマスクを配し、
これを選択成長用マスクとして前記メサストライプ、お
よび前記電流阻止層の上面に、半絶縁性たらしめる不純
物をドーピングした半絶縁性高抵抗ＩｎＰ半導体層を少
なくとも有するクラッド層からなる第２の積層体を形成
する工程と、前記第２の積層体の上面であって、前記メ
サストライプの直上領域に、前記第２の積層体の表面が
一部露出した窓部を少なくとも２つ備えた、所定の形状
の第３のマスクを形成する工程と、前記第３のマスクの
窓部を介して、不純物拡散により、第２の導電型からな
る領域を少なくとも２ケ所、前記第２の積層体内に形成
する工程とを備えたことを特徴とする。
【００１０】
【作用】本発明による半絶縁性高抵抗層埋め込み構造半
導体レーザは、一部がｐ型半導体領域となったＦｅドー
プＩｎＰクラッド層が、活性層を含んだメサストライプ
直上の領域に、該メサストライプの幅よりも幅広く配置
されていることを主要な特長とする。
導体レーザは、一部がｐ型半導体領域となったＦｅドー
プＩｎＰクラッド層が、活性層を含んだメサストライプ
直上の領域に、該メサストライプの幅よりも幅広く配置
されていることを主要な特長とする。
【００１１】すなわち、従来の技術では、メサストライ
プ直上領域とメサストライプの両側に配置された電流阻
止層の上面との両方に連続してＦｅドープＩｎＰクラッ
ド層が形成されているとともに、その一部に、Ｚｎの選
択拡散を行うことで電極領域を形成していたのに対し
て、本発明においては、選択成長用マスクを備えたメサ
ストライプの両わきに、埋め込み成長により電流阻止層
を形成したのち、メサストライプ上部と電流阻止層上部
に、それぞれＦｅ−ＩｎＰ層を、相互に分離されるよ
う、再度形成し、メサストライプ上部に配置されたＦｅ
−ＩｎＰ層領域にのみＺｎの選択拡散を行うことで、ｐ
型電極配置領域を形成する。
プ直上領域とメサストライプの両側に配置された電流阻
止層の上面との両方に連続してＦｅドープＩｎＰクラッ
ド層が形成されているとともに、その一部に、Ｚｎの選
択拡散を行うことで電極領域を形成していたのに対し
て、本発明においては、選択成長用マスクを備えたメサ
ストライプの両わきに、埋め込み成長により電流阻止層
を形成したのち、メサストライプ上部と電流阻止層上部
に、それぞれＦｅ−ＩｎＰ層を、相互に分離されるよ
う、再度形成し、メサストライプ上部に配置されたＦｅ
−ＩｎＰ層領域にのみＺｎの選択拡散を行うことで、ｐ
型電極配置領域を形成する。
【００１２】この方法では、メサストライプ上へのＦｅ
−ＩｎＰ選択成長の際、Ｚｎを拡散するＦｅ−ＩｎＰ層
領域と電流阻止層領域が分離されているため、Ｚｎ拡散
工程により電流阻止層の品質が損なわれることがない。
−ＩｎＰ選択成長の際、Ｚｎを拡散するＦｅ−ＩｎＰ層
領域と電流阻止層領域が分離されているため、Ｚｎ拡散
工程により電流阻止層の品質が損なわれることがない。
【００１３】また、この方法では、電流阻止層領域のＦ
ｅ−ＩｎＰ層の成長を２回にわけて行うため、はじめに
形成するメサストライプの高さを、異常成長の問題がな
い程度に低く設定しておいても、再度選択形成する際、
Ｆｅ−ＩｎＰ層厚を十分とることで、素子容量の低減に
必要な厚さ程度の電流阻止層を形成することが可能であ
る。
ｅ−ＩｎＰ層の成長を２回にわけて行うため、はじめに
形成するメサストライプの高さを、異常成長の問題がな
い程度に低く設定しておいても、再度選択形成する際、
Ｆｅ−ＩｎＰ層厚を十分とることで、素子容量の低減に
必要な厚さ程度の電流阻止層を形成することが可能であ
る。
【００１４】さらに、この方法では、Ｚｎ拡散領域を選
択的に選び、一部を高抵抗層のまま残しておくことで、
電極間分離を容易に行うことが可能である。
択的に選び、一部を高抵抗層のまま残しておくことで、
電極間分離を容易に行うことが可能である。
【００１５】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１６】（実施例１）図１は、本発明の第１の実施
例である、ｎ型ＩｎＰ基板１上に作製したＦｅドープＩ
ｎＰ埋め込み構造半導体レーザの構造図である。
例である、ｎ型ＩｎＰ基板１上に作製したＦｅドープＩ
ｎＰ埋め込み構造半導体レーザの構造図である。
【００１７】活性層９は、発光波長１．３０μｍに相当
するＩｎＧａＡｓＰ半導体結晶である。活性層９は、ｎ
型ＩｎＰ基板１上のメサストライプ１０において、ｐ型
ＩｎＰクラッド層７とｎ型ＩｎＰバッファ層８に上下か
ら挟まれている。
するＩｎＧａＡｓＰ半導体結晶である。活性層９は、ｎ
型ＩｎＰ基板１上のメサストライプ１０において、ｐ型
ＩｎＰクラッド層７とｎ型ＩｎＰバッファ層８に上下か
ら挟まれている。
【００１８】メサストライプ１０の両わきは、第１のＦ
ｅ−ＩｎＰ電流阻止層２によって埋め込まれている。
ｅ−ＩｎＰ電流阻止層２によって埋め込まれている。
【００１９】メサストライプ１０上には、一部がｐ型半
導体層である、Ｚｎ拡散領域１４を備えたＦｅ−ＩｎＰ
クラッド層５とＩｎＧａＡｓコンタクト層６からなる、
第１の積層体２０が配置されている。第１の積層体２０
の両わきには、溝２２を挟んで第２のＦｅ−ＩｎＰ電流
阻止層３およびＩｎＧａＡｓキャップ層４からなる第２
の積層体２１が配置されている。
導体層である、Ｚｎ拡散領域１４を備えたＦｅ−ＩｎＰ
クラッド層５とＩｎＧａＡｓコンタクト層６からなる、
第１の積層体２０が配置されている。第１の積層体２０
の両わきには、溝２２を挟んで第２のＦｅ−ＩｎＰ電流
阻止層３およびＩｎＧａＡｓキャップ層４からなる第２
の積層体２１が配置されている。
【００２０】ｎ型電極１２は基板裏面全面に、またｐ型
電極１３は、第１の積層体２０、および第２の積層体２
１の一部に配置されている。
電極１３は、第１の積層体２０、および第２の積層体２
１の一部に配置されている。
【００２１】図２に本実施例の製造工程の各段階におい
て形成される製品の断面図を示す。
て形成される製品の断面図を示す。
【００２２】図２（Ａ）に示すように、先ず、（１０
０）面ｎ型ＩｎＰ基板１（キャリア濃度２×１０18ｃｍ
-3）上に、Ｓｅをドーパントとするｎ型ＩｎＰバッファ
層８（キャリア濃度１×１０18ｃｍ-3、厚さ０．３μ
ｍ）、発光波長１．３０μｍに相当するノンドープＩｎ
ＧａＡｓＰ活性層９（厚さ０．１５μｍ）、Ｚｎをドー
パントとするｐ型ＩｎＰクラッド層７（キャリア濃度３
×１０18ｃｍ-3、厚さ０．５μｍ）、発光波長１．３０
μｍに相当するノンドープＩｎＧａＡｓＰキャップ層１
６（厚さ０．１μｍ）を減圧有機金属気相成長法により
形成したのち、幅１．５μｍ、厚さ０．１μｍのＳｉＯ
2 膜マスク１７を形成する。
０）面ｎ型ＩｎＰ基板１（キャリア濃度２×１０18ｃｍ
-3）上に、Ｓｅをドーパントとするｎ型ＩｎＰバッファ
層８（キャリア濃度１×１０18ｃｍ-3、厚さ０．３μ
ｍ）、発光波長１．３０μｍに相当するノンドープＩｎ
ＧａＡｓＰ活性層９（厚さ０．１５μｍ）、Ｚｎをドー
パントとするｐ型ＩｎＰクラッド層７（キャリア濃度３
×１０18ｃｍ-3、厚さ０．５μｍ）、発光波長１．３０
μｍに相当するノンドープＩｎＧａＡｓＰキャップ層１
６（厚さ０．１μｍ）を減圧有機金属気相成長法により
形成したのち、幅１．５μｍ、厚さ０．１μｍのＳｉＯ
2 膜マスク１７を形成する。
【００２３】次いで、図２（Ｂ）に示すように、ＳｉＯ
2 膜マスク１７をエッチング用マスクとして、幅１．５
μｍ、高さ１．２μｍのメサストライプ１０を作製す
る。
2 膜マスク１７をエッチング用マスクとして、幅１．５
μｍ、高さ１．２μｍのメサストライプ１０を作製す
る。
【００２４】次に、図２（Ｃ）に示すように、メサスト
ライプ１０の両わきを、減圧有機金属気相成長法を用い
て、第１のＦｅ−ＩｎＰ電流阻止層２によって埋め込
む。
ライプ１０の両わきを、減圧有機金属気相成長法を用い
て、第１のＦｅ−ＩｎＰ電流阻止層２によって埋め込
む。
【００２５】さらに、図２（Ｄ）に示すように、ＳｉＯ
2 マスク１７を除去する。
2 マスク１７を除去する。
【００２６】第１のＦｅ−ＩｎＰ電流阻止層２上の所定
の位置に、幅１．５μｍ、厚さ０．１μｍのＳｉＯ2 膜
マスク１８を形成する。これを選択成長用マスクとし
て、メサストライプ１０上にＦｅ−ＩｎＰクラッド層５
（厚さ約１．２μｍ）とＩｎＧａＡｓクラッド層６（厚
さ約０．５μｍ）からなる、幅約５．０μｍ程度の第１
の積層体２０を選択形成する。このとき、第１のＦｅ−
ＩｎＰ電流阻止層２の上に、第２のＦｅ−ＩｎＰ電流阻
止層３とＩｎＧａＡｓキャップ層４からなる第２の積層
体２１が形成される。
の位置に、幅１．５μｍ、厚さ０．１μｍのＳｉＯ2 膜
マスク１８を形成する。これを選択成長用マスクとし
て、メサストライプ１０上にＦｅ−ＩｎＰクラッド層５
（厚さ約１．２μｍ）とＩｎＧａＡｓクラッド層６（厚
さ約０．５μｍ）からなる、幅約５．０μｍ程度の第１
の積層体２０を選択形成する。このとき、第１のＦｅ−
ＩｎＰ電流阻止層２の上に、第２のＦｅ−ＩｎＰ電流阻
止層３とＩｎＧａＡｓキャップ層４からなる第２の積層
体２１が形成される。
【００２７】続いて図２（Ｅ）に示すように、ＳｉＯ2
膜マスク１８を除去する。素子上面全面にＳｉＯ2 膜１
１を形成し、第１の積層体２０上のみ、半導体表面が露
出した、幅３．０μｍの窓部１９を形成する。この窓部
１９からＺｎ拡散を、５２０℃，３分で行い、Ｚｎ拡散
領域１４を形成する。
膜マスク１８を除去する。素子上面全面にＳｉＯ2 膜１
１を形成し、第１の積層体２０上のみ、半導体表面が露
出した、幅３．０μｍの窓部１９を形成する。この窓部
１９からＺｎ拡散を、５２０℃，３分で行い、Ｚｎ拡散
領域１４を形成する。
【００２８】最後に、ｎ型電極１２，ｐ型電極１３を形
成し、個々のレーザチップに切り出して、図１に示すよ
うな構造のレーザ素子を本発明の半導体発光装置として
得た。
成し、個々のレーザチップに切り出して、図１に示すよ
うな構造のレーザ素子を本発明の半導体発光装置として
得た。
【００２９】製作された半導体レーザの室温における特
性は、発振しきい値電流１２ｍＡ，最高出力２０ｍＷで
あった。この半導体発光装置の直列抵抗は、３オーム程
度と低く、変調強度が３ｄＢ低下する遮断周波数も１３
ＧＨｚであった。
性は、発振しきい値電流１２ｍＡ，最高出力２０ｍＷで
あった。この半導体発光装置の直列抵抗は、３オーム程
度と低く、変調強度が３ｄＢ低下する遮断周波数も１３
ＧＨｚであった。
【００３０】（実施例２）図３は、本発明の第２の実施
例である、ｎ型ＩｎＰ基板１上に作製したＦｅドープＩ
ｎＰ埋め込み構造半導体レーザの構造図である。
例である、ｎ型ＩｎＰ基板１上に作製したＦｅドープＩ
ｎＰ埋め込み構造半導体レーザの構造図である。
【００３１】活性層９は、発光波長１．３０μｍに相当
するＩｎＧａＡｓＰ半導体結晶である。活性層９は、ｎ
型ＩｎＰ基板１上のメサストライプ１０において、ｐ型
ＩｎＰクラッド層７とｎ型ＩｎＰバッファ層８に上下か
ら挟まれている。
するＩｎＧａＡｓＰ半導体結晶である。活性層９は、ｎ
型ＩｎＰ基板１上のメサストライプ１０において、ｐ型
ＩｎＰクラッド層７とｎ型ＩｎＰバッファ層８に上下か
ら挟まれている。
【００３２】メサストライプ１０の両わきは、第１のＦ
ｅ−ＩｎＰ電流阻止層２によって埋め込まれている。
ｅ−ＩｎＰ電流阻止層２によって埋め込まれている。
【００３３】ｐ型ＩｎＰクラッド層７の上には、一部が
ｐ型半導体層であるＺｎ拡散領域１４ａ，１４ａを備え
たＦｅ−ＩｎＰクラッド層５とＩｎＧａＡｓコンタクト
層（クラッド層）６からなる第１の積層体２０が配置さ
れており、第１の積層体２０の両わきには、溝２１を挟
んで第２のＦｅ−ＩｎＰ電流阻止層３およびＩｎＧａＡ
ｓキャップ層４からなる第２の積層体２２が配置されて
いる。
ｐ型半導体層であるＺｎ拡散領域１４ａ，１４ａを備え
たＦｅ−ＩｎＰクラッド層５とＩｎＧａＡｓコンタクト
層（クラッド層）６からなる第１の積層体２０が配置さ
れており、第１の積層体２０の両わきには、溝２１を挟
んで第２のＦｅ−ＩｎＰ電流阻止層３およびＩｎＧａＡ
ｓキャップ層４からなる第２の積層体２２が配置されて
いる。
【００３４】Ｚｎ拡散領域１４ａと１４ｂの間はＦｅ−
ＩｎＰ電極間分離層５ａからなる電極間分離領域１５に
なっている。
ＩｎＰ電極間分離層５ａからなる電極間分離領域１５に
なっている。
【００３５】ｎ型電極１２は基板裏面全面に、また第１
および第２のｐ型電極１３ａ，１３ｂは、第１の積層体
２０、および第２の積層体２１の一部に配置されてい
る。
および第２のｐ型電極１３ａ，１３ｂは、第１の積層体
２０、および第２の積層体２１の一部に配置されてい
る。
【００３６】図４に本実施例の製造工程の各段階におい
て形成される製品の断面図を示す。
て形成される製品の断面図を示す。
【００３７】図４（Ａ）に示すように、先ず、（１０
０）面ｎ型ＩｎＰ基板１（キャリア濃度２×１０18ｃｍ
-3）上に、Ｓｅをドーパントとするｎ型ＩｎＰバッファ
層８（キャリア濃度１×１０18ｃｍ-3，厚さ０．３μ
ｍ）、発光波長１．３０μｍに相当するノンドープＩｎ
ＧａＡｓＰ活性層９（厚さ０．１５μｍ）、Ｚｎをドー
パントとするｐ型ＩｎＰクラッド層７（キャリア濃度３
×１０18ｃｍ-3，厚さ０．５μｍ）、発光波長１．３０
μｍに相当するノンドープＩｎＧａＡｓＰバッファ層１
６（厚さ０．１μｍ）を減圧有機金属気相成長法により
形成したのち、幅１．５μｍ，厚さ０．１μｍのＳｉＯ
2 膜マスク１７を形成する。
０）面ｎ型ＩｎＰ基板１（キャリア濃度２×１０18ｃｍ
-3）上に、Ｓｅをドーパントとするｎ型ＩｎＰバッファ
層８（キャリア濃度１×１０18ｃｍ-3，厚さ０．３μ
ｍ）、発光波長１．３０μｍに相当するノンドープＩｎ
ＧａＡｓＰ活性層９（厚さ０．１５μｍ）、Ｚｎをドー
パントとするｐ型ＩｎＰクラッド層７（キャリア濃度３
×１０18ｃｍ-3，厚さ０．５μｍ）、発光波長１．３０
μｍに相当するノンドープＩｎＧａＡｓＰバッファ層１
６（厚さ０．１μｍ）を減圧有機金属気相成長法により
形成したのち、幅１．５μｍ，厚さ０．１μｍのＳｉＯ
2 膜マスク１７を形成する。
【００３８】次に、図４（Ｂ）に示すように、ＳｉＯ2
膜マスク１７をエッチング用マスクとして、幅１．５μ
ｍ，高さ１．２μｍのメサストライプ１０を作製する。
膜マスク１７をエッチング用マスクとして、幅１．５μ
ｍ，高さ１．２μｍのメサストライプ１０を作製する。
【００３９】次に、図４（Ｃ）に示すように、メサスト
ライプ１０の両わきを、減圧有機金属気相成長法を用い
て、第１のＦｅ−ＩｎＰ電流阻止層２によって埋め込
む。
ライプ１０の両わきを、減圧有機金属気相成長法を用い
て、第１のＦｅ−ＩｎＰ電流阻止層２によって埋め込
む。
【００４０】さらに、図４（Ｄ）に示すように、第１の
Ｆｅ−ＩｎＰ電流阻止層２の所定の位置に、幅１．５μ
ｍ，厚さ０．１μｍのＳｉＯ2 膜マスク１８を形成す
る。これを選択成長用マスクとして、メサストライプ１
０上にＦｅ−ＩｎＰクラッド層５とＩｎＧａＡｓコンタ
クト層６からなる幅約５．０μｍの第１の積層体２０を
選択形成する。また、このとき、第１のＦｅ−ＩｎＰ電
流阻止層２の上に、第２のＦｅ−ＩｎＰ電流阻止層３と
ＩｎＧａＡｓキャップ層４からなる第２の積層体２１が
形成される。
Ｆｅ−ＩｎＰ電流阻止層２の所定の位置に、幅１．５μ
ｍ，厚さ０．１μｍのＳｉＯ2 膜マスク１８を形成す
る。これを選択成長用マスクとして、メサストライプ１
０上にＦｅ−ＩｎＰクラッド層５とＩｎＧａＡｓコンタ
クト層６からなる幅約５．０μｍの第１の積層体２０を
選択形成する。また、このとき、第１のＦｅ−ＩｎＰ電
流阻止層２の上に、第２のＦｅ−ＩｎＰ電流阻止層３と
ＩｎＧａＡｓキャップ層４からなる第２の積層体２１が
形成される。
【００４１】次いで、図４（Ｅ）に示すように、ＳｉＯ
2 膜マスク１８を除去する。
2 膜マスク１８を除去する。
【００４２】素子上面全面にＳｉＯ2 膜１１を形成し、
第１の積層体２０上にのみ、幅３．０μｍの窓部１９
ａ，１９ｂを形成する。この窓部１９ａ，１９ｂからＺ
ｎ拡散を、５２０℃，３分で行い、Ｚｎ拡散領域１４
ａ，１４ｂ（図３（Ａ））を形成する。Ｚｎ拡散領域１
４ａ，１４ｂはＦｅ−ＩｎＰ電極間分離層５ａにより分
離されている。
第１の積層体２０上にのみ、幅３．０μｍの窓部１９
ａ，１９ｂを形成する。この窓部１９ａ，１９ｂからＺ
ｎ拡散を、５２０℃，３分で行い、Ｚｎ拡散領域１４
ａ，１４ｂ（図３（Ａ））を形成する。Ｚｎ拡散領域１
４ａ，１４ｂはＦｅ−ＩｎＰ電極間分離層５ａにより分
離されている。
【００４３】さらに、ｎ型電極１２、第１および第２の
ｐ型電極１３ａ，１３ｂ形成し、個々のレーザチップに
切り出して、図３に示すような構造のレーザ素子を本発
明の半導体発光装置として得た。
ｐ型電極１３ａ，１３ｂ形成し、個々のレーザチップに
切り出して、図３に示すような構造のレーザ素子を本発
明の半導体発光装置として得た。
【００４４】第１のｐ型電極１３ａと第２のｐ型電極１
３ｂの間に、１０Ｖ印加したときのリーク電流から求め
た分離抵抗は１０Ω以上であり、十分な電極間分離抵抗
を確保することができた。
３ｂの間に、１０Ｖ印加したときのリーク電流から求め
た分離抵抗は１０Ω以上であり、十分な電極間分離抵抗
を確保することができた。
【００４５】
【発明の効果】以上述べてきたように、本発明によれば
メサストライプ直上の領域と電流阻止層上部にＦｅドー
プＩｎＰクラッド層を形成するにあたり、相互に分離す
るように形成するため、電極形成のためのＺｎ拡散によ
り電流阻止層上部のＦｅドープＩｎＰクラッド層の品質
が劣化することを防止できる効果がある。また、埋め込
み層の形成を２回に分けることで、従来厚い埋め込み層
の形成に必要であった、庇を備えたマスクを用いること
なく、異常成長のない平坦化埋め込み成長が実現でき
た。これにより、庇を備えたマスクの作製といった複雑
なプロセスが省略され、半導体発光装置の作製が容易に
なるとともに、作製中における庇の破損といった問題が
なくなり、作製歩留りが著しく向上した。
メサストライプ直上の領域と電流阻止層上部にＦｅドー
プＩｎＰクラッド層を形成するにあたり、相互に分離す
るように形成するため、電極形成のためのＺｎ拡散によ
り電流阻止層上部のＦｅドープＩｎＰクラッド層の品質
が劣化することを防止できる効果がある。また、埋め込
み層の形成を２回に分けることで、従来厚い埋め込み層
の形成に必要であった、庇を備えたマスクを用いること
なく、異常成長のない平坦化埋め込み成長が実現でき
た。これにより、庇を備えたマスクの作製といった複雑
なプロセスが省略され、半導体発光装置の作製が容易に
なるとともに、作製中における庇の破損といった問題が
なくなり、作製歩留りが著しく向上した。
【００４６】また、本発明による半導体発光装置を、複
数の電極を備えた半導体発光装置に適用した場合、電極
間の導通経路がストライプ幅に限定されるため、電極間
の分離抵抗を十分に確保することができた。
数の電極を備えた半導体発光装置に適用した場合、電極
間の導通経路がストライプ幅に限定されるため、電極間
の分離抵抗を十分に確保することができた。
【図１】本発明の一実施例に従う半導体発光装置である
高抵抗層埋め込み構造半導体レーザを示す断面図であ
る。
高抵抗層埋め込み構造半導体レーザを示す断面図であ
る。
【図２】（Ａ）〜（Ｅ）は実施例１の高抵抗層埋め込み
構造半導体レーザの製造工程の各段階において形成され
る製品の構造を示す断面図である。
構造半導体レーザの製造工程の各段階において形成され
る製品の構造を示す断面図である。
【図３】（Ａ）は本発明の一実施例に従う半導体発光装
置である高抵抗層埋め込み構造半導体レーザを示す斜視
図、（Ｂ）は（Ａ）のＸ−Ｘ線に沿う断面図である。
置である高抵抗層埋め込み構造半導体レーザを示す斜視
図、（Ｂ）は（Ａ）のＸ−Ｘ線に沿う断面図である。
【図４】（Ａ）〜（Ｄ）は実施例２の高抵抗層埋め込み
構造半導体レーザの製造工程の各段階において形成され
る製品の構造を示す断面図、（Ｅ）は同工程の最終段階
の製品を示す断面斜視図である。
構造半導体レーザの製造工程の各段階において形成され
る製品の構造を示す断面図、（Ｅ）は同工程の最終段階
の製品を示す断面斜視図である。
【図５】素子上面の全面にクラッド層と電極層を有した
従来の高抵抗層埋め込み構造半導体レーザの一例を示す
一部切欠き斜視図である。
従来の高抵抗層埋め込み構造半導体レーザの一例を示す
一部切欠き斜視図である。
１ ｎ−ＩｎＰ基板 ２ 第１のＦｅ−ＩｎＰ電流阻止層 ３ 第２のＦｅ−ＩｎＰ電流阻止層 ４ ＩｎＧａＡｓキャップ層 ５ Ｆｅ−ＩｎＰクラッド（コンタクト）層 ５ａ Ｆｅ−ＩｎＰ電極間分離層 ６ ＩｎＧａＡｓクラッド層 ７ ｐ−ＩｎＰクラッド層 ７ａ ＩｎＰ層 ８ ｎ−ＩｎＰバッファ層 ８ａ ｎ−ＩｎＧａＡｓＰ層 ９ 活性層 １０ メサストライプ １１ ＳｉＯ2 膜 １２ ｎ型電極 １３ ｐ型電極 １３ａ 第１のｐ型電極 １３ｂ 第２のｐ型電極 １４ Ｚｎ拡散領域 １４ａ 第１のＺｎ拡散領域 １４ｂ 第２のＺｎ拡散領域 １５ 電極間分離領域 １６ ＩｎＧａＡｓＰバッファ層 １７，１８ ＳｉＯ2 マスク １９ 窓部 １９ａ 第１の窓部 １９ｂ 第２の窓部 ２０ 第１の積層体 ２１ 第２の積層体 ２２ 溝 ２３ 回折格子 ２４ ＳｉＮx 反射防止層
Claims (4)
- 【請求項１】 第１の導電型を有する半導体基板と、 該基板上に配置され、第１の導電型を有するクラッド
層、活性層、および第２の導電型を有するクラッド層を
少なくとも含む第１の積層体をストライプ状に加工した
メサストライプと、 該メサストライプの両わきに配置され、半絶縁性たらし
める不純物がドーピングされたＩｎＰ半導体層からなる
半絶縁性高抵抗層を少なくとも備えた半導体発光装置に
おいて、 前記メサストライプの上面において、該メサストライプ
に沿って配置され、少なくとも該メサストライプよりも
幅が広く、一部が第２の導電型であるＩｎＰ層を含む第
２の積層体を備えていることを特徴とする半導体発光装
置。 - 【請求項２】 上記第２の積層体内において、第２の導
電型領域が、少なくとも２つ以上備えられており、該第
２の導電型領域は、前記第２の積層体を構成する半絶縁
性高抵抗層からなる電極間分離層によって相互に隔てら
れていることを特徴とする請求項１に記載の半導体発光
装置。 - 【請求項３】 第１の導電型を有する半導体基板上に、
少なくとも第１の導電型を有するクラッド層、活性層、
および第２の導電型を有するクラッド層からなる第１の
積層体をこの順序に形成する工程と、 前記第１の積層体の上に所定の形状の第１のマスクを形
成する工程と、 前記第１のマスクを介して、前記第１の積層体を少なく
とも活性層の下面までエッチングしてメサストライプを
形成する工程と、 前記メサストライプの両わきを、半絶縁性高抵抗ＩｎＰ
半導体層からなる電流阻止層によって埋め込む工程と、 前記第１のマスクを除去し、再度、所定の位置に第２の
マスクを配し、これを選択成長用マスクとして前記メサ
ストライプ、および前記電流阻止層の上面に、半絶縁性
たらしめる不純物をドーピングした半絶縁性高抵抗Ｉｎ
Ｐ半導体層を少なくとも有するクラッド層からなる第２
の積層体を形成する工程と、 前記第２の積層体の上面であって、前記メサストライプ
の直上領域に、前記第２の積層体の表面が一部露出した
窓部を備えた、所定の形状の第３のマスクを形成する工
程と、 前記第３のマスクの窓部を介して、不純物拡散により、
第２の導電型からなる領域を、前記第２の積層体内に形
成する工程とを備えたことを特徴とする半導体発光装置
の製造方法。 - 【請求項４】 第１の導電型を有する半導体基板上に、
少なくとも第１の導電型を有するクラッド層、活性層、
および第２の導電型を有するクラッド層からなる第１の
積層体をこの順序に形成する工程と、 前記第１の積層体の上に所定の形状の第１のマスクを形
成する工程と、 前記第１のマスクを介して、前記第１の積層体を少なく
とも活性層の下面までエッチングしてメサストライプを
形成する工程と、 前記メサストライプの両わきを、半絶縁性高抵抗ＩｎＰ
半導体層からなる電流阻止層によって埋め込む工程と、 前記第１のマスクを除去し、再度、所定の位置に第２の
マスクを配し、これを選択成長用マスクとして前記メサ
ストライプ、および前記電流阻止層の上面に、半絶縁性
たらしめる不純物をドーピングした半絶縁性高抵抗Ｉｎ
Ｐ半導体層を少なくとも有するクラッド層からなる第２
の積層体を形成する工程と、 前記第２の積層体の上面であって、前記メサストライプ
の直上領域に、前記第２の積層体の表面が一部露出した
窓部を少なくとも２つ備えた、所定の形状の第３のマス
クを形成する工程と、 前記第３のマスクの窓部を介して、不純物拡散により、
第２の導電型からなる領域を少なくとも２ケ所、前記第
２の積層体内に形成する工程とを備えたことを特徴とす
る半導体発光装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14945393A JPH0715089A (ja) | 1993-06-21 | 1993-06-21 | 半導体発光装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14945393A JPH0715089A (ja) | 1993-06-21 | 1993-06-21 | 半導体発光装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715089A true JPH0715089A (ja) | 1995-01-17 |
Family
ID=15475458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14945393A Pending JPH0715089A (ja) | 1993-06-21 | 1993-06-21 | 半導体発光装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064512A (ja) * | 2003-08-13 | 2005-03-10 | Samsung Electronics Co Ltd | 集積光学装置及びその製造方法 |
| JP2012124361A (ja) * | 2010-12-09 | 2012-06-28 | Opnext Japan Inc | 半導体光素子の製造方法及び半導体光素子 |
-
1993
- 1993-06-21 JP JP14945393A patent/JPH0715089A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064512A (ja) * | 2003-08-13 | 2005-03-10 | Samsung Electronics Co Ltd | 集積光学装置及びその製造方法 |
| JP2012124361A (ja) * | 2010-12-09 | 2012-06-28 | Opnext Japan Inc | 半導体光素子の製造方法及び半導体光素子 |
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