JPH08111564A - 半導体素子とその製造方法 - Google Patents
半導体素子とその製造方法Info
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- JPH08111564A JPH08111564A JP6245852A JP24585294A JPH08111564A JP H08111564 A JPH08111564 A JP H08111564A JP 6245852 A JP6245852 A JP 6245852A JP 24585294 A JP24585294 A JP 24585294A JP H08111564 A JPH08111564 A JP H08111564A
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- layer
- inp
- ridge
- ions
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Abstract
(57)【要約】
【目的】 光電気集積回路製作技術における素子間分離
と半導体選択成長技術に係る半導体素子とその製造方法
を提供する。 【構成】 半導体リッジ部１０１を構成する半絶縁性高
抵抗半導体層１０２の少なくとも当該リッジ部１０１側
面部分に、選択的イオンとして、例えばＴｉイオン注入
１０３することにより、Ｔｉが含有されたＴｉ含有層１
０４の領域を有し、少なくとも該Ｔｉを含有するリッジ
構造側面を含む半導体領域を覆う形でｐ型半導体層１０
５が形成されている構造とした。
と半導体選択成長技術に係る半導体素子とその製造方法
を提供する。 【構成】 半導体リッジ部１０１を構成する半絶縁性高
抵抗半導体層１０２の少なくとも当該リッジ部１０１側
面部分に、選択的イオンとして、例えばＴｉイオン注入
１０３することにより、Ｔｉが含有されたＴｉ含有層１
０４の領域を有し、少なくとも該Ｔｉを含有するリッジ
構造側面を含む半導体領域を覆う形でｐ型半導体層１０
５が形成されている構造とした。
Description
【０００１】
【産業上の利用分野】この発明は光電気集積回路製作技
術における素子間分離と半導体選択成長技術に係る半導
体素子とその製造方法に関するものである。
術における素子間分離と半導体選択成長技術に係る半導
体素子とその製造方法に関するものである。
【０００２】
【従来の技術】図７に従来の半導体素子間分離の基本的
な製作工程図を示した。図７（ａ）は、ｎ半導体０１基
板上に成長されたｐ型半導体０２表面に、絶縁膜０３を
形成した状態を示す。図７（ｂ）は、フォトリソグラフ
ィーにより上記絶縁膜０３上にレジストのマスクパター
ン０４を形成した後、ウェットエッチングまたはドライ
エッチングにより絶縁膜を除去した状態を示す。図７
（ｃ）は、絶縁膜０３を除去し露出した半導体表面をウ
ェットエッチングまたはドライエッチングによりｎ型半
導体０１まで除去し、半導体リッジ構造０５，０６を形
成した状態を示す。通常はこの状態でｐ型電極、ｎ型電
極を形成する。
な製作工程図を示した。図７（ａ）は、ｎ半導体０１基
板上に成長されたｐ型半導体０２表面に、絶縁膜０３を
形成した状態を示す。図７（ｂ）は、フォトリソグラフ
ィーにより上記絶縁膜０３上にレジストのマスクパター
ン０４を形成した後、ウェットエッチングまたはドライ
エッチングにより絶縁膜を除去した状態を示す。図７
（ｃ）は、絶縁膜０３を除去し露出した半導体表面をウ
ェットエッチングまたはドライエッチングによりｎ型半
導体０１まで除去し、半導体リッジ構造０５，０６を形
成した状態を示す。通常はこの状態でｐ型電極、ｎ型電
極を形成する。
【０００３】しかし、このような形成法においてはリッ
ジ０５，０６の幅が狭くなるにつれてリッジ上に電極を
形成する事が困難となり、さらにリッジ側面にｐ−ｎ接
合が露出しているためリーク電流などの問題が生じてく
る。
ジ０５，０６の幅が狭くなるにつれてリッジ上に電極を
形成する事が困難となり、さらにリッジ側面にｐ−ｎ接
合が露出しているためリーク電流などの問題が生じてく
る。
【０００４】そこで、前記従来技術の問題点を解決する
ため、図７（ｄ）に示すように、埋め込み層０７で埋め
込み、ｐ−ｎ接合を保護し、電極を形成することが行な
われており、通常埋め込み層０７としては、ポリミド等
が用いられている。
ため、図７（ｄ）に示すように、埋め込み層０７で埋め
込み、ｐ−ｎ接合を保護し、電極を形成することが行な
われており、通常埋め込み層０７としては、ポリミド等
が用いられている。
【０００５】
【発明が解決しようとする課題】しかし、前述した埋め
込み層０７を形成した場合、半導体リッジ構造０５，０
６の幅が狭くなると、ポリミドと半導体間の引っ張りに
よる歪が問題となってくる。
込み層０７を形成した場合、半導体リッジ構造０５，０
６の幅が狭くなると、ポリミドと半導体間の引っ張りに
よる歪が問題となってくる。
【０００６】さらに光電子集積回路（ＯＥＩＣ）の製作
を行う場合には埋め込み層０７の部分にも半導体素子を
集積するために、リッジ間が半導体によって埋め込まれ
た構造が望ましい。
を行う場合には埋め込み層０７の部分にも半導体素子を
集積するために、リッジ間が半導体によって埋め込まれ
た構造が望ましい。
【０００７】このため図７（ｄ）において、埋め込み層
０７を半絶縁性ＦｅドープＩｎＰで埋め込み、図７
（ｅ）に示すように、ｐ型電極０８、ｎ型電極０９を形
成することが試みられている。
０７を半絶縁性ＦｅドープＩｎＰで埋め込み、図７
（ｅ）に示すように、ｐ型電極０８、ｎ型電極０９を形
成することが試みられている。
【０００８】しかし、この場合にもＦｅ−ＩｎＰ成長時
において、Ｆｅとｐ型不純物であるＺｎ（亜鉛）の相互
拡散による絶縁性や、ｐ−ｎ接合の劣化等の問題が生じ
てくる。
において、Ｆｅとｐ型不純物であるＺｎ（亜鉛）の相互
拡散による絶縁性や、ｐ−ｎ接合の劣化等の問題が生じ
てくる。
【０００９】さらに、ｐ−ｎ接合保護およびリーク電流
の観点からは、成長時の熱履歴によるｐ−ｎ接合劣化を
回避するためには、ｐ型半導体の成長はＦｅ−ＩｎＰ成
長後に行う方が好ましい。
の観点からは、成長時の熱履歴によるｐ−ｎ接合劣化を
回避するためには、ｐ型半導体の成長はＦｅ−ＩｎＰ成
長後に行う方が好ましい。
【００１０】次に、図８により、半導体リッジ構造と選
択埋め込み成長技術を用いた素子間分離の概念を説明す
る。ここで半導体０１０は半絶縁性ＩｎＰである。該半
導体０１０にリッジ部０１１を製作した後、選択埋め込
み成長によりリッジ部０１１側面を一般的に広く用いら
れている亜鉛をドーパントとしたｐ型半導体０１２，０
１３で埋め込む。リッジ部０１１が半絶縁性ＩｎＰであ
るため、原理的にはこの構造によりｐ型半導体０１２，
０１３は電気的に絶縁され素子間分離が可能となる。
尚、図中符号０１４はｐ型電極を図示する。
択埋め込み成長技術を用いた素子間分離の概念を説明す
る。ここで半導体０１０は半絶縁性ＩｎＰである。該半
導体０１０にリッジ部０１１を製作した後、選択埋め込
み成長によりリッジ部０１１側面を一般的に広く用いら
れている亜鉛をドーパントとしたｐ型半導体０１２，０
１３で埋め込む。リッジ部０１１が半絶縁性ＩｎＰであ
るため、原理的にはこの構造によりｐ型半導体０１２，
０１３は電気的に絶縁され素子間分離が可能となる。
尚、図中符号０１４はｐ型電極を図示する。
【００１１】しかし、ここでも図７での説明と同様に、
リッジ部０１１の幅が十分大きい場合は問題とならない
が、リッジ幅をミクロン程度に微細化していくと、ｐ型
ドーパントに用いているＺｎ（亜鉛）とリッジ部分の半
絶縁性ドーパントに用いているＦｅ（鉄）との相互拡散
が無視できなくなる。
リッジ部０１１の幅が十分大きい場合は問題とならない
が、リッジ幅をミクロン程度に微細化していくと、ｐ型
ドーパントに用いているＺｎ（亜鉛）とリッジ部分の半
絶縁性ドーパントに用いているＦｅ（鉄）との相互拡散
が無視できなくなる。
【００１２】すなわちｐ型半導体の選択埋め込み成長時
の温度上昇により、リッジ両側面とｐ型半導体の間にＦ
ｅとＺｎの相互拡散が生じ、ＦｅドープＩｎＰ層中のＦ
ｅが抜けることにより、Ｆｅ−ＩｎＰから構成されてい
るリッジ部分の抵抗が低下する。したがってｐ型半導体
０１２，０１３間の電気的な絶縁性が劣化し素子間分離
特性が劣化する。
の温度上昇により、リッジ両側面とｐ型半導体の間にＦ
ｅとＺｎの相互拡散が生じ、ＦｅドープＩｎＰ層中のＦ
ｅが抜けることにより、Ｆｅ−ＩｎＰから構成されてい
るリッジ部分の抵抗が低下する。したがってｐ型半導体
０１２，０１３間の電気的な絶縁性が劣化し素子間分離
特性が劣化する。
【００１３】本発明の目的は、上記問題に鑑み、ｐ型結
晶成長時におけるＦｅとＺｎなどの相互拡散を抑制し半
絶縁性結晶の絶縁性を維持し、リーク電流低減および良
好な素子間分離特性を得る光電子集積回路製作技術に関
するものである。
晶成長時におけるＦｅとＺｎなどの相互拡散を抑制し半
絶縁性結晶の絶縁性を維持し、リーク電流低減および良
好な素子間分離特性を得る光電子集積回路製作技術に関
するものである。
【００１４】
【課題を解決するための手段】前記目的を達成する本発
明に係る半導体素子は、半導体リッジ構造を構成する半
絶縁性高抵抗半導体層の少なくともリッジ構造側面部分
に不純物拡散抑制イオンが含有された領域を有し、少な
くとも該選択的な不純物拡散抑制イオンを含有するリッ
ジ構造側面を含む半導体領域を覆う形でｐ型半導体層が
形成されている構造を備えていることを特徴とする。上
記構成の半導体素子において、上記不純物拡散抑制イオ
ンが、チタン（Ｔｉ）、Ｐ（リン）、Ｆ（フッ素）イオ
ンであることを特徴とする。
明に係る半導体素子は、半導体リッジ構造を構成する半
絶縁性高抵抗半導体層の少なくともリッジ構造側面部分
に不純物拡散抑制イオンが含有された領域を有し、少な
くとも該選択的な不純物拡散抑制イオンを含有するリッ
ジ構造側面を含む半導体領域を覆う形でｐ型半導体層が
形成されている構造を備えていることを特徴とする。上
記構成の半導体素子において、上記不純物拡散抑制イオ
ンが、チタン（Ｔｉ）、Ｐ（リン）、Ｆ（フッ素）イオ
ンであることを特徴とする。
【００１５】一方の、半導体素子の製造方法は、 半導
体表面にエッチングによりリッジ構造を形成する第１の
工程と、該リッジ構造の少なくとも側面に、チタン（Ｔ
ｉ）、Ｐ（リン）、Ｆ（フッ素）イオンから選ばれた不
純物拡散抑制イオンをイオン注入することで該不純物拡
散抑制イオンを含有する領域を形成する第２の工程と、
少なくとも該不純物拡散抑制イオンを含有した領域を覆
うようにｐ型半導体層を形成する第３の工程を少なくと
も含むことを特徴とする。
体表面にエッチングによりリッジ構造を形成する第１の
工程と、該リッジ構造の少なくとも側面に、チタン（Ｔ
ｉ）、Ｐ（リン）、Ｆ（フッ素）イオンから選ばれた不
純物拡散抑制イオンをイオン注入することで該不純物拡
散抑制イオンを含有する領域を形成する第２の工程と、
少なくとも該不純物拡散抑制イオンを含有した領域を覆
うようにｐ型半導体層を形成する第３の工程を少なくと
も含むことを特徴とする。
【００１６】前記第１の工程において、前記半導体リッ
ジ構造の両側面部を除く半導体リッジ上部と半導体リッ
ジが形成されている半導体表面に絶縁膜が形成されてい
る半導体リッジ構造を形成することを特徴とする。
ジ構造の両側面部を除く半導体リッジ上部と半導体リッ
ジが形成されている半導体表面に絶縁膜が形成されてい
る半導体リッジ構造を形成することを特徴とする。
【００１７】すなわち、本発明は、ｐ型半導体層を構成
する例えば半絶縁性ＩｎＰ（Ｆｅ−ＩｎＰ）表面よりＦ
ｅ−ＩｎＰ層内に、不純物拡散抑制イオンであるチタン
（Ｔｉ）、Ｐ（リン）、Ｆ（フッ素）等のイオン注入層
を形成するようにしたことを特徴とするものである。こ
こで、本発明で不純物拡散抑制イオンとは、半導体を構
成する隣接する層のドーパント同士の相互拡散を抑制す
る機能を奏するイオンをいい、上記チタン（Ｔｉ）、Ｐ
（リン）、Ｆ（フッ素）等の他に半導体を構成する材
料、例えばＡｓ（砒素）、Ｇａ（ガリウム）等のイオン
を例示することができるが、本発明はこれらに限定され
るものではない。本発明の不純物拡散抑制イオンの含有
層を設けることにより、例えばリッジ両側面とｐ型半導
体の間において、ＦｅとＺｎの相互拡散が防止され、Ｆ
ｅドープＩｎＰ層中のＦｅが抜けることがなく、Ｆｅ−
ＩｎＰから構成されているリッジ部分の抵抗が低下する
ことが防止される。
する例えば半絶縁性ＩｎＰ（Ｆｅ−ＩｎＰ）表面よりＦ
ｅ−ＩｎＰ層内に、不純物拡散抑制イオンであるチタン
（Ｔｉ）、Ｐ（リン）、Ｆ（フッ素）等のイオン注入層
を形成するようにしたことを特徴とするものである。こ
こで、本発明で不純物拡散抑制イオンとは、半導体を構
成する隣接する層のドーパント同士の相互拡散を抑制す
る機能を奏するイオンをいい、上記チタン（Ｔｉ）、Ｐ
（リン）、Ｆ（フッ素）等の他に半導体を構成する材
料、例えばＡｓ（砒素）、Ｇａ（ガリウム）等のイオン
を例示することができるが、本発明はこれらに限定され
るものではない。本発明の不純物拡散抑制イオンの含有
層を設けることにより、例えばリッジ両側面とｐ型半導
体の間において、ＦｅとＺｎの相互拡散が防止され、Ｆ
ｅドープＩｎＰ層中のＦｅが抜けることがなく、Ｆｅ−
ＩｎＰから構成されているリッジ部分の抵抗が低下する
ことが防止される。
【００１８】以下、本発明の内容を説明する。
【００１９】本発明に係る半導体素子は、図１に示すよ
うに、半導体リッジ部１０１を構成する半絶縁性高抵抗
半導体層１０２の少なくとも当該リッジ部１０１側面部
分に、不純物拡散抑制イオンとして、例えばＴｉイオン
注入１０３することにより、Ｔｉが含有されたＴｉ含有
層１０４の領域を有し、少なくとも該Ｔｉを含有するリ
ッジ構造側面を含む半導体領域を覆う形でｐ型半導体層
１０５が形成されている構造としているものである。不
純物拡散抑制イオンとしては、チタン（Ｔｉ）の他に、
上述したイオンを用いることが出来るが、以下、チタン
（Ｔｉ）イオンの注入を例にして本発明を説明する。
うに、半導体リッジ部１０１を構成する半絶縁性高抵抗
半導体層１０２の少なくとも当該リッジ部１０１側面部
分に、不純物拡散抑制イオンとして、例えばＴｉイオン
注入１０３することにより、Ｔｉが含有されたＴｉ含有
層１０４の領域を有し、少なくとも該Ｔｉを含有するリ
ッジ構造側面を含む半導体領域を覆う形でｐ型半導体層
１０５が形成されている構造としているものである。不
純物拡散抑制イオンとしては、チタン（Ｔｉ）の他に、
上述したイオンを用いることが出来るが、以下、チタン
（Ｔｉ）イオンの注入を例にして本発明を説明する。
【００２０】本発明の半導体素子の製造方法の一例を図
１に示す。同図に示すように、半導体１０２表面にエ
ッチングによりリッジ部１０１を形成する第１の工程
と、該リッジ部１０１の少なくとも側面にＴｉイオン
注入１０３することでＴｉを含有する領域を形成する第
２の工程と、少なくとも該Ｔｉを含有したＴｉ含有層
１０４の領域を覆うようにｐ型半導体層１０５を形成す
る第３の工程とから、半導体素子１０６を形成するよう
にしている。
１に示す。同図に示すように、半導体１０２表面にエ
ッチングによりリッジ部１０１を形成する第１の工程
と、該リッジ部１０１の少なくとも側面にＴｉイオン
注入１０３することでＴｉを含有する領域を形成する第
２の工程と、少なくとも該Ｔｉを含有したＴｉ含有層
１０４の領域を覆うようにｐ型半導体層１０５を形成す
る第３の工程とから、半導体素子１０６を形成するよう
にしている。
【００２１】図２は本発明のＴｉ注入によるＦｅとＺｎ
の相互拡散抑制効果をＳＩＭＳ（２次イオン質量分析）
により確認したものである。以下の工程により試料を作
成した。試料（ａ）は、（１）ｎ−ＩｎＰ基板上にＦｅ
−ＩｎＰをエピタキシャル成長する工程、（２）Ｆｅ−
ＩｎＰ表面からイオン注入によりＴｉを注入する工程、
（３）Ｔｉのイオン注入層上にｐ−ＩｎＰおよびｐ−Ｉ
ｎＧａＡｓ層をエピ成長する工程、により作成した。試
料（ｂ）は、上記（２）の工程を除いて全て同様な製作
工程である。
の相互拡散抑制効果をＳＩＭＳ（２次イオン質量分析）
により確認したものである。以下の工程により試料を作
成した。試料（ａ）は、（１）ｎ−ＩｎＰ基板上にＦｅ
−ＩｎＰをエピタキシャル成長する工程、（２）Ｆｅ−
ＩｎＰ表面からイオン注入によりＴｉを注入する工程、
（３）Ｔｉのイオン注入層上にｐ−ＩｎＰおよびｐ−Ｉ
ｎＧａＡｓ層をエピ成長する工程、により作成した。試
料（ｂ）は、上記（２）の工程を除いて全て同様な製作
工程である。
【００２２】図３はＴｉのイオン注入効果を電気的な観
点から調べるために作成した「サンプルの作成方法」を
示す。 （１）ｎ−ＩｎＰ基板１１上にＭＱＷ（多重量子井戸）
層１２を成長する。 （２）ＭＱＷ層１２上にＦｅ−ＩｎＰ層１３を成長す
る。 （３）Ｆｅ−ＩｎＰ層１３上にＳｉＮ膜１４を形成した
後、フォトリソグラフィーによりＳｉＮマスクを形成
し、メサエッチングにより、幅約１μｍのＦｅ−ＩｎＰ
メサストライプ１５を形成する。 （４）ここで、サンプルＡは、メサストライプ１５側面
を含む半導体表面からＴｉのイオン注入１６を行い、Ｔ
ｉ含有層１７をメサストライプ１５側面に形成する。一
方、サンプルＢはＴｉのイオン注入は行わない。 （５）サンプルＡ，ＢともＦｅ−ＩｎＰメサストライプ
１５を、ｐ−ＩｎＰ層１８及びｐ−ＩｎＧａＡｓ層１９
で埋め込む。さらに両サンプルともｐ電極２０を形成す
る。ここで、ｐ−ＩｎＧａＡｓ層１９はｐ電極２０の抵
抗低減のため成長したもので、ｐ電極２０は該ｐ−Ｉｎ
ＧａＡｓ層１９上に形成した。
点から調べるために作成した「サンプルの作成方法」を
示す。 （１）ｎ−ＩｎＰ基板１１上にＭＱＷ（多重量子井戸）
層１２を成長する。 （２）ＭＱＷ層１２上にＦｅ−ＩｎＰ層１３を成長す
る。 （３）Ｆｅ−ＩｎＰ層１３上にＳｉＮ膜１４を形成した
後、フォトリソグラフィーによりＳｉＮマスクを形成
し、メサエッチングにより、幅約１μｍのＦｅ−ＩｎＰ
メサストライプ１５を形成する。 （４）ここで、サンプルＡは、メサストライプ１５側面
を含む半導体表面からＴｉのイオン注入１６を行い、Ｔ
ｉ含有層１７をメサストライプ１５側面に形成する。一
方、サンプルＢはＴｉのイオン注入は行わない。 （５）サンプルＡ，ＢともＦｅ−ＩｎＰメサストライプ
１５を、ｐ−ＩｎＰ層１８及びｐ−ＩｎＧａＡｓ層１９
で埋め込む。さらに両サンプルともｐ電極２０を形成す
る。ここで、ｐ−ＩｎＧａＡｓ層１９はｐ電極２０の抵
抗低減のため成長したもので、ｐ電極２０は該ｐ−Ｉｎ
ＧａＡｓ層１９上に形成した。
【００２３】Ｔｉ注入の作用について図２，３を用いて
説明する。図２（ａ），（ｂ）ともにＦｅ−ＩｎＰ層は
結晶表面から２．２μｍにある。図２（ａ）では、Ｆｅ
−ＩｎＰ中にＴｉイオン注入によるＴｉの分布が確認さ
れた。さらにＦｅ−ＩｎＰ中のＦｅの分布は９×１０16
cm-3程度でありｐ−ＩｎＰ層方向で１０16cm-3以上のＦ
ｅの分布は観測されなかった。一方、図２（ｂ）では、
Ｆｅ−ＩｎＰ表面からＦｅ−ＩｎＰ内部方向０．６μｍ
の間でＦｅの分布が観測されず（Ｆｅ抜けの状態）、Ｆ
ｅ−ＩｎＰ中でのＦｅの分布も５×１０15cm-3程度に低
下している。さらにｐ−ＩｎＰ層方向で１０15cm-3以上
のＦｅの分布が観測された。Ｚｎについては、図２
（ａ），図２（ｂ）ともにＦｅ−Ｉｎ中に同程度の深さ
までの分布が認められた。
説明する。図２（ａ），（ｂ）ともにＦｅ−ＩｎＰ層は
結晶表面から２．２μｍにある。図２（ａ）では、Ｆｅ
−ＩｎＰ中にＴｉイオン注入によるＴｉの分布が確認さ
れた。さらにＦｅ−ＩｎＰ中のＦｅの分布は９×１０16
cm-3程度でありｐ−ＩｎＰ層方向で１０16cm-3以上のＦ
ｅの分布は観測されなかった。一方、図２（ｂ）では、
Ｆｅ−ＩｎＰ表面からＦｅ−ＩｎＰ内部方向０．６μｍ
の間でＦｅの分布が観測されず（Ｆｅ抜けの状態）、Ｆ
ｅ−ＩｎＰ中でのＦｅの分布も５×１０15cm-3程度に低
下している。さらにｐ−ＩｎＰ層方向で１０15cm-3以上
のＦｅの分布が観測された。Ｚｎについては、図２
（ａ），図２（ｂ）ともにＦｅ−Ｉｎ中に同程度の深さ
までの分布が認められた。
【００２４】以上の結果から、図２（ａ）においては、
Ｆｅ−ＩｎＰ層１５へのＴｉイオン注入により、ｐ−Ｉ
ｎＰ及びｐ−ＩｎＧａＡｓ成長時にＦｅ−ＩｎＰ層から
のＦｅの拡散が抑制されており、Ｔｉのイオン注入の効
果が確認された。図２（ｂ）においては、ｐ−ＩｎＰ及
びＩｎＧａＡｓ成長時にＦｅ−ＩｎＰ層からｐ−ＩｎＰ
方向にＦｅの拡散が生じており、この結果、Ｆｅ−Ｉｎ
Ｐ層全体のＦｅ濃度が低下しており、半絶縁性ＩｎＰと
しての特性も劣化する可能性がある。
Ｆｅ−ＩｎＰ層１５へのＴｉイオン注入により、ｐ−Ｉ
ｎＰ及びｐ−ＩｎＧａＡｓ成長時にＦｅ−ＩｎＰ層から
のＦｅの拡散が抑制されており、Ｔｉのイオン注入の効
果が確認された。図２（ｂ）においては、ｐ−ＩｎＰ及
びＩｎＧａＡｓ成長時にＦｅ−ＩｎＰ層からｐ−ＩｎＰ
方向にＦｅの拡散が生じており、この結果、Ｆｅ−Ｉｎ
Ｐ層全体のＦｅ濃度が低下しており、半絶縁性ＩｎＰと
しての特性も劣化する可能性がある。
【００２５】図３に示すサンプルＡ，Ｂとも、メサスト
ライプの両側のｐ電極間に電圧を印加したメサストライ
プ間でのリーク電流を測定した。サンプルＡでのリーク
電流は、電圧を６ボルト印加した時５μＡ程度であった
が、一方のサンプルＢでは印加電圧２ボルトで２ｍＡと
サンプルＡに比べ約３桁大きなリーク電流が観測され
た。
ライプの両側のｐ電極間に電圧を印加したメサストライ
プ間でのリーク電流を測定した。サンプルＡでのリーク
電流は、電圧を６ボルト印加した時５μＡ程度であった
が、一方のサンプルＢでは印加電圧２ボルトで２ｍＡと
サンプルＡに比べ約３桁大きなリーク電流が観測され
た。
【００２６】以上の結果から、Ｔｉのイオン注入による
ＦｅとＺｎの相互拡散抑制の効果は明らかであり、Ｔｉ
イオン注入効果による電気的な絶縁特性の向上も明白で
ある。
ＦｅとＺｎの相互拡散抑制の効果は明らかであり、Ｔｉ
イオン注入効果による電気的な絶縁特性の向上も明白で
ある。
【００２７】
【実施例】次に、本発明の好適な一実施例を説明する。
【００２８】以下、本発明の一実施例である導波路型半
導体光スイッチについて説明する。図４（ａ）は導波路
型半導体光スイッチの平面図であり、図４（ｂ）はその
Ｂ−Ｂ断面図である。図中、符号２１はｎ−ＩｎＰ層，
２２はＭＱＷ層，２３は高純度のｎ−ＩｎＰ層，２４は
高純度のｎ−ＩｎＧａＡｓＰ層，２５はｎ−ＩｎＰ層，
２９はＦｅ−ＩｎＰ層，３０はＳｉＮ膜，３２はＴｉ含
有層、３３はｐ−ＩｎＰ層，３４はｐ電極，３５はｎ電
極を各々図示する。図４（ａ）において、光導波路Ａ，
Ｂに各々入射した光の進行方向を切り替える（スイッチ
ング）ためには、光導波路Ａ，Ｂを光の波長の数倍以内
に近接して配置し、なおかつ光導波路の屈折率を変化さ
せる事が必要である。
導体光スイッチについて説明する。図４（ａ）は導波路
型半導体光スイッチの平面図であり、図４（ｂ）はその
Ｂ−Ｂ断面図である。図中、符号２１はｎ−ＩｎＰ層，
２２はＭＱＷ層，２３は高純度のｎ−ＩｎＰ層，２４は
高純度のｎ−ＩｎＧａＡｓＰ層，２５はｎ−ＩｎＰ層，
２９はＦｅ−ＩｎＰ層，３０はＳｉＮ膜，３２はＴｉ含
有層、３３はｐ−ＩｎＰ層，３４はｐ電極，３５はｎ電
極を各々図示する。図４（ａ）において、光導波路Ａ，
Ｂに各々入射した光の進行方向を切り替える（スイッチ
ング）ためには、光導波路Ａ，Ｂを光の波長の数倍以内
に近接して配置し、なおかつ光導波路の屈折率を変化さ
せる事が必要である。
【００２９】ここでは、屈折率を変化させるために、近
接（ここでは約２μｍ）した光導波路の部分に電圧を加
えて、図４（ｂ）に示すＭＱＷ（Multi Quantum Well）
層２２の屈折率を変化させる。このため、光導波路の
Ａ，Ｂの近接した部分それぞれにｐ−ｎ接合を製作し、
このｐ−ｎ接合に電圧を印加し、ｐ−ｎ接合下のＭＱＷ
の屈折率を変化させる。さらに光導波路Ａ，Ｂを独立に
動作させるためには光導波路Ａ，Ｂは電気的に絶縁さ
れ、リーク電流は小さいことが必要である。
接（ここでは約２μｍ）した光導波路の部分に電圧を加
えて、図４（ｂ）に示すＭＱＷ（Multi Quantum Well）
層２２の屈折率を変化させる。このため、光導波路の
Ａ，Ｂの近接した部分それぞれにｐ−ｎ接合を製作し、
このｐ−ｎ接合に電圧を印加し、ｐ−ｎ接合下のＭＱＷ
の屈折率を変化させる。さらに光導波路Ａ，Ｂを独立に
動作させるためには光導波路Ａ，Ｂは電気的に絶縁さ
れ、リーク電流は小さいことが必要である。
【００３０】図５（ａ）〜（ｆ）には、この本発明を用
いた導波路型半導体光スイッチの製作工程図を示すもの
であり、同図を用いて詳細に製作工程を説明する。
いた導波路型半導体光スイッチの製作工程図を示すもの
であり、同図を用いて詳細に製作工程を説明する。
【００３１】（ａ） ＭＯＣＶＤ（金属有機物法）によ
りｎ−ＩｎＰ基板２１上にＩｎＡｌＡｓとＩｎＧａＡｌ
Ａｓの数十原子層程度の極めて薄い層を交互に成長した
ＭＱＷ層２２、該ＭＱＷ層２２の保護及びエッチングス
トップ層としての高純度のｎ−ＩｎＰ層２３、導波路形
成の働きを持つ高純度のｎ−ＩｎＧａＡｓＰ層２４、ホ
モ接合としてのｎ−ＩｎＰ層２５、エッチングストップ
としてのｎ−ＩｎＧａＡｓ層２６を順次成長する。さら
にエッチングストップとしてのｎ−ＩｎＧａＡｓ層２６
上に、エッチングマスクとしてプラズマＣＶＤによりＳ
ｉＮ（窒化シリコン）膜２７を形成する。
りｎ−ＩｎＰ基板２１上にＩｎＡｌＡｓとＩｎＧａＡｌ
Ａｓの数十原子層程度の極めて薄い層を交互に成長した
ＭＱＷ層２２、該ＭＱＷ層２２の保護及びエッチングス
トップ層としての高純度のｎ−ＩｎＰ層２３、導波路形
成の働きを持つ高純度のｎ−ＩｎＧａＡｓＰ層２４、ホ
モ接合としてのｎ−ＩｎＰ層２５、エッチングストップ
としてのｎ−ＩｎＧａＡｓ層２６を順次成長する。さら
にエッチングストップとしてのｎ−ＩｎＧａＡｓ層２６
上に、エッチングマスクとしてプラズマＣＶＤによりＳ
ｉＮ（窒化シリコン）膜２７を形成する。
【００３２】（ｂ） 上記ＳｉＮ膜２７上に、フォトリ
ソグラフィーによりパターン２８を形成し、ＲＩＥによ
りＳｉＮ膜２７をエッチングした後、ｎ−ＩｎＧａＡｓ
Ｐ２４までドライエッチングまたはウェットエッチング
によりエッチングを行い、導波路部分を形成する。ここ
でＭＱＷ層２２上にパターン２８のパターンが形成され
る事により、パターン２８下のＭＱＷ層２２の屈折率が
変化し、光導波路が形成される。その後、パターン２８
及びＳｉＮ膜２７を除去する。
ソグラフィーによりパターン２８を形成し、ＲＩＥによ
りＳｉＮ膜２７をエッチングした後、ｎ−ＩｎＧａＡｓ
Ｐ２４までドライエッチングまたはウェットエッチング
によりエッチングを行い、導波路部分を形成する。ここ
でＭＱＷ層２２上にパターン２８のパターンが形成され
る事により、パターン２８下のＭＱＷ層２２の屈折率が
変化し、光導波路が形成される。その後、パターン２８
及びＳｉＮ膜２７を除去する。
【００３３】（ｃ） 上記パターン２８除去後、全面埋
め込み成長によりＦｅ−ＩｎＰ層２９を成長する。さら
にＦｅ−ＩｎＰ層２９上にエッチングマスク用ＳｉＮ膜
３０を形成する。
め込み成長によりＦｅ−ＩｎＰ層２９を成長する。さら
にＦｅ−ＩｎＰ層２９上にエッチングマスク用ＳｉＮ膜
３０を形成する。
【００３４】（ｄ）フォトリソグラフィーによりパター
ン形成後、ドライエッチングまたはウェットエッチング
によりＳｉＮ膜３０，Ｆｅ−ＩｎＰ層２９及びエッチン
グストップ層２６まで取り除き、Ｆｅ−ＩｎＰ層２９の
露出側面にＴｉのイオン注入３１を行い、Ｆｅ−ＩｎＰ
層２９の露出側面にＴｉ含有層３２を形成した。ここで
のイオン注入３１は、リッジ側面にＴｉイオンを注入す
るため約６０度の斜め注入を行っているが、イオン注入
の角度はこれに限定されるものではなく、イオン注入領
域の幅や深さによって適宜設定すればよい。さらに、イ
オン注入のダメージを軽減する場合はＴｉイオン注入用
マスクを形成する（イオン注入用マスク形成については
後述する）。
ン形成後、ドライエッチングまたはウェットエッチング
によりＳｉＮ膜３０，Ｆｅ−ＩｎＰ層２９及びエッチン
グストップ層２６まで取り除き、Ｆｅ−ＩｎＰ層２９の
露出側面にＴｉのイオン注入３１を行い、Ｆｅ−ＩｎＰ
層２９の露出側面にＴｉ含有層３２を形成した。ここで
のイオン注入３１は、リッジ側面にＴｉイオンを注入す
るため約６０度の斜め注入を行っているが、イオン注入
の角度はこれに限定されるものではなく、イオン注入領
域の幅や深さによって適宜設定すればよい。さらに、イ
オン注入のダメージを軽減する場合はＴｉイオン注入用
マスクを形成する（イオン注入用マスク形成については
後述する）。
【００３５】（ｅ）選択埋め込み成長によりｐ−ｎ接合
形成用ｐ−ＩｎＰ層３３を成長する。
形成用ｐ−ＩｎＰ層３３を成長する。
【００３６】（ｆ）ｐ−ＩｎＰ層３３上にｐ電極３４お
よび基板側にｎ電極３５を形成する。
よび基板側にｎ電極３５を形成する。
【００３７】ここではｐ型半導体はＩｎＰについて説明
したが、ＩｎＧａＡｓおよびＩｎＧａＡｓＰでも同様な
効果が得られる。
したが、ＩｎＧａＡｓおよびＩｎＧａＡｓＰでも同様な
効果が得られる。
【００３８】次に、図６を参照してイオン注入マスク製
作について詳細に説明する。
作について詳細に説明する。
【００３９】（ａ） ｎ−ＩｎＰ基板４１上にＭＱＷ層
４２、ｎ−ＩｎＰ層４３、Ｆｅ−ＩｎＰ４４が順次積層
されており、その上に形成されたＳｉＮマスク４５によ
りリッジ部４６が形成されている。このままの状態でリ
ッジ部４６の側面部にイオン注入を行った場合、露出し
ている半導体表面全てに、イオン注入が行われリッジ側
面のみへの注入は困難である。このためイオン注入の影
響がＭＱＷ層４２におよび、結晶性低下をまねき導波路
特性を劣化させることとなる。
４２、ｎ−ＩｎＰ層４３、Ｆｅ−ＩｎＰ４４が順次積層
されており、その上に形成されたＳｉＮマスク４５によ
りリッジ部４６が形成されている。このままの状態でリ
ッジ部４６の側面部にイオン注入を行った場合、露出し
ている半導体表面全てに、イオン注入が行われリッジ側
面のみへの注入は困難である。このためイオン注入の影
響がＭＱＷ層４２におよび、結晶性低下をまねき導波路
特性を劣化させることとなる。
【００４０】（ｂ） このため、図６（ａ）の状態で全
面に、プラズマＣＶＤまたはスパッタによりＳｉＮまた
はＳｉＯ2 の絶縁膜４７を形成する。
面に、プラズマＣＶＤまたはスパッタによりＳｉＮまた
はＳｉＯ2 の絶縁膜４７を形成する。
【００４１】（ｃ） ＳｉＮまたはＳｉＯ2 の絶縁膜４
７を形成後、全面ウェットエッチングを行う。
７を形成後、全面ウェットエッチングを行う。
【００４２】ここで、通常、図６（ａ）のようなリッジ
を含む半導体表面にプラズマＣＶＤまたはスパッタによ
りＳｉＮまたはＳｉＯ2 の絶縁膜４７を形成すると、リ
ッジ側面に形成されたＳｉＮまたはＳｉＯ2 は平面上に
形成されたＳｉＮ，ＳｉＯ2に比較してウェットエッチ
ングのエッチングレイトは数十倍と非常に大きくなる。
このため、全面ウェットエッチングを行う事により、平
面部分（ｎ−ＩｎＰ層４３及びＳｉＮマスク４５）の上
面に形成されたＳｉＮまたはＳｉＯ2 の絶縁膜４７が残
っている状態で、リッジ側面のＳｉＮまたはＳｉＯ2 の
絶縁膜４７を完全に取り除く事ができる。
を含む半導体表面にプラズマＣＶＤまたはスパッタによ
りＳｉＮまたはＳｉＯ2 の絶縁膜４７を形成すると、リ
ッジ側面に形成されたＳｉＮまたはＳｉＯ2 は平面上に
形成されたＳｉＮ，ＳｉＯ2に比較してウェットエッチ
ングのエッチングレイトは数十倍と非常に大きくなる。
このため、全面ウェットエッチングを行う事により、平
面部分（ｎ−ＩｎＰ層４３及びＳｉＮマスク４５）の上
面に形成されたＳｉＮまたはＳｉＯ2 の絶縁膜４７が残
っている状態で、リッジ側面のＳｉＮまたはＳｉＯ2 の
絶縁膜４７を完全に取り除く事ができる。
【００４３】（ｄ） これらのＳｉＮまたはＳｉＯ2 の
絶縁膜４７をイオン注入用マスクとして用い、斜め注入
によりＴｉイオン注入４８を行いＴｉイオン含有層４９
を形成する。よって、これらの絶縁膜４７及び斜め注入
により、リッジの側面部分に効率的にＴｉイオン注入４
８が行われ、かつＭＱＷ層４２へのイオン注入の影響を
低減する効果がある。
絶縁膜４７をイオン注入用マスクとして用い、斜め注入
によりＴｉイオン注入４８を行いＴｉイオン含有層４９
を形成する。よって、これらの絶縁膜４７及び斜め注入
により、リッジの側面部分に効率的にＴｉイオン注入４
８が行われ、かつＭＱＷ層４２へのイオン注入の影響を
低減する効果がある。
【００４４】（ｅ） Ｔｉイオン注入後、全面ドライエ
ッチングまたはウェットエッチングを行うことにより、
リッジ上部の選択埋め込み用マスク４５を残して他の部
分のＳｉＮまたはＳｉＯ2 膜４７を除去する事ができ
る。
ッチングまたはウェットエッチングを行うことにより、
リッジ上部の選択埋め込み用マスク４５を残して他の部
分のＳｉＮまたはＳｉＯ2 膜４７を除去する事ができ
る。
【００４５】
【発明の効果】以上、試験例及び実施例と共に具体的に
説明したように、Ｆｅ−ＩｎＰ中に不純物拡散抑制イオ
ンとして例えばＴｉをイオン注入する事で、後のｐ型半
導体の成長時におけるＦｅとＺｎの相互拡散が抑制さ
れ、半絶縁性半導体の特性が維持される。また、Ｔｉイ
オン注入と選択埋め込み成長により所望の位置に良好な
ｐ−ｎ接合を形成する事ができる。さらに、ｐ−ｎ接合
は半絶縁性Ｆｅ−ＩｎＰで埋め込まれておりリーク電流
および信頼性の点からも有効である。また、Ｆｅ−Ｉｎ
Ｐで表面がプレーナ化されるため微細パターン形成に有
利であり、Ｆｅ−ＩｎＰ上にも素子製作が可能となり、
モノリシックＯＥＩＣ（OptoElectronic Integrated Ci
rcuit) 製作上重要な技術である。
説明したように、Ｆｅ−ＩｎＰ中に不純物拡散抑制イオ
ンとして例えばＴｉをイオン注入する事で、後のｐ型半
導体の成長時におけるＦｅとＺｎの相互拡散が抑制さ
れ、半絶縁性半導体の特性が維持される。また、Ｔｉイ
オン注入と選択埋め込み成長により所望の位置に良好な
ｐ−ｎ接合を形成する事ができる。さらに、ｐ−ｎ接合
は半絶縁性Ｆｅ−ＩｎＰで埋め込まれておりリーク電流
および信頼性の点からも有効である。また、Ｆｅ−Ｉｎ
Ｐで表面がプレーナ化されるため微細パターン形成に有
利であり、Ｆｅ−ＩｎＰ上にも素子製作が可能となり、
モノリシックＯＥＩＣ（OptoElectronic Integrated Ci
rcuit) 製作上重要な技術である。
【００４６】また、ＳｉＮまたはＳｉＯ2 の絶縁膜をイ
オン注入用マスクとして用いることにより、イオン注入
時のダメージを軽減することができ、良好な導波路を形
成することができる。
オン注入用マスクとして用いることにより、イオン注入
時のダメージを軽減することができ、良好な導波路を形
成することができる。
【図１】本発明の半導体素子の概念を説明する図であ
る。
る。
【図２】ＳＩＭＳ分析によるＦｅ／Ｚｎ／Ｔｉの濃度分
布図である。
布図である。
【図３】Ｔｉのイオン注入効果を試験するためのサンプ
ルの作成法の概略図である。
ルの作成法の概略図である。
【図４】本発明の一実施例の光スイッチの概略図であ
る。
る。
【図５】本発明の一実施例の光スイッチの作成法の概略
図である。
図である。
【図６】本発明の一実施例のイオン注入マスク制作の概
略図である。
略図である。
【図７】従来の半導体素子の作成法の概略図である。
【図８】半導体リッジ構造と選択埋め込み成長技術を用
いた素子間分離の概念を示す図である。
いた素子間分離の概念を示す図である。
１１，２１，３１ ｎ−ＩｎＰ基板 １２，２２，４２ ＭＱＷ（多重量子井戸）層 １３，２３，４３ Ｆｅ−ＩｎＰ層 １４， ＳｉＮ膜 １５， Ｆｅ−ＩｎＰメサストライプ １６，４１ Ｔｉイオン注入 １７ Ｔｉ含有層 １８ ｐ−ＩｎＰ層 １９ ｐ−ＩｎＧａＡｓ層 ２０ ｐ電極 １０１ リッジ部 １０２ 半導体層 １０３ Ｔｉイオン注入 １０４ Ｔｉ含有層
Claims (4)
- 【請求項１】 半導体リッジ構造を構成する半絶縁性高
抵抗半導体層の少なくともリッジ構造側面部分に不純物
拡散抑制イオンが含有された領域を有し、少なくとも該
選択的な不純物拡散抑制イオンを含有するリッジ構造側
面を含む半導体領域を覆う形でｐ型半導体層が形成され
ている構造を備えていることを特徴とする半導体素子。 - 【請求項２】 請求項１記載の半導体素子において、 上記不純物拡散抑制イオンが、チタン（Ｔｉ）、Ｐ（リ
ン）、Ｆ（フッ素）イオンであることを特徴とする半導
体素子。 - 【請求項３】 半導体表面にエッチングによりリッジ構
造を形成する第１の工程と、 該リッジ構造の少なくとも側面に、チタン（Ｔｉ）、Ｐ
（リン）、Ｆ（フッ素）イオンから選ばれた不純物拡散
抑制イオンをイオン注入することで該不純物拡散抑制イ
オンを含有する領域を形成する第２の工程と、 少なくとも該不純物拡散抑制イオンを含有した領域を覆
うようにｐ型半導体層を形成する第３の工程を少なくと
も含むことを特徴とする半導体素子の製造方法。 - 【請求項４】 請求項３の半導体素子の製造方法におい
て、 前記第１の工程が、前記半導体リッジ構造の両側面部を
除く半導体リッジ上部と半導体リッジが形成されている
半導体表面に絶縁膜が形成されている半導体リッジ構造
を形成することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245852A JPH08111564A (ja) | 1994-10-12 | 1994-10-12 | 半導体素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245852A JPH08111564A (ja) | 1994-10-12 | 1994-10-12 | 半導体素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111564A true JPH08111564A (ja) | 1996-04-30 |
Family
ID=17139806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6245852A Withdrawn JPH08111564A (ja) | 1994-10-12 | 1994-10-12 | 半導体素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012154980A (ja) * | 2011-01-24 | 2012-08-16 | Fujitsu Ltd | リブ型光導波路デバイス及びその製造方法 |
| CN107645122A (zh) * | 2016-07-22 | 2018-01-30 | 杭州中科极光科技有限公司 | 脊形半导体激光器及其制作方法 |
-
1994
- 1994-10-12 JP JP6245852A patent/JPH08111564A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012154980A (ja) * | 2011-01-24 | 2012-08-16 | Fujitsu Ltd | リブ型光導波路デバイス及びその製造方法 |
| CN107645122A (zh) * | 2016-07-22 | 2018-01-30 | 杭州中科极光科技有限公司 | 脊形半导体激光器及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |