JP2017216418A - 量子カスケードレーザ集積素子 - Google Patents

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弘幸 吉永
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Abstract

【課題】所望の厚さのコア層及び上部クラッド層を提供可能な構造を有する量子カスケードレーザ集積素子を提供する。
【解決手段】量子カスケードレーザ集積素子１１は、第１軸Ａｘ１の方向に延在する第１下部半導体メサ１５及び第２下部半導体メサ１７と、第１下部半導体メサ１５及び第２下部半導体メサ１７上にそれぞれ設けられ第１軸Ａｘ１の方向に延在する第１上部半導体メサ３５及び第２上部半導体メサ３７を含み、第１下部半導体メサ１５及び第２下部半導体メサ１７の各々における上面１５ａ及び側面１５ｂ上に設けられた被覆領域１９と、第１上部半導体メサ３５及び第２上部半導体メサ３７上にそれぞれに設けられ第１電極４１及び第２電極４３を備える。第１上部半導体メサ３５及び第２上部半導体メサ３７の一方は、他方から隔置される。被覆領域１９は、電流ブロック半導体領域２５及び第１導電型半導体領域２７を含む。
【選択図】 図１

Description

本発明は、量子カスケードレーザ集積素子に関する。
特許文献１は、量子カスケード半導体レーザを開示する。
特表２０１０−５１４１６３号公報
発明者の検討によれば、量子カスケード半導体レーザの光出力を上げるためには、厚いコア層を必要とし、また厚いコア層からの光を閉じ込めるためには、厚いクラッド層を必要とする。これらの要求は、共に、量子カスケード半導体レーザにおけるメサ構造の高さを大きくすることに至る。また、発明者の見積もりによれば、所望の厚さのコア層及び所望の厚さの上部クラッド層を含むメサ構造の高さは、１０マイクロメートル程度である。高いメサ構造の作製は、エッチングに負担を強いることになり、この結果、量子カスケード半導体レーザの性能向上を阻む。
本発明の一側面は、上記の事情を鑑みて為されたものであって、所望の厚さのコア層及び上部クラッド層を提供可能な構造を有する量子カスケードレーザ集積素子を提供することを目的とする。
本発明の一側面に係る量子カスケードレーザ集積素子は、第１軸の方向に延在する第１下部半導体メサと、前記第１軸の方向に延在する第２下部半導体メサと、前記第１下部半導体メサ及び前記第２下部半導体メサ上にそれぞれに設けられ前記第１軸の方向に延在する第１上部半導体メサ及び第２上部半導体メサを含み、前記第１下部半導体メサ及び前記第２下部半導体メサの各々における上面及び側面上に設けられた被覆領域と、前記第１上部半導体メサ及び前記第２上部半導体メサ上にそれぞれ設けられた第１電極及び第２電極と、を備え、前記第１下部半導体メサ及び前記第２下部半導体メサは、それぞれの量子カスケードコア層を含み、前記被覆領域は、前記第１下部半導体メサ及び前記第２下部半導体メサを埋め込む電流ブロック半導体領域、並びに前記第１下部半導体メサ、前記第２下部半導体メサ及び前記電流ブロック半導体領域上に設けられた第１導電型半導体領域を含み、前記第１上部半導体メサ及び前記第２上部半導体メサの一方は、他方から隔置され、前記第１導電型半導体領域は、上部クラッド層を含む。
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
以上説明したように、本発明の一側面によれば、所望の厚さのコア層及び上部クラッド層を提供可能な構造を有する量子カスケードレーザ集積素子が提供される。
図１は、本実施形態に係る量子カスケードレーザ集積素子を模式的に示す図面である。 図２は、本実施形態に係る量子カスケードレーザ集積素子を模式的に示す図面である。 図３は、本実施形態に係る量子カスケードレーザ集積素子を模式的に示す図面である。 図４は、本実施形態に係る量子カスケードレーザ集積素子を示す平面図である。 図５は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図６は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図７は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図８は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図９は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図１０は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図１１は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図１２は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。 図１３は、本実施形態に係る量子カスケードレーザ集積素子を作製する方法における主要な工程を模式的に示す図面である。
いくつかの具体例を説明する。
具体例に係る量子カスケードレーザ集積素子は、（ａ）第１軸の方向に延在する第１下部半導体メサと、（ｂ）前記第１軸の方向に延在する第２下部半導体メサと、（ｃ）前記第１下部半導体メサ及び前記第２下部半導体メサ上にそれぞれに設けられ前記第１軸の方向に延在する第１上部半導体メサ及び第２上部半導体メサを含み、前記第１下部半導体メサ及び前記第２下部半導体メサの各々における上面及び側面上に設けられた被覆領域と、（ｄ）前記第１上部半導体メサ及び前記第２上部半導体メサ上にそれぞれ設けられた第１電極及び第２電極と、を備え、前記第１下部半導体メサ及び前記第２下部半導体メサは、それぞれの量子カスケードコア層を含み、前記被覆領域は、前記第１下部半導体メサ及び前記第２下部半導体メサを埋め込む電流ブロック半導体領域、前記第１下部半導体メサ、並びに前記第２下部半導体メサ及び前記電流ブロック半導体領域上に設けられた第１導電型半導体領域を含み、前記第１上部半導体メサ及び前記第２上部半導体メサの一方は、他方から隔置され、前記第１導電型半導体領域は、上部クラッド層を含む。
量子カスケードレーザ集積素子によれば、被覆領域における電流ブロック半導体領域が第１及び第２下部半導体メサの各々に電流を閉じ込める。被覆領域における第１及び第２上部半導体メサが、第１及び第２下部半導体メサのそれぞれ上において第１軸の方向に延在する。第１及び第２上部半導体メサが、対応する第１及び第２下部半導体メサ上に設けられて、第１及び第２上部半導体メサ並びに第１及び第２下部半導体メサの積み重ねを形成する。この積み重ねは、第１及び第２下部半導体メサに所望の厚さのコア層を設けると共に光閉じ込めに必要な厚さを上部クラッド層に提供することを可能にする。
具体例に係る量子カスケードレーザ集積素子では、前記被覆領域は、前記第１上部半導体メサの側面及び前記第２上部半導体メサの側面を覆う絶縁層、並びに第１側面、第２側面及び底面を有する溝を更に備え、前記絶縁層は、前記第１上部半導体メサ及び前記第２上部半導体メサの表面を覆い、前記第１電極及び前記第２電極は、それぞれ、前記溝の前記第１側面及び前記第２側面上に設けられる。
量子カスケードレーザ集積素子によれば、溝の第１側面及び第２側面上の第１電極及び第２電極は、下部半導体メサからの熱の放出に寄与できる。
具体例に係る量子カスケードレーザ集積素子では、前記第１上部半導体メサ及び前記第２上部半導体メサは、前記電流ブロック半導体領域内に位置する底部を有する。
量子カスケードレーザ集積素子によれば、電流ブロック半導体領域内の溝は、下部半導体メサからの熱の散逸に寄与できる。
具体例に係る量子カスケードレーザ集積素子では、前記第１上部半導体メサ及び前記第２上部半導体メサは、前記上部クラッド層内に位置する底部を有する。
量子カスケードレーザ集積素子によれば、半導体導波路内における光は、被覆領域内の第１導電型半導体領域に広がることができる。
具体例に係る量子カスケードレーザ集積素子では、前記第１上部半導体メサ及び前記第２上部半導体メサは、前記上部クラッド層の上面上に位置する底部を有する。
量子カスケードレーザ集積素子によれば、半導体導波路内における光は、被覆領域内に広がる。
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、量子カスケードレーザ集積素子に係る実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
図１〜図３は、本実施形態に係る量子カスケードレーザ集積素子を模式的に示す図面である。量子カスケードレーザ集積素子１１は、基板１３と、第１下部半導体メサ１５と、第２下部半導体メサ１７と、被覆領域１９とを備える。第１下部半導体メサ１５及び第２下部半導体メサ１７は、それぞれ、第１コア層２１ａ及び第２コア層２３ａを含み、また第１下部半導体メサ１５及び第２下部半導体メサ１７は、第１軸Ａｘ１の方向に延在する。基板１３は、第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ、第４領域１３ｄ、及び第５領域１３ｅを含む。第３領域１３ｃは第１領域１３ａと第２領域１３ｂとの間に設けられ、第１領域１３ａは第３領域１３ｃと第４領域１３ｄとの間に設けられ、第２領域１３ｂは第３領域１３ｃと第５領域１３ｅとの間に設けられる。また、第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ、第４領域１３ｄ、及び第５領域１３ｅは、第１軸Ａｘ１に交差する第２軸Ａｘ２の方向に順に配列される。本実施例では、第１領域１３ａ、第２領域１３ｂ、第３領域１３ｃ、第４領域１３ｄ、及び第５領域１３ｅの各々は、隣の領域に接している。第１下部半導体メサ１５及び第２下部半導体メサ１７は、それぞれ、第１領域１３ａ及び第２領域１３ｂの主面上に設けられる。被覆領域１９は、第３領域１３ｃ、第４領域１３ｄ、及び第５領域１３ｅの主面上に設けられて、第１下部半導体メサ１５の上面１５ａ及び側面１５ｂ並びに第２下部半導体メサ１７の上面１７ａ及び側面１７ｂを覆う。被覆領域１９は、電流ブロック半導体領域２５及び第１導電型半導体領域２７を含む。第１導電型半導体領域２７は、上部クラッド層３１を含み、更に、例えば、コンタクト層３３を含むことができる。被覆領域１９は、第１上部半導体メサ３５及び第２上部半導体メサ３７を含む。被覆領域１９は、第１下部半導体メサ１５の上面１５ａ及び側面１５ｂ及び第２下部半導体メサ１７の上面１７ａ及び側面１７ｂを埋め込む。第１導電型半導体領域２７は、第１下部半導体メサ１５、第２下部半導体メサ１７及び電流ブロック半導体領域２５上に設けられる。第１上部半導体メサ３５及び第２上部半導体メサ３７は、それぞれ、第１下部半導体メサ１５及び第２下部半導体メサ１７上において第１軸Ａｘ１の方向に延在する。第１下部半導体メサ１５及び第２下部半導体メサ１７の一方は、他方から隔置されており、第１下部半導体メサ１５及び第２下部半導体メサ１７の間に電流ブロック半導体領域２５が設けられて電気的な絶縁を確実にする。第１上部半導体メサ３５及び第２上部半導体メサ３７の一方は、他方から隔置される。
量子カスケードレーザ集積素子１１によれば、被覆領域１９における電流ブロック半導体領域２５が第１下部半導体メサ１５及び第２下部半導体メサ１７の各々に電流を閉じ込める。被覆領域１９における第１上部半導体メサ３５及び第２上部半導体メサ３７が、第１下部半導体メサ１５及び第２下部半導体メサ１７のそれぞれ上において第１軸Ａｘ１の方向に延在する。第１上部半導体メサ３５及び第２上部半導体メサ３７が、それぞれ、第１下部半導体メサ１５及び第２下部半導体メサ１７上に設けられて、第１上部半導体メサ３５及び第１下部半導体メサ１５の積み重ね、並びに第２上部半導体メサ３７及び第２下部半導体メサ１７の積み重ねを形成する。この積み重ねは、第１下部半導体メサ１５及び第２下部半導体メサ１７に所望の厚さの第１コア層２１ａ及び第２コア層２３ａを設けることを可能にし、光閉じ込めに必要な厚さを上部クラッド層３１に提供することを可能にする。
第１上部半導体メサ３５は、第１下部半導体メサ１５上において第１下部半導体メサ１５に沿って設けられる。第１下部半導体メサ１５の上面１５ａは、第１上部半導体メサ３５の上部クラッド層３１を支持している。本実施例では、第１下部半導体メサ１５の上面１５ａは、上部クラッド層３１の下面３１ｃに接触を成す。また、第２上部半導体メサ３７は、第２下部半導体メサ１７上において第２下部半導体メサ１７に沿って設けられる。第２下部半導体メサ１７の上面１７ａは、第２上部半導体メサ３７の上部クラッド層３１を支持している。本実施例では、第２下部半導体メサ１７の上面１７ａは、上部クラッド層３１の下面３１ｃに接触を成す。
量子カスケードレーザ集積素子１１は、第１電極４１、第２電極４３及び絶縁層４５を備える。第１電極４１及び第２電極４３は、それぞれ、第１上部半導体メサ３５及び第２上部半導体メサ３７上に設けられる。絶縁層４５は、パッシベーションのために設けられており、被覆領域１９の表面を覆う。第１電極４１は、第１上部半導体メサ３５に沿って延在しており、絶縁層４５の第１開口４５ａを介して第１上部半導体メサ３５の上面３５ｂに接触を成す。第２電極４３は、第２上部半導体メサ３７に沿って延在しており、絶縁層４５の第２開口４５ｂを介して第２上部半導体メサ３７の上面３７ｂに接触を成す。第１電極４１は、絶縁層４５の上面及び側面、並びに第１開口４５ａ上を延在する。第２電極４３は、絶縁層４５の上面及び側面、並びに第２開口４５ｂ上を延在する。
被覆領域１９は、第１上部半導体メサ３５及び第２上部半導体メサ３７を隔置する溝４７を含む。絶縁層４５は、溝４７を埋めることなく、第１上部半導体メサ３５の側面３５ｃ及び第２上部半導体メサ３７の側面３７ｃに接して延在しており、また電流ブロック半導体領域２５上に設けられる。
第１上部半導体メサ３５の上部メサ幅Ｗ１Ｈは、第１下部半導体メサ１５の上面１５ａの下部メサ幅Ｗ１Ｌより大きく、第１上部半導体メサ３５内の上部クラッド層３１の下面３１ｃは、第１領域１３ａ上における第１下部半導体メサ１５の上面１５ａ、並びに第３領域１３ｃ上及び第４領域１３ｄ上における電流ブロック半導体領域２５の上面２５ａに接触を成す。
第２上部半導体メサ３７の幅は、第２下部半導体メサ１７の上面１７ａの幅より大きく、第２上部半導体メサ３７内の上部クラッド層３１の下面３１ｃは、第２領域１３ｂ上における第２下部半導体メサ１７の上面１７ａ、並びに第３領域１３ｃ上及び第５領域１３ｅ上における電流ブロック半導体領域２５の上面２５ａに接触を成す。
上部半導体メサ、例えば第１上部半導体メサ３５を流れるキャリアは、第１下部半導体メサ１５の上面１５ａの幅より大きい幅の第１上部半導体メサ３５内の上部クラッド層３１を流れる。幅広の第１上部半導体メサ３５は、厚い上部クラッド層３１の使用を可能にする。また、第１上部半導体メサ３５は、第１下部半導体メサ１５内のコア層において生成される長波長の光をしっかりと閉じ込めるような幅を有することができ、第１上部半導体メサ３５の幅は、第１下部半導体メサ１５の幅から独立しており、第１コア層２１ａの幅及び厚さに制約されない。
被覆領域１９は、第１上部半導体メサ３５及び第２上部半導体メサ３７の表面を覆う絶縁層４５、並びに第１側面４７ａ、第２側面４７ｂ及び底面４７ｃを有する溝４７を更に備える。具体的には、絶縁層４５は、第１上部半導体メサ３５の側面３５ｃ及び第２上部半導体メサ３７の側面３７ｃを覆うと共に、電流ブロック半導体領域２５上に設けられる。絶縁層４５は、溝４７を規定するように延在する。第１電極４１及び第２電極４３は、第１軸Ａｘ１の方向に延在すると共に、第２軸Ａｘ２の方向には溝４７内において終端する。
量子カスケードレーザ集積素子１１の一例。
基板１３：ｎ型ＩｎＰ基板。
第１下部半導体メサ１５及び第２下部半導体メサ１７の構造。
第１コア層２１ａ（２３ａ）：ＡｌＩｎＡｓ／ＧａＩｎＡｓ、厚さ、２〜４μｍ。
下部半導体層２１ｂ（２３ｂ）：ｎ型ＩｎＰ、厚さ０．１〜０．５μｍ。
上部半導体層２１ｃ（２３ｃ）：ｎ型ＩｎＧａＡｓ回折格子層、厚さ０．３〜０．６μｍ。
キャップ半導体層２１ｄ（２３ｄ）：ｎ型ＩｎＰ、厚さ０．０１〜０．１μｍ。
上部半導体層２１ｃ（２３ｃ）とキャップ半導体層２１ｄ（２３ｄ）との界面の形状により回折格子を形成することができる。
第１下部半導体メサ１５及び第２下部半導体メサ１７の下部メサ高Ｈ１Ｌ：２．５〜５．５μｍ。
第１下部半導体メサ１５及び第２下部半導体メサ１７の下部メサ幅Ｗ１Ｌ：３〜２０μｍ。
第１下部半導体メサ１５と第２下部半導体メサ１７との間隔Ｗ２Ｌ：３０〜１００μｍ。
第１下部半導体メサ１５及び第２下部半導体メサ１７は基板１３に到達している。
電流ブロック半導体領域２５：ＦｅドープＩｎＰ、及び／又はアンドープＩｎＰ。
第１上部半導体メサ３５及び第２上部半導体メサ３７の上部メサ高Ｈ１Ｈ：４．１〜６．３μｍ。
第１上部半導体メサ３５及び第２上部半導体メサ３７の上部メサ幅Ｗ１Ｈ：５〜３０μｍ。
第１導電型半導体領域２７。
コンタクト層３３：ｎ型ＩｎＧａＡｓ層、厚さ０．１〜０．３μｍ。
絶縁層４５：シリコン系無機絶縁膜、例えばＳｉＯＮ、厚さ０．１〜０．３μｍ。
実施例におけるＳｉＯＮは、２μｍから７μｍまでの波長帯であれば光吸収が比較的小さい。
第１電極４１。
オーミック電極層：Ｔｉ／Ｐｔ／Ａｕ。
金属層：Ａｕ層（Ａｕメッキ層）。
第１電極４１及び第２電極４３は、それぞれ、溝４７の第１側面４７ａ及び第２側面４７ｂ上に設けられる。第１電極４１及び第２電極４３は、底面４７ｃにおいて互いに隔置される。基板１３の裏面１３ｆには、共通電極４０が設けられており、裏面１３ｆは主面１３ｇの反対側に位置する。
図１を参照すると、第１上部半導体メサ３５は、第３領域１３ｃ上及び第４領域１３ｄにおける電流ブロック半導体領域２５、並びに第１下部半導体メサ１５の上部を含む。また、第２上部半導体メサ３７は、第３領域１３ｃ上及び第５領域１３ｅ上における電流ブロック半導体領域２５、並びに第２下部半導体メサ１７の上部を含む。溝４７の底は、電流ブロック半導体領域２５内に位置する。溝４７の底は、第１下部半導体メサ１５の第１コア層２１ａの上面及び第２下部半導体メサ１７の第２コア層２３ａの上面に沿って延在する基準面Ｒｅｆ１から離れている。第１下部半導体メサ１５の第１コア層２１ａ（第２下部半導体メサ１７の第２コア層２３ａ）からの光は、第１下部半導体メサ１５及び電流ブロック半導体領域２５を伝搬する。深い溝４７は、第１下部半導体メサ１５及び第２下部半導体メサ１７において発生する熱の放出に寄与できる。溝４７の底面４７ｃには、第１電極４１の端及び第２電極４３の端が位置する。具体的には、第１電極４１及び第２電極４３は、底面４７ｃにおいて互いに隔置される。溝４７の第１側面４７ａ及び第２側面４７ｂ上の第１電極４１及び第２電極４３は、下部半導体メサ（１５、１７）からの熱の散逸に寄与できる。
上部クラッド層３１（３１ａ、３１ｂ）の厚さＴ３１：３〜５μｍ。
電流ブロック半導体領域２５内における溝４７の深さＤ２５：０．１１〜０．４μｍ。
図２に示されるように、溝４７の底は、上部クラッド層３１内に位置することができる。電流ブロック半導体領域２５の上面は、溝４７の底に沿って延在する基準面Ｒｅｆ２から離れている。量子カスケードレーザ集積素子１１の半導体導波路内における光の広がりが、被覆領域１９内の溝の幅に依存する。溝４７は、第１下部半導体メサ１５及び第２下部半導体メサ１７において発生する熱の放出に寄与できる。溝４７内には、第１電極４１の端及び第２電極４３の端が位置する。具体的には、第１電極４１及び第２電極４３は、底面４７ｃにおいて互いに隔置される。溝４７の第１側面４７ａ及び第２側面４７ｂ上の第１電極４１及び第２電極４３は、下部半導体メサ（１５、１７）からの熱の散逸に寄与できる。第１電極４１及び第２電極４３が、上部クラッド層３１内に位置する底を有する溝４７内において終端しており、第１下部半導体メサ１５及び第２下部半導体メサ１７から離れている。この離間によれば、溝４７内の第１電極４１及び第２電極４３が、第１下部半導体メサ１５及び第２下部半導体メサ１７を伝搬する光ビームを吸収することを低減できる。また、第１電極４１の端及び第２電極４３の端が溝４７の底面４７ｃに到達して、第１電極４１及び第２電極４３は、下部半導体メサ（１５、１７）からの熱の散逸に寄与できる。
上部クラッド層３１（３１ａ、３１ｂ）の厚さＴ３１：３〜５μｍ。
電流ブロック半導体領域２５の上面と溝４７の底面４７ｃ上の絶縁膜との間隔Ｄ３１：０．１〜２μｍ。
図３に示されるように、溝４７の深さは、コンタクト層３３（３３ａ、３３ｂ）の厚さに等しいようにしてもよい。溝４７は、第１下部半導体メサ１５及び第２下部半導体メサ１７それぞれのためにコンタクト層のための半導体層を分離して素子分離の向上に寄与する。量子カスケードレーザ集積素子１１の半導体導波路内における光が、上部クラッド層３１によってしっかりと閉じ込め可能である一方で、上部クラッド層３１によって、第１下部半導体メサ１５及び第２下部半導体メサ１７をコンタクト層３３（３３ａ、３３ｂ）から離すことが可能になる。溝４７内には、第１電極４１の端及び第２電極４３の端が位置する。具体的には、第１電極４１及び第２電極４３は、底面４７ｃにおいて互いに隔置される。溝４７の第１側面４７ａ及び第２側面４７ｂ上、具体的にはコンタクト層３３（３３ａ、３３ｂ）の側面上の第１電極４１及び第２電極４３は、下部半導体メサ（１５、２７）内のコア層から離れている。第１電極４１の端及び第２電極４３の端は、溝４７の底面４７ｃに到達して、下部半導体メサ（１５、１７）からの熱の散逸に寄与できる。
上部クラッド層３１（３１ａ、３１ｂ）の厚さＴ３１：３〜５μｍ。
コンタクト層３３の厚さＴ３３：０．１〜０．３μｍ。
図４は、量子カスケードレーザ集積素子の上面を示す平面図である。量子カスケードレーザ集積素子１１は、４つの量子カスケードレーザｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４を含む。量子カスケードレーザｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４は、それぞれ、第１電極４１、第２電極４３、第３電極５１、第４電極５３を備える。第１電極４１、第２電極４３、第３電極５１、第４電極５３に下には、量子カスケードレーザｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４それぞれのための上部半導体メサ及び下部半導体メサが延在している。量子カスケードレーザｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４のための下部半導体メサは、電流ブロック半導体領域２５によって埋め込まれている。量子カスケードレーザｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４のための上部半導体メサは、被覆領域１９内の複数の溝４７によって分離される。具体的には、量子カスケードレーザｃｈ１、ｃｈ２間に、分離の溝４７が延在し、量子カスケードレーザｃｈ１、ｃｈ３間に分離の溝４７が延在し、量子カスケードレーザｃｈ２、ｃｈ４間に分離の溝４７が延在する。量子カスケードレーザｃｈ３の一側縁に沿って溝４７が設けられることができ、量子カスケードレーザｃｈ４の他側縁に沿って溝４７が設けられることができる。第１電極４１、第２電極４３、第３電極５１、第４電極５３は、それぞれのパッド電極５５に接続される。量子カスケードレーザ集積素子１１の基板１３の裏面には、共通電極４０が設けられる。
図５〜図１３を参照しながら、量子カスケードレーザ集積素子１１を作製する方法の一例を説明する。図５〜図１３の各々における（ａ）部は、図４におけるＡＡ−ＡＡ線に対応する断面を示し、図５〜図１３の各々における（ｂ）部は、図４におけるＢＢ−ＢＢ線に対応する断面を示す。引き続く説明において、図５〜図１３の各々は、作製されるべき量子カスケードレーザ集積素子の一素子区画の断面を描く。
図５の（ａ）部は、図５におけるＶａ−Ｖａ線に沿ってとられた断面を示し、図５の（ｂ）部は、図５におけるＶｂ−Ｖｂ線に沿ってとられた断面を示す。エピ成長のための基板を準備する。本実施例では、ｎ型ＩｎＰ基板６１を準備する。図５に示されるように、ｎ型ＩｎＰ基板６１の主面６１ａ上に、ｎ型ＩｎＰ層６３ａ、量子カスケードコア層６３ｂ（ＡｌＩｎＡｓ／ＧａＩｎＡｓ超格子）、ＧａＩｎＡｓ回折格子層６３ｃ、及びＩｎＰキャップ層６３ｄを成長して、積層６３を含むエピタキシャル基板ＥＰを形成する。この成長は、例えば分子線エピタキシー、有機金属気相成長法によって行われることができる。積層６３の厚さは、例えば３〜５μｍであることができる。
図６の（ａ）部は、図６におけるＶＩａ−ＶＩａ線に沿ってとられた断面を示し、図６の（ｂ）部は、図６におけるＶＩｂ−ＶＩｂ線に沿ってとられた断面を示す。図６に示されるように、下部メサのためのパターンを規定する第１マスク６５（例えばＳｉＮマスク）を積層６３上に形成すると共に、第１マスク６５を用いて積層６３をエッチングして、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄを有する第１基板生産物ＳＰ１を形成する。第１基板生産物ＳＰ１は、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄを規定する５つの下部分離溝６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅを有する。第１基板生産物ＳＰ１の下部分離溝６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅの底面には、積層６３のエッチングによりＩｎＰ基板６１が部分的に露出されている。このエッチングは、エッチャントＳｉＣｌ４を用いるドライエッチングにより行われる。具体的には、下部半導体メサ６７ａは下部分離溝６８ａ、６８ｂによって規定される。下部半導体メサ６７ｂは、下部分離溝６８ｂ、６８ｃによって規定される。下部半導体メサ６７ｃは、下部分離溝６８ｃ、６８ｄによって規定される。下部半導体メサ６７ｄは、下部分離溝６８ｄ、６８ｅによって規定される。下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄの高さ（下部分離溝６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅの深さ）は、例えば３．５〜５．５μｍの範囲にあることができる。
図７の（ａ）部は、図７におけるＶＩＩａ−ＶＩＩａ線に沿ってとられた断面を示し、図７の（ｂ）部は、図７におけるＶＩＩｂ−ＶＩＩｂ線に沿ってとられた断面を示す。図７に示されるように、第１マスク６５を残したまま、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄを埋め込む電流ブロック半導体領域６９を成長して、第２基板生産物ＳＰ２を形成する。この成長は、例えば分子線エピタキシー、有機金属気相成長法によって行われることができる。電流ブロック半導体領域６９は、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄの側面、及び露出されたＩｎＰ基板６１の表面上に成長される。電流ブロック半導体領域６９の厚さは、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄの間に設けられて下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄを埋め込めるように規定される。電流ブロック半導体領域６９は、例えばＦｅドープＩｎＰを含むことができる。電流ブロック半導体領域６９の形成の後に、第１マスク６５を除去する。
図８の（ａ）部は、図８におけるＶＩＩＩａ−ＶＩＩＩａ線に沿ってとられた断面を示し、図８の（ｂ）部は、図８におけるＶＩＩＩｂ−ＶＩＩＩｂ線に沿ってとられた断面を示す。図８に示されるように、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄに回折格子を作製する。回折格子のためのパターンを規定する第２マスク７１（例えばＳｉＮマスク）を、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄ及び電流ブロック半導体領域６９（「下地半導体領域７３」として参照する）上に形成すると共に、第２マスク７１を用いて下地半導体領域７３をエッチングして、下地半導体領域７３（具体的には、下部半導体メサ６７ａ、６７ｂ、６７ｃ、６７ｄ）に回折格子７５ａ、７５ｂ、７５ｃ、７５ｄを有する第３基板生産物ＳＰ３を形成する。このエッチングは、エッチャントＳｉＣｌ４を用いるドライエッチングにより行われる。第３基板生産物ＳＰ３は、下地半導体領域７３内のＧａＩｎＡｓ回折格子層６３ｃに到達する周期的な凹みを有する回折格子構造７５を含む。回折格子構造７５の形成の後に、第２マスク７１を除去する。
図９の（ａ）部は、図９におけるＩＸａ−ＩＸａ線に沿ってとられた断面を示し、図９の（ｂ）部は、図９におけるＩＸｂ−ＩＸｂ線に沿ってとられた断面を示す。図９に示されるように、回折格子構造７５を含む下地半導体領域７３上に、第１導電型半導体領域７７を成長して、第４基板生産物ＳＰ４を形成する。この成長は、例えば分子線エピタキシー、有機金属気相成長法によって行われることができる。本実施例では、第１導電型半導体領域７７は、ｎ型ＩｎＰ上部クラッド層７７ａ及びｎ型ＩｎＧａＡｓコンタクト層７７ｂを含む。ｎ型ＩｎＰ上部クラッド層７７ａは、例えば３〜５μｍの厚さを有することができ、ｎ型ＩｎＧａＡｓコンタクト層７７ｂは、０．１〜０．３μｍの厚さを有することができる。第１導電型半導体領域７７及び電流ブロック半導体領域６９は、作製されるべき量子カスケードレーザ集積素子１１において被覆領域１９として働く。
図１０の（ａ）部は、図１０におけるＸａ−Ｘａ線に沿ってとられた断面を示し、図１０の（ｂ）部は、図１０におけるＸｂ−Ｘｂ線に沿ってとられた断面を示す。図１０に示されるように、上部分離溝のためのパターンを規定する第３マスク７９（例えばＳｉＮマスク）を第１導電型半導体領域７７上に形成すると共に、第３マスク７９を用いて第１導電型半導体領域７７及び／又は電流ブロック半導体領域６９をエッチングして、上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄを有する第５基板生産物ＳＰ５を形成する。第５基板生産物ＳＰ５は、上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄを規定する上部分離溝８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅを含む。具体的には、上部半導体メサ８１ａは上部分離溝８２ａ、８２ｂによって規定される。上部半導体メサ８１ｂは、上部分離溝８２ｂ、８２ｃによって規定される。上部半導体メサ８１ｃは、上部分離溝８２ｃ、８２ｄによって規定される。上部半導体メサ８１ｄは、上部分離溝８２ｄ、８２ｅによって規定される。上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄの高さ（上部分離溝８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅの深さ）は、例えば３．３〜５．５μｍの範囲にあることができる。上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄは、上部分離溝８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅの深さに応じた高さを有する。
図１１の（ａ）部は、図１１におけるＸＩａ−ＸＩａ線に沿ってとられた断面を示し、図１１の（ｂ）部は、図１１におけるＸＩｂ−ＸＩｂ線に沿ってとられた断面を示す。図１１に示されるように、第５基板生産物ＳＰ５上にパッシベーション膜８３を形成する。パッシベーション膜８３は、上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄの上面上に位置する開口８３ａを有すると共に、パッシベーション膜８３は、上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄの上面及び側面、並びに上部分離溝８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅの側面及び底面を覆う。上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄのうちの隣合う２つ上部半導体メサの側面上のパッシベーション膜８３、及びに隣り合う２つ上部半導体メサ間の対応する上部分離溝の底面は、作製されるべき量子カスケードレーザ集積素子１１において溝４７を規定する。
図１２の（ａ）部は、図１２におけるＸＩＩａ−ＸＩＩａ線に沿ってとられた断面を示し、図１２の（ｂ）部は、図１２におけるＸＩＩｂ−ＸＩＩｂ線に沿ってとられた断面を示す。図１２に示されるように、上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄの上面及び側面上に、それぞれ、第１電極のためのオーミック電極８５ａ、８５ｂ、８５ｃ、８５ｄを形成する。オーミック電極８５ａ、８５ｂ、８５ｃ、８５ｄの各々は、例えばＡｕ／Ｐｔ／Ｔｉ構造を有する。Ａｕ／Ｐｔ／Ｔｉ構造は、例えばスパッタ法により堆積される。次いで、オーミック電極８５ａ、８５ｂ、８５ｃ、８５ｄ上に、それぞれ、第１電極のためのメッキ電極８７ａ、８７ｂ、８７ｃ、８７ｄを形成して、第６基板生産物ＳＰ６を作製する。メッキ電極８７ａ、８７ｂ、８７ｃ、８７ｄの各々は、例えばメッキ法により形成されたＡｕ層を有する。オーミック電極８５ａ、８５ｂ、８５ｃ、８５ｄ及びメッキ電極８７ａ、８７ｂ、８７ｃ、８７ｄは、上部分離溝を埋め込まないように、上部半導体メサ８１ａ、８１ｂ、８１ｃ、８１ｄの上面及び側面上に設けられる。
図１３に示されるように、第６基板生産物ＳＰ６の基板６１の裏面６１ｂ上に裏面電極８９を形成して、第７基板生産物ＳＰ７を作製する。必要な場合には、基板６１を研磨して裏面６１ｂを形成することができる。裏面電極８９は、例えばＡｕ／Ｐｔ／Ｔｉ構造を有することができる。
この作製方法によれば、複数回の異方性ドライエッチングにより、縦方向に配列された複数の半導体部（積層６３、並びに第１導電型半導体領域７７及び電流ブロック半導体領域６９）にそれぞれのメサ構造を形成する。この縦積みメサ構造により、電流閉じ込め及び光閉じ込めのために必要な所望の高さの構造物を形成できる。複数回の異方性ドライエッチングの各々におけるエッチング量は、所望の高さの構造物を形成する単一のエッチングにおけるエッチング量に比べて小さい。
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
以上説明したように、本実施形態によれば、所望の厚さのコア層及び上部クラッド層を提供可能な構造を有する量子カスケードレーザ集積素子が提供される。
１１…量子カスケードレーザ集積素子、１３…基板、１５…第１下部半導体メサ、１７…第２下部半導体メサ、１９…被覆領域、２１ａ…第１コア層、２３ａ…第２コア層、２５…電流ブロック半導体領域、３１…上部クラッド層、３５…第１上部半導体メサ、３７…第２上部半導体メサ、Ａｘ１…第１軸。

Claims (5)

  1. 量子カスケードレーザ集積素子であって、
    第１軸の方向に延在する第１下部半導体メサと、
    前記第１軸の方向に延在する第２下部半導体メサと、
    前記第１下部半導体メサ及び前記第２下部半導体メサ上にそれぞれ設けられ前記第１軸の方向に延在する第１上部半導体メサ及び第２上部半導体メサを含み、前記第１下部半導体メサ及び前記第２下部半導体メサの各々における上面及び側面上に設けられた被覆領域と、
    前記第１上部半導体メサ及び前記第２上部半導体メサ上にそれぞれに設けられ第１電極及び第２電極と、
    を備え、
    前記第１下部半導体メサ及び前記第２下部半導体メサは、それぞれの量子カスケードコア層を含み、
    前記被覆領域は、前記第１下部半導体メサ及び前記第２下部半導体メサを埋め込む電流ブロック半導体領域、並びに前記第１下部半導体メサ、前記第２下部半導体メサ及び前記電流ブロック半導体領域上に設けられた第１導電型半導体領域を含み、
    前記第１上部半導体メサ及び前記第２上部半導体メサの一方は、他方から隔置され、
    前記第１導電型半導体領域は、上部クラッド層を含む、量子カスケードレーザ集積素子。
  2. 前記被覆領域は、前記第１上部半導体メサの側面及び前記第２上部半導体メサの側面を覆う絶縁層、並びに第１側面、第２側面及び底面を有する溝を更に備え、前記絶縁層は、前記第１上部半導体メサ及び前記第２上部半導体メサの表面を覆い、
    前記第１電極及び前記第２電極は、それぞれ、前記溝の前記第１側面及び前記第２側面上に設けられる、請求項１に記載された量子カスケードレーザ集積素子。
  3. 前記第１上部半導体メサ及び前記第２上部半導体メサは、前記電流ブロック半導体領域内に位置する底部を有する、請求項１又は請求項２に記載された量子カスケードレーザ集積素子。
  4. 前記第１上部半導体メサ及び前記第２上部半導体メサは、前記上部クラッド層内に位置する底部を有する、請求項１又は請求項２に記載された量子カスケードレーザ集積素子。
  5. 前記第１上部半導体メサ及び前記第２上部半導体メサは、前記上部クラッド層の上面に位置する底部を有する、請求項１又は請求項２に記載された量子カスケードレーザ集積素子。
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