JPS61121372A - 半導体受光素子の製造方法 - Google Patents
半導体受光素子の製造方法Info
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- JPS61121372A JPS61121372A JP59242408A JP24240884A JPS61121372A JP S61121372 A JPS61121372 A JP S61121372A JP 59242408 A JP59242408 A JP 59242408A JP 24240884 A JP24240884 A JP 24240884A JP S61121372 A JPS61121372 A JP S61121372A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばアバランシェ・フォト・ダイオード（
ａｖａｌａｎｃｈｅ ｐｈｏｔｏ ｄｉｏｄｅ：Ａ
ＰＤ）などの半導体受光素子を製造する方法の改良に関
する。
ａｖａｌａｎｃｈｅ ｐｈｏｔｏ ｄｉｏｄｅ：Ａ
ＰＤ）などの半導体受光素子を製造する方法の改良に関
する。
従来、ＡＰＤに於いては、アバランシェ・ブレイク・ダ
ウンが発生する領域を局限する為、キャリヤ増倍層など
をメサ状に形成し、それを低不純物濃度の埋め込み層で
埋め込むことが行われている。
ウンが発生する領域を局限する為、キャリヤ増倍層など
をメサ状に形成し、それを低不純物濃度の埋め込み層で
埋め込むことが行われている。
この埋め込み層を形成するには、化学エツチング法を適
用することに依り、先ず、積層された半導体層の表面を
エツチングして所要のメサ部分を形成し、次いで、埋め
込み層の成長を行う技術、或いは、所謂、メルト・バッ
ク法を適用することに依り、メサ部分の形成と埋め込み
層の形成とを同時に行う技術などが用いられている。
用することに依り、先ず、積層された半導体層の表面を
エツチングして所要のメサ部分を形成し、次いで、埋め
込み層の成長を行う技術、或いは、所謂、メルト・バッ
ク法を適用することに依り、メサ部分の形成と埋め込み
層の形成とを同時に行う技術などが用いられている。
第４図は従来技術に依って作製されたＡＰＤの工程要所
に於ける要部切断側面図を表している。
に於ける要部切断側面図を表している。
図に於いて、１はｎ＋型１ｎＰ基板、２はｎ型ＩｎＰバ
ッファ層、３はｎ型１ｎＧａＡｓ光吸収層、４はｎ型１
ｎＧａＡｓＰアンチ・メルト・ハック層、５はｎ型１ｎ
Ｐキャリヤ増倍層、６はｎ−型１ｎＰ受光領域形成層、
７はマスク膜、８はｎ−型１ｎＰ埋め込み層をそれぞれ
示している。
ッファ層、３はｎ型１ｎＧａＡｓ光吸収層、４はｎ型１
ｎＧａＡｓＰアンチ・メルト・ハック層、５はｎ型１ｎ
Ｐキャリヤ増倍層、６はｎ−型１ｎＰ受光領域形成層、
７はマスク膜、８はｎ−型１ｎＰ埋め込み層をそれぞれ
示している。
このＡＰＤを製造する場合に於ける工程の概略を説明し
よう。
よう。
ｆａｌ 液相エピタキシャル成長（ｌｉｑｕｉｄ
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用する
ことに依り、ｎ＋＋ＩｎＰ基板１上にｎ型Ｉ ｎ Ｐ
バー）ファ層２、ｎ型ＩｎＧａＡｓ光吸収層３、ｎ型１
ｎＧａＡｓＰアンチ・メルト・バンク層４、ｎ型１ｎＰ
キャリヤ増倍層５、ｎ′″型１ｎＰ受光領域形成層６を
連続的に成長させる。
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用する
ことに依り、ｎ＋＋ＩｎＰ基板１上にｎ型Ｉ ｎ Ｐ
バー）ファ層２、ｎ型ＩｎＧａＡｓ光吸収層３、ｎ型１
ｎＧａＡｓＰアンチ・メルト・バンク層４、ｎ型１ｎＰ
キャリヤ増倍層５、ｎ′″型１ｎＰ受光領域形成層６を
連続的に成長させる。
このときの基板１及び各半導体層に関するデータは次の
通りである。
通りである。
■ 基板１
面指数：（１１１）Ａ
ドーパント：硫黄（Ｓ）
■ バッフ１層２
厚さｄ：３．０層μｍ〕
不純物濃度： Ｉ Ｘ １０１６ （ｃｍ−’）■ 光
吸収層３ 厚さｄ：２．０（μｍ〕 不純物濃度：ｌＸ１０１６（ロー３〕以下■ アンチ・
メルト・バック層４ 厚さｄ：０．３層μｍ〕 不純物濃度： ｌ Ｘ Ｉ ０Ｉ６（ＣＩ！＋−”）以
下■ キャリヤ増倍層５ 厚さｄ：１．ｏＣμｍ〕 不純物濃度： １．５Ｘ１０１６ （口″３〕■ 受光
領域形成層６ 厚さｄ：２．０層μｍ〕 不純物濃度： ８ ｘ １０” （ａｍ−”）以下（ｂ
ｌ プラズマＣＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を
適用することに依り、厚さ例えば１０００〔人〕の窒化
シリコン（Ｓｉ３Ｎ４）膜７を成長させる。
吸収層３ 厚さｄ：２．０（μｍ〕 不純物濃度：ｌＸ１０１６（ロー３〕以下■ アンチ・
メルト・バック層４ 厚さｄ：０．３層μｍ〕 不純物濃度： ｌ Ｘ Ｉ ０Ｉ６（ＣＩ！＋−”）以
下■ キャリヤ増倍層５ 厚さｄ：１．ｏＣμｍ〕 不純物濃度： １．５Ｘ１０１６ （口″３〕■ 受光
領域形成層６ 厚さｄ：２．０層μｍ〕 不純物濃度： ８ ｘ １０” （ａｍ−”）以下（ｂ
ｌ プラズマＣＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を
適用することに依り、厚さ例えば１０００〔人〕の窒化
シリコン（Ｓｉ３Ｎ４）膜７を成長させる。
（Ｃ１通常のフォト・リソグラフィ技術及び化学エツチ
ング法を適用することに依り、窒化シリコン膜７のパタ
ーニングを行い、径８０ 〔μｍ〕程度の円形にする。
ング法を適用することに依り、窒化シリコン膜７のパタ
ーニングを行い、径８０ 〔μｍ〕程度の円形にする。
＋ｄｌ メルト・バック法を適用することに依り、厚
さ約２．８ 〔μｍ〕のメルト・バックを行ってメサ部
分を形成してから、厚さ約３ 〔μｍ〕のｎ−型ＩｎＰ
埋め込み層８を成長させる。
さ約２．８ 〔μｍ〕のメルト・バックを行ってメサ部
分を形成してから、厚さ約３ 〔μｍ〕のｎ−型ＩｎＰ
埋め込み層８を成長させる。
（ｅ） この後、マスク膜７を除去し、通常の技法を
適用することに依り、ｐ＋型型光光領域パッシベーショ
ン膜、無反射コーテイング膜、電極などを形成して完成
する。
適用することに依り、ｐ＋型型光光領域パッシベーショ
ン膜、無反射コーテイング膜、電極などを形成して完成
する。
〔発明が解決しようとする１問題点〕
前記メサ部分を形成してから埋め込み層を成長させる技
術のうち、化学エツチング法を適用した場合に於いては
、埋め込み層を成長させる前の昇温時、或いは、定温放
置時に前記化学エツチングで表出された結晶面が熱劣化
を起こす旨の欠点があり、また、メルト・バック法を適
用した場合に於いては、熱劣化した部分はメルト・バッ
クと共に除去されてしまうが、窒化シリコン膜或いは二
酸化シリコン（ＳｉＯｚ）膜からなるマスク膜の下側が
メルト・バンクで浸食されるので、マスク膜が損傷され
易くなり、これが原因となって、第４凹に矢印で指示し
であるように、埋め込み層を成長させた際に欠落部分を
生じたり、埋め込み層の形状にバラツキを生じたりする
。
術のうち、化学エツチング法を適用した場合に於いては
、埋め込み層を成長させる前の昇温時、或いは、定温放
置時に前記化学エツチングで表出された結晶面が熱劣化
を起こす旨の欠点があり、また、メルト・バック法を適
用した場合に於いては、熱劣化した部分はメルト・バッ
クと共に除去されてしまうが、窒化シリコン膜或いは二
酸化シリコン（ＳｉＯｚ）膜からなるマスク膜の下側が
メルト・バンクで浸食されるので、マスク膜が損傷され
易くなり、これが原因となって、第４凹に矢印で指示し
であるように、埋め込み層を成長させた際に欠落部分を
生じたり、埋め込み層の形状にバラツキを生じたりする
。
本発明は、前記のような半導体受光素子を製造するに際
し、メサ部分を形成しても熱劣化の影響を皆無とすると
共にマスク膜の損傷が発生することを防止し、完全な埋
め込み層を成長させることが可能であるようにする。
し、メサ部分を形成しても熱劣化の影響を皆無とすると
共にマスク膜の損傷が発生することを防止し、完全な埋
め込み層を成長させることが可能であるようにする。
本発明の半導体受光素子の製造方法では、半導体基板上
に形成された多層半導体層の表面にメサ部分形成用マス
ク膜を形成し、次いで、化学エツチング法を適用するこ
とに依り前記多層半導体層の所定層に達するメサ部分を
形成し、次いで、そのメサ部分が形成されることに依り
表出された面をメルト・バンク法を適用することに依り
除去すると共にそこに埋め込み層を成長させるようにし
ている。
に形成された多層半導体層の表面にメサ部分形成用マス
ク膜を形成し、次いで、化学エツチング法を適用するこ
とに依り前記多層半導体層の所定層に達するメサ部分を
形成し、次いで、そのメサ部分が形成されることに依り
表出された面をメルト・バンク法を適用することに依り
除去すると共にそこに埋め込み層を成長させるようにし
ている。
前記手段に於いては、メサ部分を形成する際、大部分を
化学エツチング法を適用してエツチングするのでマスク
膜の下側がメルト・ハック法に依存した場合と比較して
蒸捏浸食されないからマスク膜の損傷は発生せず、また
、埋め込み層を成長させる前に軽微なメルト・バックを
行うので熱劣化された面は除去されてしまい、従って、
その後に良好な品質の埋め込み層を成長させることが可
能である。
化学エツチング法を適用してエツチングするのでマスク
膜の下側がメルト・ハック法に依存した場合と比較して
蒸捏浸食されないからマスク膜の損傷は発生せず、また
、埋め込み層を成長させる前に軽微なメルト・バックを
行うので熱劣化された面は除去されてしまい、従って、
その後に良好な品質の埋め込み層を成長させることが可
能である。
第１図乃至第３図は本発明一実施例を解説する為の工程
要所に於ける半導体受光素子の要部切断側面図であり、
以下、これ等の図を参照しつつ説明する。尚、各図では
、第４図に関して説明した部分と同部分は同記号で指示
しである。
要所に於ける半導体受光素子の要部切断側面図であり、
以下、これ等の図を参照しつつ説明する。尚、各図では
、第４図に関して説明した部分と同部分は同記号で指示
しである。
第１図参照
（ａ） 第４図に関して説明した従来技術と全く同様
にして基板ｌ上にバッファ層２、光吸収層３、アンチ・
メルト・バック層４、キャリヤ増倍層５、受光領域形成
層６の各半導体層を順に成長させ、また、マスク膜７を
形成する。
にして基板ｌ上にバッファ層２、光吸収層３、アンチ・
メルト・バック層４、キャリヤ増倍層５、受光領域形成
層６の各半導体層を順に成長させ、また、マスク膜７を
形成する。
この場合に於ける基板１や各半導体層などに関するデー
タも前記した通りである。
タも前記した通りである。
第２図参照
（ｂｌ フェリシアン化カリウム系エッチャントを用
いた化学エツチング法を適用することに依り、受光領域
形成層６を１．８〔μｍ〕程度エツチングする。
いた化学エツチング法を適用することに依り、受光領域
形成層６を１．８〔μｍ〕程度エツチングする。
前起工・ノチャントの具体的な構成は次の通りである。
Ｋ３ （Ｆｅ （ＣＮ）ａ）：ＮａＯＨ：Ｈ２０＝’２
：３７２５ （重ｉ１） 第３図参照 （０１メルト・バック法を適用することに依り、約１
〔μｍ〕のメルト・ハックを行った後、厚さ約３ 〔μ
ｍ〕の埋め込み層８を成長させた。
：３７２５ （重ｉ１） 第３図参照 （０１メルト・バック法を適用することに依り、約１
〔μｍ〕のメルト・ハックを行った後、厚さ約３ 〔μ
ｍ〕の埋め込み層８を成長させた。
この際、用いた溶液は、未飽和度が８〔℃）であるＩｎ
ＰＺ元系溶液である。
ＰＺ元系溶液である。
［ｄ） この後、前記従来例と同様、マスク膜７を除
去し、通常の技法を適用することに依り、ｐ＋型型光光
領域パッシベーション膜、無反射コーテイング膜、電橿
などを形成することは言うまでもない。
去し、通常の技法を適用することに依り、ｐ＋型型光光
領域パッシベーション膜、無反射コーテイング膜、電橿
などを形成することは言うまでもない。
前記のようにして形成した埋め込み層８に於いては、欠
落部分は発生せず、形状のバラツキも少なくなっている
。
落部分は発生せず、形状のバラツキも少なくなっている
。
本発明を実施する場合、前記化学エツチング後に行うメ
ルト・バックは１．５〔μｍ〕以下にしないと前記説明
した従来技術と同様の欠点が現れるので、その条件を維
持できるように化学エツチングを併用すると良い。
ルト・バックは１．５〔μｍ〕以下にしないと前記説明
した従来技術と同様の欠点が現れるので、その条件を維
持できるように化学エツチングを併用すると良い。
本発明に依る半導体受光素子の製造方法では、半導体基
板上に形成された多層半導体層の表面にメサ部分形成用
マスク膜を形成し、次に、化学エツチング法を適用する
ことに依り前記多層半導体層の所定層に達するメサ部分
を形成し、次に、そのメサ部分が形成されることに依り
表出された面をメルト・バック法を適用することに依り
除去すると共にそこに埋め込み層を成長させるようにし
ている。
板上に形成された多層半導体層の表面にメサ部分形成用
マスク膜を形成し、次に、化学エツチング法を適用する
ことに依り前記多層半導体層の所定層に達するメサ部分
を形成し、次に、そのメサ部分が形成されることに依り
表出された面をメルト・バック法を適用することに依り
除去すると共にそこに埋め込み層を成長させるようにし
ている。
このようにすると、メサ部分を形成するに際しては、大
部分を化学エツチング法でエツチングするので、メサ部
分を形成する為のマスク膜の下側に対する浸食は、メル
ト・バンク法を適用した場合に比較して少ないので、前
記マスク膜が損傷される虞は皆無であり、また、その後
、メルト・バック法で軽微なメルト・バックを行うので
、前記化学エツチングで表出された面に発生する熱劣化
部分は除去されてしまうから、その後に成長された埋め
込み層には、欠落部分を生じたり、形状が一定しないな
どの問題は起こらない。
部分を化学エツチング法でエツチングするので、メサ部
分を形成する為のマスク膜の下側に対する浸食は、メル
ト・バンク法を適用した場合に比較して少ないので、前
記マスク膜が損傷される虞は皆無であり、また、その後
、メルト・バック法で軽微なメルト・バックを行うので
、前記化学エツチングで表出された面に発生する熱劣化
部分は除去されてしまうから、その後に成長された埋め
込み層には、欠落部分を生じたり、形状が一定しないな
どの問題は起こらない。
第１図乃至第３図は本発明一実施例を説明する為に必要
な工程要所に於ける半導体受光素子の要部切断側面図、
第４図は従来例を説明する為に必要な工程要所に於ける
半導体受光素子の要部切断側面図をそれぞれ表している
。 図に於いて、ｌはｎ＋＋１ｎＰ基板、２はｎ型Ｉ ｎ
Ｐ ハフフッ層、３はｎ型１ ｎＧ ａ Ａ Ｓ光吸収
層、４はｎ型ＩｎＧａＡｓＰアンチ・メルト・ハ・ツク
層、５はｎ型１ｎＰキャリヤ増倍層、６はｎ−型１ｎＰ
受光領域形成層、７はマスク膜、８はｎ−型ＩｎＰ埋め
込み層をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ｊＩＩ図 第２図 第３図
な工程要所に於ける半導体受光素子の要部切断側面図、
第４図は従来例を説明する為に必要な工程要所に於ける
半導体受光素子の要部切断側面図をそれぞれ表している
。 図に於いて、ｌはｎ＋＋１ｎＰ基板、２はｎ型Ｉ ｎ
Ｐ ハフフッ層、３はｎ型１ ｎＧ ａ Ａ Ｓ光吸収
層、４はｎ型ＩｎＧａＡｓＰアンチ・メルト・ハ・ツク
層、５はｎ型１ｎＰキャリヤ増倍層、６はｎ−型１ｎＰ
受光領域形成層、７はマスク膜、８はｎ−型ＩｎＰ埋め
込み層をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ｊＩＩ図 第２図 第３図
Claims (1)
- 多層半導体層の表面にメサ部分形成の為のマスク膜を
形成し、次いで、化学エッチング法を適用することに依
り前記多層半導体層にメサ部分を形成し、次いで、前記
メサ部分が形成された多層半導体層に於ける表出面をメ
ルト・バック法を適用することに依り除去し且つそこに
埋め込み層を成長させる工程が含まれてなることを特徴
とする半導体受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59242408A JPS61121372A (ja) | 1984-11-19 | 1984-11-19 | 半導体受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59242408A JPS61121372A (ja) | 1984-11-19 | 1984-11-19 | 半導体受光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121372A true JPS61121372A (ja) | 1986-06-09 |
Family
ID=17088689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59242408A Pending JPS61121372A (ja) | 1984-11-19 | 1984-11-19 | 半導体受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295216A (ja) * | 1995-02-02 | 2006-10-26 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
-
1984
- 1984-11-19 JP JP59242408A patent/JPS61121372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295216A (ja) * | 1995-02-02 | 2006-10-26 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
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