JPS61144076A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPS61144076A JPS61144076A JP59265396A JP26539684A JPS61144076A JP S61144076 A JPS61144076 A JP S61144076A JP 59265396 A JP59265396 A JP 59265396A JP 26539684 A JP26539684 A JP 26539684A JP S61144076 A JPS61144076 A JP S61144076A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H01L31/1075—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers, e.g. absorption or multiplication layers, form an heterostructure, e.g. SAM structure
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通常、アバランシェ・フォト・ダイオード（
ａｖａｌａｎｃｈｅ ｐｈｏｔｏ ｄｉｏｄｅ：Ａ
ＰＤ）と呼ばれる半導体受光素子の改良に関する。
ａｖａｌａｎｃｈｅ ｐｈｏｔｏ ｄｉｏｄｅ：Ａ
ＰＤ）と呼ばれる半導体受光素子の改良に関する。
近年、１ （ＩＩｎ）帯の光通信用受光素子としてＩ
ｎＰ／Ｉ ｎＧａＡｓ （Ｐ）系化合物半導体や例えば
Ｃ，ａＳｂ／ＧａＡｊｔＳｂ系化合物半導体を材料とす
るＡＰＤの開発及び研究が盛んであり、現在、特に動作
が安定で且つ信鯨性が高い埋め込み型プレーナ構造に関
して種々の検討が行われている。
ｎＰ／Ｉ ｎＧａＡｓ （Ｐ）系化合物半導体や例えば
Ｃ，ａＳｂ／ＧａＡｊｔＳｂ系化合物半導体を材料とす
るＡＰＤの開発及び研究が盛んであり、現在、特に動作
が安定で且つ信鯨性が高い埋め込み型プレーナ構造に関
して種々の検討が行われている。
第７図は従来の埋め込み型ＡＰＤを表す要部切断側面図
である。
である。
図に於いて、２１はｎ＋型１ｎＰ基板、２２はｎ型１
ｎＧａＡｓ光吸収層、２３はｎ型Ｉ ｎＧａＡｓＰ中間
層、２４はｎ型１ｎＰ増倍層、２５はｎ−型１ｎＰ受光
領域形成層、２６はｐ＋型ＩｎＰ受光領域、２７はｐ型
ガード・リング、２８はパッシベーション膜、２９は無
反射コーテイング膜、３０はｎ側電極、３１はｐ側電極
をそれぞれ示している。
ｎＧａＡｓ光吸収層、２３はｎ型Ｉ ｎＧａＡｓＰ中間
層、２４はｎ型１ｎＰ増倍層、２５はｎ−型１ｎＰ受光
領域形成層、２６はｐ＋型ＩｎＰ受光領域、２７はｐ型
ガード・リング、２８はパッシベーション膜、２９は無
反射コーテイング膜、３０はｎ側電極、３１はｐ側電極
をそれぞれ示している。
第８図及び第９図は第７図に関して説明した従来のＡＰ
Ｄを製造する場合について解説するのに必要な工程要所
に於けるＡＰＤの要部切断側面図であり、以下、これ等
の図及び第７図を参照しつつ説明する。尚、各図では第
７図に関して説明した部分と同部分は同記号で指示しで
ある。
Ｄを製造する場合について解説するのに必要な工程要所
に於けるＡＰＤの要部切断側面図であり、以下、これ等
の図及び第７図を参照しつつ説明する。尚、各図では第
７図に関して説明した部分と同部分は同記号で指示しで
ある。
第８図参照
（ａ） 通常の技法を適用することに依り、基板２１
上に光吸収層２２、中間層２３、増倍層２４をエピタキ
シャル成長させる。
上に光吸収層２２、中間層２３、増倍層２４をエピタキ
シャル成長させる。
伽）通常のフォト・リソグラフィ技術及び化学エツチン
グ法を適用することに依り、増倍層２４のメサ・エツチ
ングを行い、メサ部分２４Ａを形成する。
グ法を適用することに依り、増倍層２４のメサ・エツチ
ングを行い、メサ部分２４Ａを形成する。
第９図参照
（Ｃ） 通常の技法を適用することに依り、メサ部分
２４Ａを有する増倍層２４上に受光領域形成層２５をエ
ピタキシャル成長させる。
２４Ａを有する増倍層２４上に受光領域形成層２５をエ
ピタキシャル成長させる。
第７図参照
（ｄｌ 通常の技法を適用することに依り、受光領域
２６、ガード・リング２７を形成する。
２６、ガード・リング２７を形成する。
（ａ） パッシベーション膜２８及び無反射コーテイ
ング膜２９を形成し、また、ｎ側電極３０及びｐ側電極
３１を形成して完成する。
ング膜２９を形成し、また、ｎ側電極３０及びｐ側電極
３１を形成して完成する。
第１０図は第７図について説明したＡＰＤとは異なる構
造を有する従来のＡＰＤを表す要部切断側面図であり、
第７図に関して説明した部分と同部分は同記号で指示し
である。
造を有する従来のＡＰＤを表す要部切断側面図であり、
第７図に関して説明した部分と同部分は同記号で指示し
である。
第１０図に見られるＡＰＤが第７図に示したそれと相違
する点は、ｎ型１ｎＰ増倍層２４をｎ−型１ｎＰ埋め込
み層２５′で埋め込んだところであり、この相違点は、
本従来例の製造工程を説明すると良く理解できる。
する点は、ｎ型１ｎＰ増倍層２４をｎ−型１ｎＰ埋め込
み層２５′で埋め込んだところであり、この相違点は、
本従来例の製造工程を説明すると良く理解できる。
第１１図及び第１２図は第１０図に関して説明した従来
のＡＰＤを製造する場合について解説するのに必要な工
程要所に於けるＡＰＤの要部切断側面図であり、以下、
これ等の図及び第１０図を参照しつつ説明する。尚、各
図では第７図乃至第１０図に関して説明した部分と同部
分は同記号で指示しである。
のＡＰＤを製造する場合について解説するのに必要な工
程要所に於けるＡＰＤの要部切断側面図であり、以下、
これ等の図及び第１０図を参照しつつ説明する。尚、各
図では第７図乃至第１０図に関して説明した部分と同部
分は同記号で指示しである。
第１１図参照
（ａ） 通常の技法を適用することに依り、基板２１
上に光吸収層２２、中間層２３、増倍層２４をエピタキ
シャル成長させる。
上に光吸収層２２、中間層２３、増倍層２４をエピタキ
シャル成長させる。
第１２図参照
（ｂ） 例えば窒化シリコン（３ｉ３Ｎ４）膜からな
る選択エピタキシャル成長マスク膜３２を形成する。
る選択エピタキシャル成長マスク膜３２を形成する。
（Ｃ） 増倍層２４の一部をメルト・バックすると共
に埋め込み層２５′を成長させる。
に埋め込み層２５′を成長させる。
第１０図参照
（ｄ） この後の工程は第７図に関して説明した工程
ｌｄ）及び（１１）と全く同じである。
ｌｄ）及び（１１）と全く同じである。
前記従来技術に依るＡＰＤは、いずれも増倍層２４とそ
れを埋め込む受光領域形成層２５或いは埋め込み層２５
′との界面は高電界が印加される受光領域２６の近傍に
存在している為、その成長界面の形状如何が素子特性に
大きな影響を与えることになる。
れを埋め込む受光領域形成層２５或いは埋め込み層２５
′との界面は高電界が印加される受光領域２６の近傍に
存在している為、その成長界面の形状如何が素子特性に
大きな影響を与えることになる。
即ち、メルト・バック法に依り、二回目の成長を行った
際に生成されるウェハ表面のダメージ層を除去した場合
、メルト・バックが均一に行われず界面に凹凸が発生し
易い。そして、このような界面の凹凸は、電界不均一の
原因となり、光怒度の面内分布に不均一を生じさせる。
際に生成されるウェハ表面のダメージ層を除去した場合
、メルト・バックが均一に行われず界面に凹凸が発生し
易い。そして、このような界面の凹凸は、電界不均一の
原因となり、光怒度の面内分布に不均一を生じさせる。
このような場合、素子の増倍雑音が高くなり、受信感度
を低下させる旨の問題がある。
を低下させる旨の問題がある。
また、前記の問題とは別に、受光領域２６及びガード・
リング２７は、結晶成長後の段階で高温の熱処理に依り
形成されるものであるから、各半化、或いは、製造歩留
りの低下を招来する虞かあ導体層が熱に依るダメージを
受け、素子特性の劣る。
リング２７は、結晶成長後の段階で高温の熱処理に依り
形成されるものであるから、各半化、或いは、製造歩留
りの低下を招来する虞かあ導体層が熱に依るダメージを
受け、素子特性の劣る。
本発明に依る半導体受光素子は、メサ状に形成され且つ
高濃度一導電型受光領域を有する一導電 、
型ガード・リング層と、該一導電型ガード・リング層の
下に連なってメサ状に形成された反対導電型増倍層と、
それ等メサ状の一導電型ガード・リング層及び反対導電
型増倍層を埋め込み且つそれ等との界面が前記高濃度一
導電型受光領域の外側に存在するように形成された反対
導電型埋め込み層とを備えた構造になっている。
高濃度一導電型受光領域を有する一導電 、
型ガード・リング層と、該一導電型ガード・リング層の
下に連なってメサ状に形成された反対導電型増倍層と、
それ等メサ状の一導電型ガード・リング層及び反対導電
型増倍層を埋め込み且つそれ等との界面が前記高濃度一
導電型受光領域の外側に存在するように形成された反対
導電型埋め込み層とを備えた構造になっている。
前記のような構造になっている為、一導電型ガード・リ
ング層及び反対導電型増倍層と、それを埋め込む反対導
電型埋め込み層との界面は高電界が印加される高濃度一
導電型受光領域から外方に離隔された部分に存在してい
るので、その成長界面の如何に依って素子特性が悪影響
を受けることはなく、そして、ガード・リング層はエピ
タキシャル成長で形成されるものであるし、また、高濃
度一導電型受光領域は工程初期の埋め込み成長の段階で
形成できるので、熱処理が半導体層にダメージを与える
虞は少なくなると共に製作工程を簡略化することが可能
である。
ング層及び反対導電型増倍層と、それを埋め込む反対導
電型埋め込み層との界面は高電界が印加される高濃度一
導電型受光領域から外方に離隔された部分に存在してい
るので、その成長界面の如何に依って素子特性が悪影響
を受けることはなく、そして、ガード・リング層はエピ
タキシャル成長で形成されるものであるし、また、高濃
度一導電型受光領域は工程初期の埋め込み成長の段階で
形成できるので、熱処理が半導体層にダメージを与える
虞は少なくなると共に製作工程を簡略化することが可能
である。
第１図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、１はｎ＋＋１ｎＰ基板、２はｎ型１ｎＧａ
Ａｓ光吸収層、３はｎ型１ｎＧａＡｓＰ中間層、４はｎ
型１ｎＰ埋倍層、５はｐ型ＩｎＰガード・リング層、６
はｐ＋型型光光領域７はｎ型１ｎＰ埋め込み層、８はバ
ンシベーション膜、９は無反射コーテイング膜、１０は
ｎ側電極、１１はｐ側電極をそれぞれ示している。
Ａｓ光吸収層、３はｎ型１ｎＧａＡｓＰ中間層、４はｎ
型１ｎＰ埋倍層、５はｐ型ＩｎＰガード・リング層、６
はｐ＋型型光光領域７はｎ型１ｎＰ埋め込み層、８はバ
ンシベーション膜、９は無反射コーテイング膜、１０は
ｎ側電極、１１はｐ側電極をそれぞれ示している。
第２図乃至第６図は第１図に見られる実施例を製造する
場合を解説する為に必要な工程要所に於ける半導体受光
素子の要部切断側面図であり、以下、これ等の図を参照
しつつ説明する。尚、各図は第１図に関して説明した部
分と同部分は同記号で指示しである。
場合を解説する為に必要な工程要所に於ける半導体受光
素子の要部切断側面図であり、以下、これ等の図を参照
しつつ説明する。尚、各図は第１図に関して説明した部
分と同部分は同記号で指示しである。
第２図参照
（ａｌ 液相エピタキシャル成長（ｌｉｑｕｉｄ
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用する
ことに依り、基板１上に光吸収層２、中間層３、増倍層
４、ガード・リング層５を成長させる。
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用する
ことに依り、基板１上に光吸収層２、中間層３、増倍層
４、ガード・リング層５を成長させる。
このときの各半導体層のデータを例示すると次の通りで
ある。
ある。
（１） 光吸収層２について
厚さ：２ 〔μｍ〕
不純物濃度：５〜１０×ｌＯ夏５ （ａｍ−’） （
於ノン・ドープ状態） （２）中間層３について 厚さ：０．５Ｃμｍ〕 不純物濃度： ５〜１０ Ｘ １０１６ （ａｍ−’）
（於ノン・ドープ状態） （３）増倍層４について 厚さ：１〜１．５ 〔μｍ〕 不純物濃度：１〜２ Ｘ １０１６ （ｅｌｌ−”）
（ノン・ドープ或いは錫（Ｓｎ） ドープ） （４）ガード・リング層５について 厚さ：１〜１．５ 〔μｍ〕 不純物濃度： ２〜３ Ｘ １０Ｉ６（ａｍ−’）不純
物：カドミウム（Ｃｄ） 第３図参照 （ｂ） 受光領域６の形成予定部分に対応するように
開口１２Ａが設けられたマスク膜１２を形成する。尚、
マスク膜１２の材料としてはフォト・レジストを用いる
ことができる。
於ノン・ドープ状態） （２）中間層３について 厚さ：０．５Ｃμｍ〕 不純物濃度： ５〜１０ Ｘ １０１６ （ａｍ−’）
（於ノン・ドープ状態） （３）増倍層４について 厚さ：１〜１．５ 〔μｍ〕 不純物濃度：１〜２ Ｘ １０１６ （ｅｌｌ−”）
（ノン・ドープ或いは錫（Ｓｎ） ドープ） （４）ガード・リング層５について 厚さ：１〜１．５ 〔μｍ〕 不純物濃度： ２〜３ Ｘ １０Ｉ６（ａｍ−’）不純
物：カドミウム（Ｃｄ） 第３図参照 （ｂ） 受光領域６の形成予定部分に対応するように
開口１２Ａが設けられたマスク膜１２を形成する。尚、
マスク膜１２の材料としてはフォト・レジストを用いる
ことができる。
（Ｃ） イオン注入法を適用することに依り、ベリリ
ウムＣＢｆ３’） ・イオンの打ち込みを行う。
ウムＣＢｆ３’） ・イオンの打ち込みを行う。
この時のＢｅイオンのドーズ量はｌＸ１０１４（ａｍ
−” ）程度、加速電圧は１００〜１４０（ＫｅＶ）と
した。
−” ）程度、加速電圧は１００〜１４０（ＫｅＶ）と
した。
第４図参照 ・
（ｄ） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
。
。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、選択成長用マスク膜となる窒化シリコン（
ＳｉｓＮ４）膜１３を厚さ例えば１０００〜１５００
（人〕程度に成長させる。
ことに依り、選択成長用マスク膜となる窒化シリコン（
ＳｉｓＮ４）膜１３を厚さ例えば１０００〜１５００
（人〕程度に成長させる。
（ｅ） 通常のフォト・リソグラフィ技術並びに化学
エツチング法を適用することに依り、窒化シリコン膜１
３のパターニングを行い被選択成長面を露出させる。
エツチング法を適用することに依り、窒化シリコン膜１
３のパターニングを行い被選択成長面を露出させる。
（ｆｌＬＰＥ法を適用することに依り、破線で指示しで
ある部分のメルト・バックを行う。
ある部分のメルト・バックを行う。
第５図参照
（ｇｌ 埋め込み層７を厚さ約２〔μｍ〕程度に成長
させる。尚、前記工程（ｆ）及び本工程（幻に於ける６
５０〜７５０（’Ｃ）の高温に依り、前記工程（０）で
打ち込まれたＢｅは熱処理される。
させる。尚、前記工程（ｆ）及び本工程（幻に於ける６
５０〜７５０（’Ｃ）の高温に依り、前記工程（０）で
打ち込まれたＢｅは熱処理される。
第６図参照
ＣｈｌｃＶＤ法を適用することに依り、厚さ約１８００
Ｃ人〕程度のパッシベーション膜８を形成する。尚、パ
ッシベーション膜８の材料としては、例えば窒化シリコ
ンを用いることができる。
Ｃ人〕程度のパッシベーション膜８を形成する。尚、パ
ッシベーション膜８の材料としては、例えば窒化シリコ
ンを用いることができる。
第１図参照
（１） この後、通常の技法を適用することに依り、
無反射コーテイング膜９、ｎ側電極１０、ｐ側電極１１
などを形成して完成する。
無反射コーテイング膜９、ｎ側電極１０、ｐ側電極１１
などを形成して完成する。
このように２回成長の技術を適用して製造された本発明
の半導体受光素子では、図からも明らかなように、２回
成長の界面が受光領域６の近傍、即ち、高電界領域から
離隔されている。
の半導体受光素子では、図からも明らかなように、２回
成長の界面が受光領域６の近傍、即ち、高電界領域から
離隔されている。
本発明に依る半導体受光素子は、メサ状に形成され且つ
高濃度一導電型受光領域を有する−４電型ガード・リン
グ層と、該一導電型ガード・リング層の下に連なってメ
サ状に形成された反対導電型増倍層と、それ等メサ状の
−４電型ガード・リング層及び反対導電型増倍層を埋め
込み且つそれ等との界面が前記高濃度一導電型受光領域
の外側に存在する反対導電型埋め込み層とを備えてなる
構成になっている。
高濃度一導電型受光領域を有する−４電型ガード・リン
グ層と、該一導電型ガード・リング層の下に連なってメ
サ状に形成された反対導電型増倍層と、それ等メサ状の
−４電型ガード・リング層及び反対導電型増倍層を埋め
込み且つそれ等との界面が前記高濃度一導電型受光領域
の外側に存在する反対導電型埋め込み層とを備えてなる
構成になっている。
この構成に依れば、前記界面は高電界領域には存在せず
、従って、アバランシェ増倍を生じた場合、その増倍特
性に埋め込み形状の影響は現れない。また、ガード・リ
ング層も受光領域も結晶成長の段階で形成され、その後
は高温の熱処理工程が存在しないので、精密に制御して
成長される半導体層がダメージを受ける機会は低減され
、その結果、素子特性の劣化は防止され、製造歩留りは
向上する。
、従って、アバランシェ増倍を生じた場合、その増倍特
性に埋め込み形状の影響は現れない。また、ガード・リ
ング層も受光領域も結晶成長の段階で形成され、その後
は高温の熱処理工程が存在しないので、精密に制御して
成長される半導体層がダメージを受ける機会は低減され
、その結果、素子特性の劣化は防止され、製造歩留りは
向上する。
第１図は本発明一実施例の要部切断側面図、第２図乃至
第６図は第１図に見られる実施例を製造する場合を説明
する為に必要な工程要所に於ける半導体受光素子の要部
切断側面図、第７図は従来例の要部切断側面図、第８図
及び第９図は第７図に見られる従来例を製造する場合を
説明する為に必要な工程要所に於ける半導体受光素子の
要部切断側面図、第１０図は他の従来例の要部切断側面
図、第１１図及び第１２図は第１Ｏ図に見られる従来例
を製造する場合を説明する為に必要な工程要所に於ける
半導体受光素子の要部切断側面図をそれぞれ表している
。 図に於いて、１はｎ＋＋１ｎＰ基板、２はｎ型Ｉ ｎＧ
ａＡｓ光吸収層、３はｎ型ＩｎＧａＡｓＰ中間層、４は
ｎ型１ｎＰ増倍層、５はｐ型１ｎＰガード・リング層、
６はｐ＋型型光光領域７はｎ型埋め込み層、８はパッシ
ベーション膜、９は無反射コーテイング膜、１０はｎ側
電極、１１はｐ側電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第ｆ！１ 第２図 第３図 ２Ａ 第４１！１ 第５ｍ ！＃６凹 第７図 第９閏 第１０１Ｍ ３゜
第６図は第１図に見られる実施例を製造する場合を説明
する為に必要な工程要所に於ける半導体受光素子の要部
切断側面図、第７図は従来例の要部切断側面図、第８図
及び第９図は第７図に見られる従来例を製造する場合を
説明する為に必要な工程要所に於ける半導体受光素子の
要部切断側面図、第１０図は他の従来例の要部切断側面
図、第１１図及び第１２図は第１Ｏ図に見られる従来例
を製造する場合を説明する為に必要な工程要所に於ける
半導体受光素子の要部切断側面図をそれぞれ表している
。 図に於いて、１はｎ＋＋１ｎＰ基板、２はｎ型Ｉ ｎＧ
ａＡｓ光吸収層、３はｎ型ＩｎＧａＡｓＰ中間層、４は
ｎ型１ｎＰ増倍層、５はｐ型１ｎＰガード・リング層、
６はｐ＋型型光光領域７はｎ型埋め込み層、８はパッシ
ベーション膜、９は無反射コーテイング膜、１０はｎ側
電極、１１はｐ側電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第ｆ！１ 第２図 第３図 ２Ａ 第４１！１ 第５ｍ ！＃６凹 第７図 第９閏 第１０１Ｍ ３゜
Claims (1)
- メサ状に形成され且つ高濃度一導電型受光領域を有する
一導電型ガード・リング層と、該一導電型ガード・リン
グ層の下に連なってメサ状に形成された反対導電型増倍
層と、それ等メサ状の一導電型ガード・リング層及び反
対導電型増倍層を埋め込み且つそれ等との界面が前記高
濃度一導電型受光領域の外側に存在するように形成され
た反対導電型埋め込み層とを備えてなることを特徴とす
る半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265396A JPS61144076A (ja) | 1984-12-18 | 1984-12-18 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265396A JPS61144076A (ja) | 1984-12-18 | 1984-12-18 | 半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144076A true JPS61144076A (ja) | 1986-07-01 |
Family
ID=17416584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265396A Pending JPS61144076A (ja) | 1984-12-18 | 1984-12-18 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144076A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610416A (en) * | 1995-02-16 | 1997-03-11 | Hewlett-Packard Company | Avalanche photodiode with epitaxially regrown guard rings |
| US5612550A (en) * | 1994-02-24 | 1997-03-18 | Nec Corporation | Heterojunction type semiconductor device having ordered phase alloy layers for active and cladding layers |
| US5866936A (en) * | 1997-04-01 | 1999-02-02 | Hewlett-Packard Company | Mesa-structure avalanche photodiode having a buried epitaxial junction |
-
1984
- 1984-12-18 JP JP59265396A patent/JPS61144076A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612550A (en) * | 1994-02-24 | 1997-03-18 | Nec Corporation | Heterojunction type semiconductor device having ordered phase alloy layers for active and cladding layers |
| US5610416A (en) * | 1995-02-16 | 1997-03-11 | Hewlett-Packard Company | Avalanche photodiode with epitaxially regrown guard rings |
| US5866936A (en) * | 1997-04-01 | 1999-02-02 | Hewlett-Packard Company | Mesa-structure avalanche photodiode having a buried epitaxial junction |
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