CN101896997A - 半导体基板、半导体基板的制造方法及电子器件 - Google Patents

半导体基板、半导体基板的制造方法及电子器件 Download PDF

Info

Publication number
CN101896997A
CN101896997A CN2008801198968A CN200880119896A CN101896997A CN 101896997 A CN101896997 A CN 101896997A CN 2008801198968 A CN2008801198968 A CN 2008801198968A CN 200880119896 A CN200880119896 A CN 200880119896A CN 101896997 A CN101896997 A CN 101896997A
Authority
CN
China
Prior art keywords
layer
semiconductor substrate
substrate
opening
growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2008801198968A
Other languages
English (en)
Other versions
CN101896997B (zh
Inventor
高田朋幸
山中贞则
秦雅彦
山本武继
和田一实
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
University of Tokyo NUC
Original Assignee
Sumitomo Chemical Co Ltd
University of Tokyo NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd, University of Tokyo NUC filed Critical Sumitomo Chemical Co Ltd
Publication of CN101896997A publication Critical patent/CN101896997A/zh
Application granted granted Critical
Publication of CN101896997B publication Critical patent/CN101896997B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
    • H01L29/66318—Heterojunction transistors

Abstract

本发明使用廉价且散热性优异的Si基板，得到质量良好的GaAs系的结晶薄膜。本发明提供一种半导体基板，其具有：Si基板以及形成于基板上的、用于阻挡结晶生长的阻挡层，所述阻挡层具有：覆盖基板的一部分的覆盖区域和位于覆盖区域内部且不覆盖基板的开口区域，所述半导体基板还具有：在开口区域结晶生长的Ge层和在Ge层上结晶生长的功能层。在该半导体基板中，Ge层可以通过以结晶缺陷能够移动的温度及时间实施退火而形成。

Description

半导体基板、半导体基板的制造方法及电子器件
【技术领域】
本发明涉及半导体基板、半导体基板的制造方法及电子器件。本发明尤其涉及在廉价的硅基板上形成结晶性优良的结晶薄膜的半导体基板、半导体基板的制造方法及电子器件。
【背景技术】
在GaAs系等的化合物半导体器件中，利用异质结开发各种高功能电子器件。而对于高功能电子器件而言，由于结晶性的好坏会影响器件的特性，因而谋求质量良好的结晶薄膜。在GaAs系器件的薄膜结晶生长中，根据在异质界面的晶格匹配等的要求，选择GaAs或者与GaAs的晶格常数极为接近的Ge等作为基板。
另外，在非专利文献1中，记载了在Si基板上形成高质量的Ge外延生长层(以下，也称之为Ge外延层)的技术。该技术中，记载了在Si基板上限定区域形成了Ge外延层之后，对Ge外延层实施循环热退火，使平均位错密度成为2.3×106cm-2。
非专利文献1：Hsin-Chiao Luan et.al.，“High-quality Ge epilayers on Siwith low threading-dislocation densities”，APPLIED PHYSICSLETTERS，VOLUME 75，NUMBER 19，8NOVEMBER 1999.
在制造GaAs系的电子器件时，考虑到晶格匹配，如上所述选择能够使GaAs基板或Ge基板等的与GaAs晶格匹配的基板。可是，GaAs基板或Ge基板等的与GaAs晶格匹配的基板价格昂贵，会使器件的成本上升。并且，这些基板的散热特性不充分，为了具有散热设计，有时要抑制器件的形成密度，或则具有要在散热管理可能的范围内使用器件等的限制。因而，谋求一种廉价且能使用散热特性好的Si基板来制造的、具有质量良好的GaAs系的结晶薄膜的半导体基板。因此，在本发明的1个方面中，以提供能够解决上述课题“半导体基板、半导体基板的制造方法及电子器件”为目的。该目的由权力要求的独立项记载的特征组合而达成。另外从属权力要求限定了本发明的更有利的具体例。
【发明内容】
为了解决上述课题，在本发明的第1方案中，提供一种半导体基板，该半导体基板具备：Si基板及形成于基板上的、用于阻挡结晶生长的阻挡层，所述阻挡层包括：覆盖基板的一部分的覆盖区域及位于所述覆盖区域的内部且不覆盖基板的开口区域，所述半导体基板还具有：结晶生长于开口区域的Ge层及结晶生长于Ge层上的功能层。
在所述第1方案中，Ge层可以以能够使结晶缺陷移动的温度及时间进行退火来形成，退火可以反复进行多次。在Ge层与功能层之间还具备以500℃以下的温度形成的GaAs层，Ge层的与功能层相对置的面可以用含有P的气体进行表面处理。功能层可为与Ge晶格匹配或准晶格匹配的3-5族化合物层或2-6族化合物层，例如功能层可为与Ge晶格匹配或准晶格匹配的3-5族化合物层，作为3族元素，可以含有Al、Ga、In中的至少一种，作为5族元素，可以含有N、P、As、Sb中的至少一种。阻挡层可以具有电性绝缘性，例如阻挡层是氧化硅层、氮化硅层、氮氧化硅层或氧化铝层、或者是层叠了这些层的层。开口区域的面积可以为1mm2以下。
在本发明的第2方案中，提供一种半导体基板，该半导体基板通过在Si基板的主面形成阻挡结晶生长的阻挡层，并在所述阻挡层形成在相对于所述基板的主面大致垂直的方向上贯通从而使基板露出而成的开口，再以与所述开口的内部的所述基板相接的方式使Ge层结晶生长，再使功能层结晶生长于所述Ge层上而制得。
本发明的第3方案提供一种半导体基板，该半导体基板具备：Si基板；设置于所述基板上并具有开口、用于阻挡结晶生长的阻挡层；形成于所述开口内的Ge层；及在形成所述Ge层后形成的功能层。在上述半导体基板中，所述功能层可与所述Ge层晶格匹配或准晶格匹配。在上述半导体基板中，所述功能层可以形成于所述开口内。
在上述半导体基板中，所述Ge层可以是在含有氢的气氛中进行退火而成的Ge层。在上述半导体基板中，所述Ge层可以是在原料气体中包括含卤素的气体的气氛中，用CVD法在所述开口选择性地结晶生长而形成的Ge层。在上述半导体基板中，在所述Ge层与所述功能层之间还可以具备以600℃以下的温度形成的GaAs层。在上述半导体基板中，所述Ge层的与所述功能层相对置的面可以经含有P的气体进行表面处理。在上述半导体基板中，所述功能层可以是3-5族化合物层或2-6族化合物层。
在上述半导体基板中，所述功能层是3-5族化合物层，作为3族元素，含有从由Al、Ga及In所构成的组中选择的1种以上的元素，作为5族元素，可以含有从由N、P、As及Sb所构成的组中选择的1种以上的元素。在所述半导体基板中，所述功能层的算术平均粗糙度为0.02μm以下。
在上述半导体基板中，所述阻挡层可以是电绝缘性的。在上述半导体基板中，所述阻挡层是从由氧化硅层、氮化硅层、氮氧化硅层及氧化铝层所构成的组中选择的1种以上的层。
在上述半导体基板中，所述阻挡层具有多个所述开口，且在多个开口之中的1个开口和与该1个开口相邻接的其它开口之间可以具备以比所述阻挡层上表面更快的吸附速度吸附所述功能层的原料的原料吸附部。在上述半导体基板中，具有多个所述阻挡层，且在所述多个阻挡层之中的1个阻挡层和与该1个阻挡层相邻接的其它阻挡层之间，可具备以比所述多个阻挡层的任何一个上表面更快的吸附速度吸附所述功能层的原料的原料吸附部。
在上述半导体基板中，所述原料吸附部可以是到达所述基板的沟槽。在上述半导体基板中，所述沟槽的宽度可以在20μm以上500μm以下。在上述半导体基板中，具有多个所述原料吸附部，且所述多个原料吸附部彼此间可以以等间隔配置。
在上述半导体基板中，所述开口的底面积可以为1mm2以下。在上述半导体基板中，所述开口的底面积可以为1600μm2以下。在上述半导体基板中，所述开口的底面积可以为900μm2以下。在上述半导体基板中，可以是：所述开口的底面为长方形，且所述长方形的长边为80μm以下。在上述半导体基板中，可以是所述开口的底面为长方形，且所述长方形的长边在40μm以下。
在上述半导体基板中，所述基板的主面为(100)面，所述开口的底面是正方形或长方形，所述正方形或长方形的至少一边的方向可以与从由所述主面的<010>方向、<0-10>方向、<001>方向及<00-1>方向所构成的组中选择的任何一方向实质上平行。在上述半导体基板中，所述基板的主面为(111)面，所述开口的底面系六边形，所述六边形的至少一边的方向可以与从由所述主面的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向所构成的组中选择的任何一方向实质上平行。另外，关于表示结晶的面或方向的米勒指数(Miller index)，当指数为负的时候一般是在数字上面加上横杠来标示。但在本说明书中，为了方便起见，当指数为负的时候用负数标示。例如，单位晶格的a轴、b轴及c轴的各轴与1、-2及3相交的面标示为(1-23)面。表示方向的米勒指数亦同。
本发明的第4方案提供一种半导体基板的制造方法，该制造方法包括如下步骤：于Si基板上形成阻挡结晶生长的阻挡层的步骤；使阻挡层形成图案，形成覆盖基板的一部分的覆盖区域及位于覆盖区域的内部且不覆盖基板的开口区域的步骤；至少于阻挡层的开口区域结晶生长Ge层的步骤；及在Ge层上结晶生长功能层的步骤。在所述第4方案中，还可以包括以结晶缺陷能够移动的温度及时间对结晶生长后的Ge层进行退火的步骤，还可以包括反复进行多次所述退火的步骤。
本发明的第5方案提供一种半导体基板的制造方法，该制造方法包括如下步骤：在Si基板的主面形成阻挡结晶生长的阻挡层的步骤；使所述阻挡层形成图案，并在所述阻挡层形成在相对于所述基板的主面大致垂直的方向上贯通从而使所述基板露出而成的开口的步骤；以与所述开口的内部的所述基板相接的方式使Ge层结晶生长的的步骤；及使功能层结晶生长于所述Ge层之上的步骤。
本发明的第6方案提供一种半导体基板的制造方法，该制造方法包括如下步骤：在Si基板上形成具有开口且阻挡结晶生长的阻挡层的步骤；在所述开口内形成Ge层的步骤；及在形成所述Ge层后形成功能层的步骤。在上述半导体基板的制造方法中，可以在形成所述功能层的步骤中，使所述功能层与所述Ge层晶格匹配或准晶格匹配。在上述半导体基板的制造方法中，可以将所述功能层形成于所述开口内。
在上述半导体基板的制造方法中，还可以包括以所述Ge层内的结晶缺陷能够移动的温度及时间对所述Ge层进行退火的步骤。在上述半导体基板的制造方法中，所述进行退火的步骤中，可以以680℃以上且不足900℃的温度对所述Ge层进行退火。在上述半导体基板的制造方法中，所述进行退火的步骤中，可以在含有氢的气氛中对所述Ge层进行退火。在上述半导体基板的制造方法中，可以包括多个所述进行退火的步骤。
在上述半导体基板的制造方法中，优选在0.1Pa以上100Pa以下的压力下，以CVD法使所述Ge层于所述开口选择性地结晶生长。在上述半导体基板的制造方法中，可以在原料气体中包括含卤素的气体的气氛中，用CVD法使所述Ge层在所述开口选择性地结晶生长。在上述半导体基板的制造方法中，在形成所述Ge层后，直至形成所述功能层为止的期间内，还可以包括以600℃以下的温度形成GaAs层的步骤。
在上述半导体基板的制造方法中，在形成所述Ge层后、直至形成所述功能层为止的期间内，还可以包括以含有P的气体对所述Ge层的表面进行处理的步骤。在上述半导体基板的制造方法中，所述功能层为3-5族化合物层，作为3族元素，含有从由Al、Ga及In所构成的组中选择的1种以上的元素，作为5族元素，含有从由N、P、As及Sb所构成的组中选择的1种以上的元素，在上述半导体基板的制造方法中，可以使所述功能层以1nm/min以上且300nm/min以下的生长速度结晶生长。
本发明的第7方案提供一种电子器件，该电子器件具备：Si基板及形成于基板上且用于阻挡结晶生长的阻挡层，阻挡层具有：覆盖基板的一部分的覆盖区域及位于覆盖区域的内部且不覆盖基板的开口区域，该电子器件还具备：结晶生长于开口区域的Ge层；结晶生长于Ge层上的功能层；及形成于功能层的电子元件。在所述第7方案中，电子元件可以是异质外延结双极型晶体管，且在每一个开口区域各形成有1个电子元件。此外，电子元件可相互连接，或者，电子元件也可并联连接。连接于电子元件的配线或配线的焊接区可以形成于覆盖区域，覆盖区域及开口区域在基板上形成多个，且多个覆盖区域及多个开口区域可以等间隔地配置。
本发明的第8方案提供一种电子器件，该电子器件通过在Si基板的主面形成阻挡结晶生长的阻挡层，并在所述阻挡层形成在相对于所述基板的主面大致垂直的方向上贯通从而使所述基板露出而成的开口，再以与所述开口的内部的所述基板相接的方式使Ge层结晶生长，再使功能层结晶生长于所述Ge层上，于所述功能层形成电子元件而制得。
本发明的第9方案提供一种电子器件，该电子器件具备：Si基板；设置于所述基板上，具有开口且用于阻挡结晶生长的阻挡层；形成于所述开口内的Ge层；在形成所述Ge层后形成的功能层；及形成于所述功能层的电子元件。在上述电子器件中，所述功能层可以与所述Ge层晶格匹配或准晶格匹配。在上述电子器件中，所述功能层系可以形成于所述开口内。
在上述电子器件中，所述阻挡层具有多个所述开口，且在每一个所述开口各形成有1个所述电子元件。在上述电子器件中，所述电子元件连接于配线或焊接区，且所述配线或所述焊接区可以形成于所述阻挡层上。在上述电子器件中，具有多个所述阻挡层，所述多个阻挡层的各个层可以彼此以等间隔配置。
在上述电子器件中，所述电子元件为异质外延结双极型晶体管。在上述电子器件中，具有多个所述电子元件，且多个电子元件的各个彼此连接。在上述电子器件中，具有多个所述电子元件，且多个电子元件的各个并联连接。
【附图说明】
【图1】表示本实施方案的半导体基板101的平面例。
【图2】放大显示区域103。
【图3】表示在以阻挡层104覆盖的覆盖区域的开口区域106形成的HBT与半导体基板101的剖面例。
【图4】表示在半导体基板101制造过程的剖面例。
【图5】表示在半导体基板101制造过程的剖面例。
【图6】表示在半导体基板101制造过程的剖面例。
【图7】表示在半导体基板101制造过程的剖面例。
【图8】表示在半导体基板101制造过程的剖面例。
【图9】是用覆盖区域的面积的系列表示了在相对开口区域106面积而固定的外延生长时间内的元件形成层124的膜厚的图表。
【图10】表示在其他的实施方案的半导体基板201的剖面例。
【图11】表示在半导体基板201制造过程的剖面例。
【图12】表示在半导体基板201制造过程的剖面例。
【图13】表示观察了以500℃以下的温度形成了GaAs层202之后表面的SEM像。
【图14】进一步表示在其他的实施方案的半导体基板301的剖面例。
【图15】表示在半导体基板301制造过程的剖面例。
【图16】表示对元件形成层124为GaAs层时的表面进行观察所得的SEM像。
【图17】表示未进行退火处理的Ge层120的剖面形状。
【图18】表示以700℃进行了退火处理的Ge层120的剖面形状。
【图19】表示以800℃进行了退火处理的Ge层120的剖面形状。
【图20】表示以850℃进行了退火处理的Ge层120的剖面形状。
【图21】表示以900℃进行了退火处理的Ge层120的剖面形状。
【图22】表示在实施例1的元件形成层124膜厚的平均值。
【图23】表示在实施例1的元件形成层124膜厚的调整系数。
【图24】表示在实施例2的元件形成层124膜厚的平均值。
【图25】表示在实施例2的元件形成层124的电子显微镜照片。
【图26】表示在实施例2的元件形成层124的电子显微镜照片。
【图27】表示在实施例2的元件形成层124的电子显微镜照片。
【图28】表示在实施例2的元件形成层124的电子显微镜照片。
【图29】表示在实施例2的元件形成层124的电子显微镜照片。
【图30】表示在实施例3的元件形成层124的电子显微镜照片。
【图31】表示在实施例3的元件形成层124的电子显微镜照片。
【图32】表示在实施例3的元件形成层124的电子显微镜照片。
【图33】表示在实施例3的元件形成层124的电子显微镜照片。
【图34】表示在实施例3的元件形成层124的电子显微镜照片。
【图35】表示在实施例4的元件形成层124的电子显微镜照片。
【图36】表示在实施例4的元件形成层124的电子显微镜照片。
【图37】表示在实施例4的元件形成层124的电子显微镜照片。
【图38】表示在实施例5的半导体基板的电子显微镜照片。
【图39】表示在实施例6的HBT元件的激光显微镜像。
【图40】表示在实施例7的电子元件的激光显微镜像。
【图41】表示HBT元件的电特性和开口区域的面积之间的关系。
【符号说明】
101半导体基板
102Si晶片
103区域
104阻挡层
106开口区域
108集电极
110发射电极
112基电极
120Ge层
124元件形成层
130氧化硅膜
140区域
142括号
201半导体基板
202GaAs层
204形成物
301半导体基板
302Ge层
【具体实施方式】
以下，通过发明的实施方案来说明本发明的其中一个方面，但以下的实施方案并非限定申请专利的范围，此外，实施方案中所说明的特征的组合并不全都是发明的解决方式所必须的。图1是显示本实施方案的半导体基板101的平面例。本实施方案的半导体基板101中，在Si晶片102上具备形成元件的区域103。如图所示，区域103在Si晶片102的表面形成有多个，并等间隔地配置。Si晶片102可为Si基板的一例。Si晶片102可利用市售的Si晶片。
图2是放大显示区域103。在区域103形成阻挡层104。阻挡层104形成于Si晶片102之上，用于阻挡结晶生长。作为结晶生长，可以例示外延生长。阻挡层104可为电绝缘性的。作为阻挡层104，能够举例有氧化硅层、氮化硅层、氮氧化硅层或氧化铝层、或者层叠了这些而得的层。
阻挡层104具有：覆盖区域，其覆盖Si晶片102的一部分；及开口区域106，其位于覆盖区域的内部且不覆盖Si晶片102。即，Si晶片102的一部分被阻挡层104覆盖的区域可为覆盖区域的一例，在阻挡层104的中央部形成未覆盖Si晶片102的开口区域106。1个开口区域106的面积，可以例示1mm2以下，优选小于0.25mm2。
阻挡层104在开口区域106具有开口。此外，在本说明书中，开口的[底面形状]是指，形成有开口的层的基板侧的面的开口形状。也可以将开口的底面形状称为开口的底面。此外，覆盖区域的[平面形状]是指，将覆盖区域投影至基板的主面时的形状。也将覆盖区域的平面形状的面积称为覆盖区域的面积。Si晶片102的表面可为基板的主面的一例。
开口的底面积可为0.01mm2以下，优选可为1600μm2以下，更优选可为900μm2以下。在上述面积为0.01mm2以下时，与上述面积大于0.01mm2的情形相比，能够缩短形成于开口的内部的Ge层的退火处理所需要的时间。此外，当功能层与基板的热膨胀系数之差大时，会容易因为热退火而在功能层产生局部性的翘曲。而即使在如此的情形中，通过将开口的底面积设定为0.01mm2以下，便能够抑制因上述翘曲造成在功能层产生结晶缺陷。
当开口的底面积为1600μm2以下时，利用形成于开口内部的功能层而能够制造出高性能的器件。当上述面积为900μm2以下时，能够制造出高成品率的上述器件。
另一方面，开口的底面积可为25μm2以上。若上述面积比25μm2小，则在使结晶外延生长于开口的内部时，该结晶的生长速度会变得不稳定，且形状容易产生不整齐。此外，当上述面积变得小于25μm2时，器件加工困难，会使合格率下降，因此并不适合工业性生产。此外，开口的底面积相对于覆盖区域的面积之比例宜为0.01％以上。若上述比例小于0.01％，则在使结晶生长于开口的内部时，该结晶的生长速度会变得不稳定。在求取上述比例时，若在1个覆盖区域的内部形成多个开口，则所谓的开口的底面积是指该覆盖区域的内部所含有的多个开口的底面积的总和。
当开口的底面形状为正方形或者长方形时，该底面形状的一边长度可为100μm以下，优选可为80μm以下，更优选可为40μm以下，最好可为30μm以下。当上述底面形状的一边长度为100μm以下时，与上述底面形状的一边长度大于100μm的情形相比，能够缩短形成于开口内部的Ge层的退火处理所需要的时间。此外，即使在功能层与基板之间的热膨胀系数之差大的情形中，也能够抑制功能层产生结晶缺陷。
当开口的底面形状的一边长度为80μm以下时，可利用形成于开口的内部的功能层而制造出高性能的器件。当上述底面形状的一边长度为40μm以下时，能够制造出高成品率的上述器件。在此，当开口的底面形状为长方形时，上述一边的长度可为长边长度。
在1个覆盖区域的内部宜形成1个开口。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。此外，在1个覆盖区域的内部也可形成多个开口。此时，多个开口宜等间隔地配置。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。
当开口的底面形状为多边形时，该多边形的至少一边的方向宜为与基板的主面的晶体学面方位的一个面方位实质上平行。上述晶体学面方位只要选择为使生长于开口的内部的结晶的侧面形成稳定的面即可。在此，所谓的[实质上平行]包含上述多边形的一边的方向与基板的晶体学面方位的一个面方位从平行方向稍微倾斜的情况。上述倾斜的大小可为5°以下。由此，能够抑制上述结晶的不整齐，使上述结晶稳定地形成。其结果可获得以下效果：结晶容易生长，得到形状整齐的结晶，且能够获得优质结晶。
基板的主面可为(100)面、(110)面或(111)面、或者与这些等效的面。此外，基板的主面也可从上述晶体学面方位稍微倾斜。即，上述基板可具有倾斜角(off angle)。上述倾斜可为10°以下。上述倾斜的大小可优选为0.05°以上6°以下，更优选为0.3°以上6°以下。当使方形结晶生长于开口的内部时，基板的主面可为(100)面或(110)面或者与这些等效的面。由此，使上述结晶容易出现4重对称的侧面。
作为一例，针对在Si晶片102的表面的(100)面形成阻挡层104，并在阻挡层104形成具有正方形或长方形的底面形状的开口区域106，再在开口区域106的内部形成Ge层102及作为元件形成层124的一例的GaAs结晶的情形进行说明。此时，开口区域106的底面形状的至少一边方向可与从由Si晶片102的<010>方向、<0-10>方向、<001>方向及<00-1>方向所构成的组中所选择出的任一方向实质上平行。由此，使GaAs结晶的侧面出现稳定的面。
作为另一例，以在Si晶片102的表面的(111)面形成阻挡层104，并在阻挡层104形成具有六边形的底面形状的开口区域106，再在开口区域106的内部形成Ge层120及作为元件形成层124的一例的GaAs结晶的情形为例进行说明。此时，开口区域106的底面形状的至少一边方向可与从由Si晶片102的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向所构成的组中所选择出的任一方向实质上平行。由此，使GaAs结晶的侧面出现稳定的面。另外，开口区域106的平面形状可为正六边形。同样，也能够不形成GaAs结晶而形成属于六方晶的结晶的GaN结晶。
另外，在Si晶片102可形成多个阻挡层104。由此，可在Si晶片102形成多个覆盖区域。多个阻挡层104之中，一个阻挡层104和与之相邻接的其它阻挡层104之间可以配置以比多个阻挡层104的任一上表面更快的吸附速度吸附Ge层120或元件形成层124的原料的原料吸附部。多个阻挡层104可分别由原料吸附部所包围。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。Ge层或功能层可为上述结晶的一例。
此外，各个阻挡层104可具有多个开口。多个开口之中，一个开口和与之相邻接的其它开口之间可含有原料吸附部。对于原料吸附部而言，上述多个原料吸附部可分别以等间隔配置。
原料吸附部可为Si晶片102的表面。原料吸附部可为到达Si晶片102的沟槽。上述沟槽的宽度可为20μm以上500μm以下。原料吸附部可等间隔地配置。原料吸附部可为结晶生长的区域。
在化学气相生长法(CVD法)或气相外延生长法(VPE法)中，将含有欲形成的薄膜结晶的构成元素的原料气体供给至基板上，并通过原料气体的气相或在基板表面的化学反应而形成薄膜。供给至反应装置内的原料气体由于气相反应而产生反应中间体(以下，也称之为前体)。所产生的反应中间体扩散在气相中，吸附于基板表面。吸附于基板表面的反应中间体表面扩散在基板表面，以固体膜的形式析出。
由于相邻接的2个阻挡层104之间配置原料吸附部或者阻挡层104被原料吸附部包围，从而使覆盖区域的表面扩散的上述前体例如被原料吸附部捕获、吸附或固定。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。上述前体可为结晶的原料的一例。
在本施方案中，在Si晶片102的表面配置规定大小的覆盖区域，且覆盖区域被Si晶片102的表面包围。例如，在利用MOCVD(Metal-OrganicChemical Vapor Deposition：金属有机化学气相沉积)法来使结晶生长在开口区域106的内部时，到达Si晶片102的表面的前体的一部分在Si晶片102的表面结晶生长。如此，上述前体的一部分在Si晶片102的表面被消耗，由此，使形成于开口的内部的结晶的生长速度稳定化。
作为原料吸附部的其他例，可列举出Si、GaAs等半导体部。例如，以离子电镀法、溅镀法等方法，将非晶型半导体、半导体多晶堆积至阻挡层104的表面，由此而能够形成原料吸附部。原料吸附部也可配置在阻挡层104和与之相邻接的阻挡层104之间，也可包含在阻挡层104中。此外，在相邻接的2个覆盖区域之间配置阻挡前体扩散的区域或者用阻挡前体扩散的区域包围覆盖区域也能够获得相同的效果。
相邻接的2个阻挡层104只要稍微有点距离，上述结晶的生长速度便会稳定。相邻接的2个阻挡层104之间的距离可为20μm以上。由此，上述结晶的生长速度会更加稳定。在此，相邻接的2个阻挡层104之间的距离是指某一个阻挡层104的外周上的点和与该阻挡层104相邻接的其它阻挡层104的外周上的点之间的最短距离。多个阻挡层104可等间隔地配置。尤其是在相邻接的2个阻挡层104之间的距离不足10μm时，通过将多个阻挡层104等间隔地予以配置，能够使开口的结晶的生长速度稳定。
另外，Si晶片102可为不含杂质的高电阻的晶片，也可为含有p型或n型杂质的中电阻或低电阻的晶片。Ge层120也可为不含杂质的Ge，也可含有p型或n型杂质。
在本实施方案的半导体基板101中显示图2所示的在开口区域106形成HBT(Heterojunction Bipolar Transistor：异质外延结型双极晶体管)来作为电子元件之例。在包围开口区域106的覆盖区域的阻挡层104上分别形成有：连接于HBT的集极的集电极108、连接于发射极的发射电极110、及连接于基极的基电极112。
即，连接于属于电子元件的一例的HBT的电极形成于覆盖区域。另外，电极也能够被配线或配线的焊接区取代。此外，属于电子元件的一例的HBT可在每一个开口区域106各形成一个。作为HBT而例示的电子元件可彼此连接，也可并联连接。
图3表示在被阻挡层104覆盖的覆盖区域的开口区域106形成的HBT与半导体基板101的剖面例。半导体基板101具备Si晶片102、阻挡层104、Ge层120和元件形成层124。于元件形成层124形成HBT而作为电子元件。另外，形成于元件形成层124的电子元件，虽然在本实施方案中例示了HBT，但并非以此为限。例如也可为发光二极管、HEMT(High ElectronMobility Transistor；高电子移动率晶体管)、太阳能电池、薄膜传感器等电子元件等。
在元件形成层124的表面分别形成HBT的集极台面(mesa)、发射极台面及基极台面。在集极台面、发射极台面及基极台面的表面经由接触孔(contact hole)而形成集电极108、发射电极110及基极电极112。元件形成层124含有HBT的集极层、发射极层及基极层。
作为集极层，可以例示从基板方向将载流子浓度3.0×1018cm-3、膜厚500nm的n+GaAs层，与载流子浓度1.0×1016cm-3、膜厚500nm的n-GaAs层依次进行层叠的层叠膜。作为基极层，可以例示载流子浓度5.0×1019cm-3、膜厚50nm的p-GaAs层。作为发射极层，可例示从基板方向将载流子浓度3.0×1017cm-3、膜厚30nm的n-InGaP层和载流子浓度3.0×1018cm-3、膜厚100nm的n+GaAs层及载流子浓度1.0×1019cm-3、膜厚100nm的n+InGaAs层依次层叠的层叠膜。
Si晶片102及阻挡层104可如上所述。Ge层120结晶生长于阻挡层104的开口区域106。也可选择性地进行结晶生长。作为结晶生长的一例，可例举出外延生长。即，在例如外延生长Ge层120时，由于阻挡层104会阻挡外延生长，因此Ge层120不会形成于阻挡层104的上表面，而会外延生长于未被阻挡层104覆盖的开口区域106的Si晶片102的上表面。Ge层120能够以使结晶缺陷移动的温度及时间进行退火处理，退火处理能够反复多次。
Ge层120可在不足900℃的温度下进行退火，优选在850℃以下的温度下进行退火。由此，能够维持Ge层120的表面平坦性。当于Ge层120的表面层叠其他层时，Ge层120的表面的平坦性尤其重要。另一方面，Ge层120可在680℃以上的温度下进行退火，优选在700℃以上的温度下进行退火。由此，能够降低Ge层120的结晶缺陷的密度。Ge层120可在680℃以上且不足900℃的条件下进行退火。
图17至图21表示退火温度与Ge层120的平坦性之间的关系。图17表示未进行退火处理的Ge层120的剖面形状。图18、图19、图20至图21分别表示以700℃、800℃、850℃、900℃下进行退火处理时的Ge层120的剖面形状。Ge层120的剖面形状利用激光显微镜进行观察。各图的纵轴表示与Si晶片102的主面垂直的方向上的距离，表示Ge层102的膜厚。各图的横轴表示与Si晶片102的主面平行的方向上的距离。
在各图中，Ge层120以下述的步骤形成。首先，以热氧化法，于Si晶片102的表面形成SiO2层的阻挡层104，在阻挡层104形成覆盖区域及开口区域106。Si晶片102使用了市售的单晶Si基板。覆盖区域的平面形状是边长为400μm的正方形。接下来，以CVD法，使Ge层120选择性地生长在开口区域106的内部。
由图17至图21可知，退火温度越低，Ge层120的表面的平坦性越好。可知在退火温度不足900℃时，Ge层120的表面尤其呈现优异的平坦性。
Ge层120可在大气气氛下、氮气氛下、氩气氛下、或者氢气氛下进行退火。尤其是通过在含有氢的气氛中对Ge层120进行退火处理，从而使Ge层120的表面状态维持平滑的状态，并且可降低Ge层120的结晶缺陷的密度。
Ge层120可以在满足使结晶缺陷能够移动的温度及时间的条件下进行退火。当对Ge层120施行退火处理时，Ge层120内部的结晶缺陷会在Ge层120的内部移动，而例如被Ge层120与阻挡层104之间的界面、Ge层120的表面、或Ge层120的内部的吸集区所捕获。由此，能够将Ge层120的表面附近的结晶缺陷予以排除。Ge层120与阻挡层104之间的界面、Ge层120的表面、或Ge层120的内部的吸集区可为捕获能够在Ge层120的内部移动的结晶缺陷的缺陷捕获部的一例。
缺陷捕获部可为结晶的界面或表面、或者物理性的伤痕。缺陷捕获部可配置在退火处理的温度及时间内结晶缺陷能够移动的距离内。
另外，Ge层120可以是对功能层提供种晶(seed)面的种晶层的一个例子。作为种晶层的其他例，可举例有SixGe1-x(式中，0≤x＜1)。同时，退火可以是2级退火，即重复进行以800～900℃、2～10分种的高温退火和以680～780℃、2～10分钟的低温退火处理。
Ge层120可选择性地结晶生长于开口区域106。Ge层120能够以例如CVD法或MBE法(Molecular Beam Epitaxy：分子束外延法)来形成。原料气体可为GeH4。Ge层120可在0.1Pa以上100Pa以下的压力下以CVD法来形成。由此，Ge层120的生长速度便不容易受到开口区域106的面积的影响。结果，例如，Ge层102的膜厚的均匀性得到提升。此外，在此情形中，能够抑制阻挡层104的表面的Ge结晶的堆积。
Ge层120可在原料气体中包括含卤素的气体的气氛中以CVD法来形成。含有卤素的气体可为氯化氢气体或氯气。由此，即使是在100Pa以上的压力下，以CVD法来形成Ge层120时，仍能够抑制Ge结晶堆积在阻挡层104的表面。
另外，在本实施方案中，虽然围绕Ge层120接触于Si晶片102表面而形成的情况进行了说明，但并不限定于此。比如，也可以在Ge层120和Si晶片102之间配置其他的层。上述的其他层，可为单一的层，也可包含多个层。
可通过下述的步骤形成Ge层120。首先，以低温形成种晶。种晶可以是SixGe1-x(式中，0≤x＜1)。种晶的生长温度可为330℃以上450℃以下。此后，将形成有种晶的Si晶片102的温度升温至预定温度，即可形成Ge层120。
元件形成层124可为功能层的一例。在元件形成层124能够形成如上所述可作为电子元件的一例的HBT。元件形成层124也可接触于Ge层120而形成。即，元件形成层124结晶生长于Ge层120上。作为结晶成长的一例，可举例有外延生长。
元件形成层124，可以是与Ge晶格匹配或准晶格匹配的3-5族化合物层或是2-6族化合物层。或者，元件形成层124，可以是与Ge晶格匹配或准晶格匹配的3-5族化合物层，作为3族元素，包含Al、Ga、In中的至少一种，作为5族元素，包含N、P、As、Sb中的至少一种。比如作为元件形成层124，能例示GaAs层。所谓准晶格匹配是指互相接触的2个半导体层的各自的晶格常数之差小，因此虽然不是完全的晶格匹配，但由于晶格失配而发生的缺陷在不显著的范围内，是大体上晶格匹配并能够层叠互相接触的2个半导体层的状态。比如，Ge层和GaAs层的层叠状态即被称作为准晶格匹配。
元件形成层124可为算术平均粗糙度(以下，也称之为Ra值)为0.02μm以下，较好可为0.01μm以下。由此，利用元件形成层124，能够形成高性能的器件。在此，Ra值是表示表面粗糙度的指标，可根据JIS B0601-2001来算出。Ra值可采用下述方式算出，即，将一定长度的粗糙度曲线以中心线为基准折叠，再用由该粗糙度曲线与该中心线所得到的面积除以所量测得的长度而算出。
元件形成层124的生长速度可为300nm/min以下，优选可为200nm/min以下，更优选可为60nm/min以下。由此，能够使元件形成层124的Ra值成为0.02μm以下。另一方面，元件形成层124的生长速度可为1nm/min以上，优选可为5nm/min以上。由此，能够不用牺牲生产率而获得高质量的元件形成层124。例如，可使元件形成层124以1nm/min以上300nm/min以下的生长速度结晶生长。
另外，在本实施方案中，虽然围绕在Ge层120的表面形成元件形成层124的情况进行了说明，但并不受此限定。比如，也可以在Ge层120和元件形成层124之间配置中间层。中间层可以是单一的层，也可以包含多个层。中间层可以在600℃以下形成，优选在550℃以下形成。以此，可提高元件形成层124的结晶性。另一方面，中间层可以在400℃以上形成。中间层可以在400℃以上600℃以下形成。由此可提高元件形成层124的结晶性。中间层可以是600℃以下，最好是550℃以下的温度下形成的GaAs层。
元件形成层124可通过下述的步骤形成，首先，在Ge层120的表面形成中间层。中间层的生长温度可以是600℃以下。此后，将形成有中间层的Si晶片102的温度升温到预定的温度后，形成元件形成层124。
图4至图8表示半导体基板101在制造过程中的剖面例。如图4所示，准备Si晶片102，并在Si晶片102的表面形成作为阻挡层的例如氧化硅膜130。氧化硅膜130能够使用例如热氧化法来形成。氧化硅膜130的膜厚可形成为例如1μm。
如图5所示，使氧化硅膜130形成图案(patterning)而形成阻挡层104。利用阻挡层104的形成，而形成开口区域106。可使用例如光刻法(photolithograph)形成图案。
如图6所示，将Ge层120例如外延生长于开口区域106。Ge层120的外延生长能够使用例如MOCVD法(有机金属化学气相生长法)或MBE法(分子线外延法)。原料气体可使用GeH4。
如图7所示，对外延生长的Ge层120施行热退火处理。热退火处理中，可例如在实施以未达Ge熔点的温度下进行的高温退火处理后再实施以比高温退火处理温度低的温度下进行的低温退火处理这2阶段的退火处理。而且，这2阶段的退火处理可反复进行多次。作为高温退火处理的温度及时间，可举例有900℃，10分钟，作为低温退火处理的温度及时间，可举例有780℃，10分钟。反复的次数可例示10次。
在本实施方案中，在使Ge层120例如外延生长后重复多次2阶段的退火处理。因此，能够通过退火处理而使在外延生长的阶段存在的结晶缺陷向Ge层120的边缘部移动，将该结晶缺陷排除至Ge层120的边缘部，由此，能够将Ge层120的结晶缺陷密度形成为极低的程度。由此，能够减少之后形成的例如起因于取向附生膜(epitaxial film)的基板材料而产生的缺陷，就结果而言能够提升形成于元件形成层124的电子元件的性能。此外，即使为起因于晶格不匹配而无法直接结晶生长于硅基板的种类的薄膜，仍能够以结晶性优异的Ge层120作为基板材料来形成质量优良的结晶薄膜。
如图8所示，使元件形成层124例如外延生长于Ge层120上。作为元件形成层124，可举例有GaAs层或含有InGaAs等的GaAs层叠膜。GaAs层或GaAs系层叠膜的外延生长能够使用例如MOCVD法或MBE法。
原料气体能够使用例如TM-Ga(trimethyl gallium：三甲基镓)、AsH3(arsine；三氢化砷)等气体。生长温度，可举例有600℃至650℃。在GaAs层等的外延生长中，由于阻挡层104会阻挡生长，因此GaAs层等不会形成于阻挡层104上，而选择性地形成于Ge层120上。
之后，只要采用公知的方法，在元件形成层124形成例如HBT等电子元件便可完成图3所示的半导体基板101。由上述方法，便能够制造本实施方案的半导体基板101。以下，说明以上述方法实际制成的半导体基板101的实验结果。
图9利用以间隔为500μm形成的覆盖区域的面积系列来显示相对于开口区域106的面积而固定的外延生长时间内的元件形成层124的膜厚的实验图表。纵轴表示元件形成层124的膜厚，但可由固定的生长时间内的膜厚换算为元件形成层124的生长速度。从图9可知，生长速度随着覆盖区域变大而增加。这表示在覆盖区域结晶未生长，原料集中于开口区域106从而使生长速度增加，也就是原料效率提高了。
在该图中，区域140所围起的小区域(plot)表示覆盖区域为500μm□的情形，显示出元件形成层124的生长速度并不稳定。如上所述，由于以500μm的间隔来形成覆盖区域，因此当覆盖区域为500μm□时，相邻接的覆盖区域变成互相连接。在此情况下由于生长速度不稳定，因此不优选。覆盖区域最好为留有间隔地配置。另一方面，用括号所围起的覆盖区域为50μm□至400μm□时，则显示元件形成层124的生长速度稳定，暗示元件形成层124的生长速度与覆盖区域的面积具有相关性。
另外，虽然与开口区域106的面积之间相关性并不太大，但有生长速度会随着开口区域106变大而降低的倾向。相反地，可以比较明确地得到生长速度具有随着覆盖区域变大而增加的倾向，由该结果能够考察到在覆盖区域中被阻挡生长的结晶前体迁移至开口区域106，而到达开口区域106的结晶前体帮助薄膜生长。
如上所述，使Ge层120选择性地形成于以阻挡层104界定的开口区域106，并对Ge层120施行多次2阶段的退火处理，从而能够提升Ge层120的结晶性。由于半导体基板101采用Si晶片102，因此能够以低廉的价格制造半导体基板101，此外，能够将形成于元件形成层124的电子元件发出的热予以有效率地排热。
图10显示其他实施方案的半导体基板201的剖面例。半导体基板201与半导体基板101大致相同，只是在具备以500℃以下的温度形成的GaAs层202的方面与半导体基板101的情况不同。在以下的说明中针对与半导体基板101不同之点进行说明。
图11及图12表示半导体基板201在制造过程中的剖面例。半导体基板201的Ge层120形成之前的制造过程，可与半导体基板101的到图7为止的制造过程相同。
如图11所示，在形成Ge层120后形成GaAs层202。GaAs层202可如上所述以500℃以下的温度形成。GaAs层202的形成能够使用例如MOCVD法或MBE法。原料气体可使用TE-Ga(triethyl gallium；三乙基镓)、AsH3(arsine三氢化砷)。作为生长温度，可例示如450℃。
GaAs层202在该实施方案中以低温形成。因而，阻挡层104的功能完全没有发挥作用，阻挡层104表面析出GaAs的形成物204。形成物204能够通过蚀刻法等适宜地除去，如图12所示，除去形成物204。此后的工序，可以与半导体基板101的情况相同。
图13表示观察了以500℃以下的温度形成GaAs层202之后的表面得到的SEM像。在中央部分的开口区域形成GaAs层202，在周边的阻挡层的表面有形成物析出。但，析出的形成物可以如上所述用蚀刻法等除去。
在半导体基板201中，形成了以500℃以下的温度形成的GaAs层202。即使是低温生长的GaAs层202，元件形成层124的结晶性仍有某种程度的提高。因而，可以说获得了可以廉价地提供半导体基板201，使在元件形成层124形成的电子元件高性能化的、与半导体基板101的情况同样的效果。
图14进一步表示在又一实施方案中的半导体基板301的剖面例。半导体基板301与半导体基板101大体上相同，但在半导体基板301的Ge层302的与元件形成层124对置的表面是用含P的气体进行表面处理的方面不相同。以下的说明，围绕和半导体基板101的情况不同的点进行说明。
图15表示半导体基板301在制造过程中的剖面例。到半导体基板301的Ge层形成为止的制造过程，可与半导体基板101的到图7为止的制造过程相同。如图15所示，在形成了Ge层302之后，对Ge层302的表面比如实施PH3暴露处理。由于通过PH3处理Ge层302的表面，因而能够提高生长的GaAs层的结晶质量。
作为PH3处理的优选处理温度，比如可以为500℃以上900℃以下。如果比500℃低，则不呈现处理的效果，如果比900℃高则Ge层302将会变质，因此不优选。作为更佳的处理温度能例举600℃以上800℃以下。暴露处理也可利用等离子体等来活化PH3。此后的工序，可与半导体基板101的工序情况相同。
另外，在半导体基板301中，与半导体基板101的情况相同，也可在Ge层302和元件形成层124之间配置中间层。中间层可为单一的层，也可以包含多个层。中间层可以在600℃以下形成，优选在550℃以下形成。由此，元件形成层124的结晶性提高。中间层可以是在600℃温度以下形成的GaAs层，优选为550℃以下温度形成的GaAs层。中间层可以在400℃以上形成。这种情况下，Ge层302的与中间层对置的表面，可以由含P的气体进行表面处理。
图16表示观察形成GaAs层作为元件形成层124时的表面所得到的SEM像。在表面没有观察到μm级的凹凸，能够推认结晶缺陷水平为极低的程度。和半导体基板301的情况一样，即使用含P的原料气体处理了Ge层302表面，仍能够使作为元件形成层124的GaAs层的结晶性良好。因而，可以得到以低廉的价格提供半导体基板301，且能够获得称之为使在元件形成层124形成的电子元件高性能化的与半导体基板101的情况同样的效果。
【实施例】
(实施例1)
制作具有Si晶片102、阻挡层104、Ge层120和元件形成层124的半导体基板，并考查了在阻挡层104中形成的开口内部生长的结晶的生长速度与覆盖区域的大小及开口的大小之间的关系。实验如下：改变形成于阻挡层104的覆盖区域的平面形状及开口的底面形状，测量在一定时间期间所生长的元件形成层124的膜厚。
首先，以下述步骤，在Si晶片102表面形成了覆盖区域及开口。作为Si晶片102的一个例子，使用了市售的单晶Si基板。根据热氧化法，在Si晶片102表面形成了作为阻挡层104的一个例子的SiO2层。
对上述SiO2层进行蚀刻，形成指定大小的SiO2层。指定大小的SiO2层形成3个以上。此时，指定大小的SiO2层的平面形状设计为同样大小的正方形。同时，通过蚀刻法，在上述正方形的SiO2层的中心形成了指定大小的开口。这个时候，设计以上述正方形的SiO2层的中心与上述开口的中心相符。上述正方形的每一个SiO2层形成了1个开口。另外，在本说明书中，有时称上述正方形的SiO2层一边的长度为覆盖区域的一边的长度。
接着，通过MOCVD法，使Ge层120选择性地生长在上述开口。原料气体使用了GeH4。原料气体的流量及成膜时间分别设定为指定值。其次，通过MOCVD法，形成了作为元件形成层124的一例的GaAs结晶。GaAs结晶通过在620℃、8MPa的条件下，在开口内部的Ge层120表面使之外延生长而成。原料气体使用了三甲基镓及三氢化砷。原料气体的流量及成膜时间，分别设定为指定的值。
形成了元件形成层124之后，测量元件形成层124的膜厚。元件形成层124的膜厚，根据针式段差计(KLA Tencor公司制，Surface Profiler P-10)，测量在元件形成层124的3处的测量点的膜厚，再取该3处的膜厚的平均而算出。同时，也算出了在该3处的测量点的膜厚的标准差。另外，上述膜厚也可以用以下方式计算，即通过透射式电子显微镜或扫描型电子显微镜进行的剖面观察法来直接测量在元件形成层124的3处的测量点的膜厚，再取该3处的膜厚的平均而算出。
按照以上的顺序，围绕将覆盖区域的一边的长度设定为50μm、100μm、200μm、300μm、400μm或500μm时的各种情况，改变开口的底面形状，并测量了元件形成层124的膜厚。分别对开口的底面形状是边长为10μm的正方形的情况、边长为20μm的正方形的情况、短边为30μm且长边为40μm的长方形的情况这3种情况进行了实验。
再者，当覆盖区域的一边的长度为500μm时，一体性地形成多个上述正方形的SiO2层。在这种情况下，一边的长度为500μm的覆盖区域并不是以500μm间隔进行配置，但为了方便起见，而以覆盖区域的一边的长度为500μm来表示。同时，为了方便起见，而将邻接的2个覆盖区域之间的距离表示为0μm。
图22及图23表示实施例1的实验结果。图22表示在实施例1的各种情况的元件形成层124膜厚的平均值。图23表示在实施例1的各种情况的元件形成层124膜厚的调整系数。
图22表示元件形成层124的生长速度和覆盖区域的大小及开口的大小之间的关系。在图22中，纵轴表示一定时间之内所生长的元件形成层124的膜厚[
Figure GPA00001153519100221
]，横轴表示覆盖区域的一边的长度[μm]。在本实施例中，元件形成层124的膜厚因为是一定时间之内所生长的膜厚，因此以该时间除该膜厚，能获得元件形成层124的生长速度的近似值。
在图22中，菱形标记表示开口的底面形状是边长为10μm的正方形的情况下的实验数据，四角形标记表示开口的底面形状是边长为20μm的正方形的情况下的实验数据。在同图中，三角形的标记表示开口的底面形状是长边为40μm且短边为30μm的长方形时的实验数据。
从图22可知，上述生长速度随着覆盖区域的尺寸变大，而呈现单递增。同时，上述生长速度，在覆盖区域的一边的长度是400μm以下的情况下，大体上呈线性增加，而由于开口的底面形状造成的偏差明显减少。另一方面，还可知当覆盖区域的一边长度为500μm时，与覆盖区域的一边的长度是400μm以下的情况比较，生长速度急剧地增加，发现由于开口的底面形状造成的偏差也变大。
图23表示元件形成层124的生长速度的调整系数和邻接的2个覆盖区域之间的距离的关系。在这里，所谓调整系数是相对于平均值的标准偏差之比，由该膜厚的平均值除以上述3处的测量点的膜厚的标准差而算出。在图23中，纵轴表示一定时间之内所生长的元件形成层124的膜厚[]的调整系数，横轴表示邻接的覆盖区域之间的距离[μm]。图23表示邻接的2个覆盖区域之间的距离分别为0μm、20μm、50μm、100μm、200μm、300μm、400μm和450μm时的实验数据。在图23中，菱形标记表示开口的底面形状是边长为10μm的正方形时的实验数据。
在图23中，邻接的2个覆盖区域之间的距离为0μm、100μm、200μm、300μm、400μm和450μm的实验数据，分别与图22中的覆盖区域的一边的长度500μm、400μm、300μm、200μm、100μm和50μm时的实验数据对应。关于邻接的2个覆盖区域之间的距离为20μm和50μm的数据，通过以与其他的实验数据同样的次序，分别测得在覆盖区域的一边的长度为480μm和450μm的情况下的元件形成层124的膜厚。
从图23可知，与相邻接的2个覆盖区域之间的距离为0μm的情况比较，在上述距离是20μm的时候，元件形成层124的生长速度非常稳定。从上述结果可知，如果相邻接的2个覆盖区域只要稍微留点距离，则开口内部生长的结晶的生长速度将稳定。此外，可知当邻接的2个覆盖区域之间配置产生结晶生长的区域，上述结晶的生长速度便会稳定。同时可知，即使是邻接的2个覆盖区域之间的距离为0μm，通过等间隔配置多个开口，也能抑制上述结晶的生长速度的偏差。
(实施例2)
将覆盖区域的一边的长度设定为200μm、500μm、700μm、1000μm、1500μm、2000μm、3000μm或4250μm，对于各情况，分别以和实施例1同样的步骤制造半导体基板，并测量了在开口内部形成的元件形成层124的膜厚。本实施例中，通过在Si晶片102上面配置多个同样大小的SiO2层而形成该SiO2层。同时，上述多个SiO2层以互相分开的方式形成该SiO2层。开口的底面形状，与实施例1同样，对边长是10μm的正方形、边长是20μm的正方形、短边为30μm且长边为40μm的长方形的3种情况进行了实验。Ge层120及元件形成层124的生长条件设定为与实施例1相同的条件。
(实施例3)
除了把三甲基镓的供给量减为一半，使元件形成层124生长速度降低约一半以外，其他与实施例2的情况相同地测量了开口内部所形成的元件形成层124的膜厚。另外，在实施例3中，将覆盖区域的一边的长度设定为200μm，500μm，1000μm，2000μm，3000μm或4250μm，对开口的底面形状是边长为10μm的正方形的情况实施了实验。
将实施例2及实施例3的实验结果，在图24，图25～图29，图30～图34，及表1中示出，图24为表示在实施例2中的各情况的元件形成层124膜厚的平均值。图25～图29表示实施例2的各情况的元件形成层124的电子显微镜照片。图30～图34表示在实施例3中各情况的元件形成层124的电子显微镜照片。表1表示在实施例2及实施例3中各情况时的元件形成层124的生长速度和Ra值。
图24表示元件形成层124的生长速度和覆盖区域的大小及开口的大小之间的关系。在图24中，纵轴表示在一定时间之内所生长的元件形成层124的膜厚，横轴表示覆盖区域的一边的长度[μm]。在从本实施例中，因为元件形成层124的膜厚是在一定时间之内所生长的膜厚，所以通过用该膜厚除以该时间，能获得元件形成层124生长速度的近似值。
在图24中，菱形符号表示开口的底面形状是边长为10μm的正方形的情况下的实验数据，四角形的符号表示开口的底面形状是一边为20μm的正方形的情况下的实验数据。在同图中，三角形的符号表示开口的底面形状为长边40μm且短边30μm的长方形时的实验数据。
从图24可知，到覆盖区域的一边的长度达到4250μm为止，上述生长速度随着覆盖区域的尺寸变大而稳定增加。由图22和图24表示的结果可知，即使邻接的2个覆盖区域相隔很小，也能使开口内部生长的结晶的生长速度稳定。另外，还可知如果在邻接的2个覆盖区域之间配置产生结晶生长的区域，则上述结晶的生长速度得以稳定化。
图25到图29是围绕实施例2的各情况，用电子显微镜观察元件形成层124表面的结果。图25、图26、图27、图28、图29分别表示覆盖区域的一边的长度为4250μm、2000μm、1000μm、500μm、200μm的情况下的结果。从图25到图29可知，元件形成层124的表面状态随着覆盖区域的尺寸变大而劣化。
图30到图34表示对实施例3的各种情况，用电子显微镜观察元件形成层124表面的结果。图30、图31、图32、图33、图34表示覆盖区域的一边的长度分别为4250μm、2000μm、1000μm、500μm、200μm的情况的结果。从图30到图34可以明白，元件形成层124表面状态随着覆盖区域的尺寸变大而劣化。同时，与实施例2结果进行比较可知，元件形成层124的表面状态得以改善。
表1表示实施例2及实施例3的各情况时的元件形成层124的生长速度[
Figure GPA00001153519100251
/min]和Ra值[μm]。另外，元件形成层124的膜厚用针式段差计测量。同时，Ra值是按照激光显微镜装置的观察结果算出的。由表1可知，元件形成层124生长速度越慢，表面粗造度越得以改善。同时可知当元件形成层124的生长速度是300nm/min以下时，Ra值在0.02μm以下。
【表1】
Figure GPA00001153519100252
(实施例4)
与实施例1同样，制造了具有Si晶片102、阻挡层104、Ge层120和作为元件形成层124的一个例子的GaAs结晶的半导体基板。本实施例中，在Si晶片102表面的(100)面形成了阻挡层104。图35到图37表示在上述半导体基板上形成的GaAs结晶表面的电子显微镜照片。
图35表示使GaAs结晶生长在以开口的底面形状的一边的方向与Si晶片102的<010>方向实质上平行的方式配置的开口内部的结果。在本实施例中，覆盖区域的平面形状是边长为300μm的正方形。开口的底面形状是边长为10μm的正方形。在图35中，图中的箭头表示<010>方向。如图35所示，能得到形状整齐的结晶。
由图35可知，在GaAs结晶的4个侧面分别出现(10-1)面、(1-10)面、(101)面及(110)面。同时，图中，(11-1)面呈现在GaAs结晶的左上角，图中，在GaAs结晶的右下角出现(1-11)面。(11-1)面及(1-11)面是与(-1-1-1)面等价的面，是稳定的面。
另一方面，由图可知，GaAs结晶的左下角及右上角没出现这样的面。譬如，图中，尽管可以在左下角上出现(111)面，但是没出现(111)面。可以认为这是由于在图中的左下角被比(111)面更稳定的(110)面及(101)面所夹持的缘故。
图36表示在以开口的底面形状的一边的方向与Si晶片102<010>的方向实质上平行的方式配置的开口内部使GaAs结晶生长的结果。图36表示了从斜上方45°角观察到的结果。在本实施例中，覆盖区域的平面形状为一边的长度是50μm的正方形。开口的底面形状为一边的长度是10μm的正方形。在图36中，图中的箭头表示<010>方向。如图36所示，得到形状整齐的结晶。
图37表示在以开口的底面形状的一边的方向与Si晶片102的<011>方向实质上平行的方式配置的开口内部使GaAs结晶生长的结果。在本实施例中，覆盖区域的平面形状为一边的长度是400μm的正方形。开口的底面形状为边长是10μm的正方形。在图37中，图中的箭头表示<011>方向。如图37所示，得到比图35及图35的形状更不规则的结晶。可以认为是由于在GaAs结晶的侧面，出现了不太稳定的(111)面的结果，产生了结晶形状的不规则。
(实施例5)
与实施例1同样，制得了具有Si晶片102、阻挡层104、Ge层120及作为元件形成层124的一个例子的GaAs层的半导体基板。本实施例中，在Ge层120和元件形成层124之间形成了中间层。在本实施例中，覆盖区域的平面形状是边长为200μm的正方形。开口底面的形状是边长为10μm的正方形。用CVD法，在开口内部形成了膜厚850nm的Ge层120之后，在800℃温度下实施了退火处理。
在退火处理Ge层120之后，设定使形成Ge层120的Si晶片102的温度为550℃，通过MOCVD法形成了中间层。中间层的生长以三甲基镓及三氢化砷作为原料气体。中间层的膜厚是30nm。此后，将中间层形成的Si晶片102温度升温到640℃后，由MOCVD法形成作为元件形成层124一个例子的GaAs层。GaAs层的膜厚是500nm。关于其以外的条件，与实施例1的条件相同，制得半导体基板。
图38表示用透射式电子显微镜观察了所制造的半导体基板剖面的结果。如图38所示，在Ge层120及GaAs层未观察到位移。由此可知，由于采用上述的构成，得以在Si基板上形成质量良好的Ge层，及与该Ge层晶格匹配或准晶格匹配的化合物半导体层。
(实施例6)
与实施例5同样，制造了具有Si晶片102、阻挡层104、Ge层120、中间层及作为元件形成层124的一个例子的GaAs层的半导体基板之后，用获得的半导体基板制造了HBT元件构造。HBT元件构造按照以下的次序制造。首先，与实施例5的情况同样，制造了半导体基板。另外，本实施例中，覆盖区域的平面形状是边长为50μm的正方形。开口的底面形状为边长是20μm的正方形。对于其它的条件，用与实施例5的情况相同的条件制作了半导体基板。
其次，根据MOCVD法，在上述半导体基板的GaAs层表面进行半导体层层叠。以此，得到了按以下顺序配置的HBT元件构造，即Si晶片102、膜厚850nm的Ge层120、膜厚30nm的中间层、膜厚500nm的非掺杂GaAs层、膜厚300nm的n型GaAs层、膜厚20nm的n型InGaP层、膜厚3nm的n型GaAs层、膜厚300nm的GaAs层、膜厚50nm的p型GaAs层、膜厚20nm的n型InGaP层、膜厚120nm的n型GaAs层及膜厚60nm的n型InGaAs层。在所得到的HBT元件构造配置电极而制作了电子元件或作为电子器件的一个例子的HBT元件。上述半导体层中，使用Si作为n型杂质，在上述半导体层中使用了C作为p型杂质。
图39表示所制得的HBT元件的激光显微镜像。图中，浅灰色的部分表示电极。从图39可知，在正方形的覆盖区域中央附近配置的开口区域排列3个电极。从图中左侧开始上述3个电极分别表示HBT元件的基电极、发射电极及集电极。在测量上述HBT元件的电特性后，确认了晶体管动作。同时，以透射式电子显微镜观察了上述HBT元件的剖面，未观察到位移。
(实施例7)
和实施例6同样，制造了3个具有与实施例6同样的构造的HBT元件。将制造的3个HBT元件并联连接。本实施例中，覆盖区域平面形状为长边是100μm、短边是50μm的长方形。同时，在上述覆盖区域内部设置了3个开口。开口的底面形状全部为边长是15μm的正方形。对于其他的条件，以与实施例6的情况相同的条件制造HBT元件。
图40表示所得到的HBT元件的激光显微镜图像。图中，浅灰色的部分表示电极。自图40可知，3个HBT元件被并列连接。测量了上述电子元件的电特性，结果确认了晶体管工作。
(实施例8)
改变开口底面积制造HBT元件，调查开口的底面积与所制得的HBT元件的电特性之间的关系。与实施例6同样地制造了HBT元件。作为HBT元件的电特性，测量了基极薄片电阻Rb[Ω/□]和电流放大率β。电流放大率β是用集极电流值除以基极电流值而求出的。本实施例中，围绕开口的底面形状分别是边长为20μm的正方形、短边为20μm且长边为40μm的长方形、边长为30μm的正方形、短边30μm且长边40μm的长方形或短边20μm且长边80μm的长方形的情况分别制造了HBT元件。
当开口的底面形状为正方形时，以开口的底面形状的正交的2条边的一方与Si晶片102的<010>方向平行、另一方与Si晶片102的<001>方向平行的方式形成了开口。开口的底面形状为长方形时，以开口的底面形状的长边与Si晶片102的<010>方向平行，短边与Si晶片102的<001>方向平行的方式形成了开口。覆盖区域的平面形状，主要围绕边长为300μm的正方形的情况进行了实验。
图41表示上述HBT元件的基极薄片电阻Rb与电流放大率β之比与开口底面积[μm2]之间的关系。在图41中，纵轴表示用基极薄片电阻Rb除以电流放大率β所得的值，横轴表示开口的底面积。其次，图41中没有表示电流放大率β的值，但电流放大率得到了70～100左右的高值。另一方面，在Si晶片102的整个面形成了同样的HBT元件构造，形成了HBT元件时的电流放大率β是10以下。
由此可知，由于Si晶片102的表面局部性地形成上述HBT元件构造，从而能够制造电特性优良的器件。特别是，明确了当开口的底面形状的一边的长度为80μm以下，或开口的底面积为1600μm2以下时，能够制造电特性优异的器件。
由图41可知，当开口底面积是900μm2以下时，与开口的底面积是1600μm2的情况比较，基极薄片电阻Rb与电流放大率β之比的偏差小。由此可知，当开口的底面形状的一边的长度为40μm以下，或开口的底面积是900μm2以下时，能以高成品率制造上述器件。
如上所述，根据包括以下步骤的半导体基板的制造方法，可制得半导体基板，即在Si的基板的主面形成阻挡结晶生长的阻挡层的步骤；使阻挡层形成图案，并在阻挡层形成在大致垂直于基板的主面的方向上贯通从而使基板露出而成的开口的步骤；以与开口内部的上述基板接触的方式使Ge层结晶生长的步骤；在Ge层上使功能层结晶生长的步骤。通过包括在Si的基板上面具有开口，形成阻挡结晶生长的阻挡层的步骤；在开口内形成Ge层的步骤；以及在Ge层形成之后形成功能层的步骤的半导体基板的制造方法，制得了半导体基板。
如上所述，在Si基板的主面形成阻挡结晶生长的阻挡层，并在在阻挡层形成相对基板的主面大体上垂直的方向上贯通从而使基板露出而形成的开口，再以与开口内部的基板相接的方式使Ge层结晶生长，并使功能层结晶生长于Ge层上，从而制得半导体基板。制做完成了包括Si基板、设置于基板上、且具有开口、用于阻挡结晶生长的阻挡层、在开口内形成的Ge层和在形成Ge层之后所形成的功能层的半导体基板。
如上所述，在Si基板的主面形成阻挡结晶生长的阻挡层，并在在阻挡层形成相对基板的主面大体上垂直的方向上贯通从而使基板露出而形成的开口，再与开口内部的基板相接地使Ge层结晶生长，并在Ge层上使功能层能结晶生长，再在功能层形成电子元件，从而制得电子器件。能够制做包括Si基板、设置在基板上且具有开口用于阻挡结晶生长的阻挡层、在开口内形成的Ge层、在形成Ge层之后所形成的功能层及在功能层形成的电子元件的电子器件。
以上，用实施的方案说明了本发明，但本发明的技术的范围不受上述的实施方案记载的范围所限定。本领域技术人员明白，可对上述实施的方案实施多种多样的变更或改良，并且根据本申请的专利范围的记载可明确，实施上述变更和改良后的方案也包含在本发明的技术范围内。
产业上的利用可能性
能够在廉价的硅基板上形成结晶性良好的结晶薄膜，并且利用该结晶薄膜能够形成半导体基板及电子器件等。

Claims (65)

1.一种半导体基板，
其具有：Si基板以及形成于所述基板上用于阻挡结晶生长的阻挡层，
所述阻挡层包括：覆盖所述基板的一部分的覆盖区域及位于所述覆盖区域的内部且不覆盖所述基板的开口区域，
所述半导体基板还具有：结晶生长于所述开口区域的Ge层及结晶生长于所述Ge层上的功能层。
2.如权利要求1所述的半导体基板，其中，
所述Ge层是以结晶缺陷能够移动的温度及时间进行退火而形成的。
3.如权利要求2所述的半导体基板，其中，
所述退火反复进行多次。
4.如权利要求1至3中任一项所述的半导体基板，其中，
在所述Ge层与所述功能层之间，还具有以500℃以下的温度形成的GaAs层。
5.如权利要求1至3中任一项所述的半导体基板，其中，
所述Ge层的与所述功能层对置的面经含有P的气体进行过表面处理。
6.如权利要求1至5中任一项所述的半导体基板，其中，
所述功能层是与Ge晶格匹配或准晶格匹配的3-5族化合物层或2-6族化合物层。
7.如权利要求1至5中任一项所述的半导体基板，其中，
所述功能层是与Ge晶格匹配或准晶格匹配的3-5族化合物层，作为3族元素，含有Al、Ga、In之中的至少一种，作为5族元素，含有N、P、As、Sb之中的至少一种。
8.如权利要求1至7中任一项所述的半导体基板，其中，
所述阻挡层是电绝缘性的。
9.如权利要求8所述的半导体基板，其中，
所述阻挡层为氧化硅层、氮化硅层、氮氧化硅层或氧化铝层、或者是层叠了这些层的层。
10.如权利要求1至9中任一项所述的半导体基板，其中，
所述开口区域的面积为1mm2以下。
11.一种半导体基板，其由以下方式制得：
在Si基板的主面形成阻挡结晶生长的阻挡层，并在所述阻挡层形成在相对于所述基板的主面大致垂直的方向上贯通从而使基板露出而成的开口；
以与所述开口的内部的所述基板相接的方式使Ge层结晶生长；
再使功能层结晶生长在所述Ge层上。
12.一种半导体基板，其具有：
Si基板；
阻挡层，其设置于所述基板上，且具有开口、用于阻挡结晶生长；
Ge层，其形成于所述开口内；和
功能层，在形成所述Ge层后形成。
13.如权利要求12所述的半导体基板，其中，
所述功能层与所述Ge层晶格匹配或准晶格匹配。
14.如权利要求12或13所述的半导体基板，其中，
所述功能层形成于所述开口内。
15.如权利要求11至14中任一项所述的半导体基板，其中，
所述Ge层是在含有氢的气氛中进行退火而成的。
16.如权利要求11至15中任一项所述的半导体基板，其中，
所述Ge层是在原料气体中包括含卤素的气体的气氛中，通过CVD法在所述开口选择性地结晶生长而成的。
17.如权利要求11至16中任一项所述的半导体基板，其中，
在所述Ge层与所述功能层之间还具备以600℃以下的温度形成的GaAs层。
18.如权利要求11至17中任一项所述的半导体基板，其中，
所述Ge层的与所述功能层相对置的面由含有P的气体进行过表面处理。
19.如权利要求11至18中任一项所述的半导体基板，其中，
所述功能层是3-5族化合物层或2-6族化合物层。
20.如权利要求11至19中任一项所述的半导体基板，其中，
所述功能层为3-5族化合物层，作为3族元素，包括从由Al、Ga及In构成的组中选择的1种以上的元素，作为5族元素，包括从由N、P、As及Sb构成的组中选择的1种以上的元素。
21.如权利要求20所述的半导体基板，其中，
所述功能层的算术平均粗糙度为0.02μm以下。
22.如权利要求11至21中任一项所述的半导体基板，其中，
所述阻挡层为电绝缘性的。
23.如权利要求22所述的半导体基板，其中，
所述阻挡层是从由氧化硅层、氮化硅层、氮氧化硅层及氧化铝层所构成的组中选择的1种以上的层。
24.如权利要求11至23中任一项所述的半导体基板，其中，
所述阻挡层具有多个所述开口，
并且，在多个开口之中的1个开口和与该1个开口相邻接的其它开口之间具备原料吸附部，所述原料吸附部以比所述阻挡层的上表面更快的吸附速度吸附所述功能层的原料。
25.如权利要求11至24中任一项所述的半导体基板，
其具有多个所述阻挡层，
并且，在所述多个阻挡层之中的1个阻挡层和与该1个阻挡层相邻接的其它阻挡层之间具备原料吸附部，所述原料吸附部以比所述多个阻挡层中的任一上表面更快的吸附速度吸附所述功能层的原料。
26.如权利要求24或25所述的半导体基板，其中，
所述原料吸附部是到达所述基板的沟槽。
27.如权利要求26所述的半导体基板，其中，
所述沟槽的宽度为20μm以上500μm以下。
28.如权利要求24至27中任一项所述的半导体基板，
其具有多个所述原料吸附部，并且所述多个原料吸附部分别以等间隔配置。
29.如权利要求11至28中任一项所述的半导体基板，其中，
所述开口的底面积为1mm2以下。
30.如权利要求29所述的半导体基板，其中，
所述开口的底面积为1600μm2以下。
31.如权利要求30所述的半导体基板，其中，
所述开口的底面积为900μm2以下。
32.如权利要求29所述的半导体基板，其中，
所述开口的底面为长方形，且所述长方形的长边为80μm以下。
33.如权利要求30所述的半导体基板，其中，
所述开口的底面为长方形，且所述长方形的长边为40μm以下。
34.如权利要求11至33中任一项所述的半导体基板，其中，
所述基板的主面为(100)面，所述开口的底面是正方形或长方形，所述正方形或所述长方形的至少一边的方向与从由所述主面的<010>方向、<0-10>方向、<001>方向及<00-1>方向所构成的组中选择的任一方向实质上平行。
35.如权利要求11至33中任一项所述的半导体基板，其中，
所述基板的主面为(111)面，所述开口的底面为六边形，所述六边形的至少一边的方向与从由所述主面的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向所构成的组中选择的任一方向实质上平行。
36.一种半导体基板的制造方法，包括以下步骤：
在Si基板上形成阻挡结晶生长的阻挡层的步骤；
使所述阻挡层形成图案，形成覆盖所述基板的一部分的覆盖区域及位于所述覆盖区域的内部且不覆盖所述基板的开口区域的步骤；
至少在所述阻挡层的所述开口区域结晶生长Ge层的步骤；以及
在所述Ge层上结晶生长功能层的步骤。
37.如权利要求36所述的半导体基板的制造方法，其中，
还包括以结晶缺陷能够移动的温度及时间对结晶生长后的所述Ge层进行退火的步骤。
38.如权利要求37所述的半导体基板的制造方法，其中，
还包括反复多次进行所述退火的步骤。
39.一种半导体基板的制造方法，包括以下步骤：
在Si基板的主面形成阻挡结晶生长的阻挡层的步骤；
使所述阻挡层形成图案，并在所述阻挡层形成在相对于所述基板的主面大致垂直的方向上贯通从而使所述基板露出而成的开口的步骤；
以与所述开口的内部的所述基板相接的方式使Ge层结晶生长的步骤；以及
使功能层结晶生长在所述Ge层上的步骤。
40.一种半导体基板的制造方法，包括以下步骤：
在Si基板上形成具有开口且阻挡结晶生长的阻挡层的步骤；
在所述开口内形成Ge层的步骤；以及
在形成所述Ge层后形成功能层的步骤。
41.如权利要求40所述的半导体基板的制造方法，其中，
在形成所述功能层的步骤中，使所述功能层与所述Ge层晶格匹配或准晶格匹配。
42.如权利要求40或41所述的半导体基板的制造方法，其中，
将所述功能层形成于所述开口内。
43.如权利要求39至42中任一项所述的半导体基板的制造方法，其中，
还包括以所述Ge层内的结晶缺陷能够移动的温度及时间对所述Ge层进行退火的步骤。
44.如权利要求43所述的半导体基板的制造方法，其中，
所述进行退火的步骤中，以680℃以上且不足900℃的温度对所述Ge层进行退火。
45.如权利要求43或44所述的半导体基板的制造方法，其中，
所述进行退火的步骤中，在含有氢的气氛中对所述Ge层进行退火。
46.如权利要求43至45中任一项所述的半导体基板的制造方法，其中，
包括多个所述进行退火的步骤。
47.如权利要求39至46中任一项所述的半导体基板的制造方法，其中，
在0.1Pa以上100Pa以下的压力下，通过CVD法使所述Ge层在所述开口选择性地结晶生长。
48.如权利要求39至47中任一项所述的半导体基板的制造方法，其中，
在原料气体中包括含卤素的气体的气氛中，通过CVD法使所述Ge层在所述开口选择性地结晶生长。
49.如权利要求39至48中任一项所述的半导体基板的制造方法，其中，
在形成所述Ge层之后、直至形成所述功能层为止的期间，还包括以600℃以下的温度形成GaAs层的步骤。
50.如权利要求39至49中任一项所述的半导体基板的制造方法，其中，
在形成所述Ge层之后、直至形成所述功能层为止的期间，还包括用含有P的气体对所述Ge层的表面进行处理的步骤。
51.如权利要求39至50中任一项所述的半导体基板的制造方法，其中，
所述功能层是3-5族化合物层，作为3族元素，含有从由Al、Ga及In所构成的组中选择的1种以上的元素，作为5族元素，含有从由N、P、As及Sb所构成的组中选择的1种以上的元素，
其中，使所述功能层以1nm/min以上300nm/min以下的生长速度结晶生长。
52.一种电子器件，其具有：
Si基板以及形成于所述基板上且用于阻挡结晶生长的阻挡层，
所述阻挡层具有：覆盖所述基板的一部分的覆盖区域以及位于所述覆盖区域的内部且不覆盖所述基板的开口区域，
所述电子器件还具有：结晶生长于所述开口区域的Ge层、结晶生长于所述Ge层上的功能层以及形成于所述功能层的电子元件。
53.如权利要求52所述的电子器件，其中，
在每一个开口区域各形成有1个所述电子元件。
54.如权利要求52或53所述的电子器件，其中，
连接于所述电子元件的配线或所述配线的焊接区形成于所述覆盖区域。
55.如权利要求52至54中任一项所述的电子器件，其中，
在所述基板上形成多个所述覆盖区域及多个开口区域，且多个所述覆盖区域及多个所述开口区域以等间隔配置。
56.一种电子器件，其由以下方法制得：
在Si基板的主面形成阻挡结晶生长的阻挡层，并在所述阻挡层形成在相对于所述基板的主面大致垂直的方向上贯通从而使所述基板露出而成的开口；
以与所述开口的内部的所述基板相接的方式使Ge层结晶生长；
在所述Ge层上使功能层结晶生长；
再在所述功能层形成电子元件。
57.一种电子器件，其具有：
Si基板；
阻挡层，其设置在所述基板上，且具有开口、用于阻挡结晶生长；
Ge层，其形成于所述开口内；
功能层，其在形成所述Ge层之后形成；以及
形成于所述功能层上的电子元件。
58.如权利要求57所述的电子器件，其中，
所述功能层与所述Ge层晶格匹配或准晶格匹配。
59.如权利要求57或58所述的电子器件，其中，
所述功能层形成于所述开口内。
60.如权利要求56至59中任一项所述的电子器件，其中，
所述阻挡层具有多个所述开口，并且在每一个开口区域各形成有1个所述电子元件。
61.如权利要求56至60中任一项所述的电子器件，其中，
所述电子元件与配线或焊接区连接，并且所述配线或所述焊接区形成于所述阻挡层上。
62.如权利要求56至61中任一项所述的电子器件，
其具有多个所述阻挡层，并且所述多个阻挡层彼此之间以等间隔配置。
63.如权利要求52至62中任一项所述的电子器件，其中，
所述电子元件是异质外延结双极型晶体管。
64.如权利要求52至63中任一项所述的电子器件，其具有多个所述电子元件，并且多个电子元件彼此之间相互连接。
65.如权利要求52至64中任一项所述的电子器件，其具有多个所述电子元件，并且多个电子元件彼此之间以并联连接。
CN200880119896.8A 2007-12-28 2008-12-26 半导体基板、半导体基板的制造方法及电子器件 Expired - Fee Related CN101896997B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007-341411 2007-12-28
JP2007341411 2007-12-28
PCT/JP2008/004037 WO2009084238A1 (ja) 2007-12-28 2008-12-26 半導体基板、半導体基板の製造方法および電子デバイス

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2013101939402A Division CN103367115A (zh) 2007-12-28 2008-12-26 半导体基板、半导体基板的制造方法及电子器件

Publications (2)

Publication Number Publication Date
CN101896997A true CN101896997A (zh) 2010-11-24
CN101896997B CN101896997B (zh) 2014-01-01

Family

ID=40823974

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2013101939402A Pending CN103367115A (zh) 2007-12-28 2008-12-26 半导体基板、半导体基板的制造方法及电子器件
CN200880119896.8A Expired - Fee Related CN101896997B (zh) 2007-12-28 2008-12-26 半导体基板、半导体基板的制造方法及电子器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2013101939402A Pending CN103367115A (zh) 2007-12-28 2008-12-26 半导体基板、半导体基板的制造方法及电子器件

Country Status (6)

Country Link
US (1) US8716836B2 (zh)
JP (1) JP5543711B2 (zh)
KR (1) KR20100094460A (zh)
CN (2) CN103367115A (zh)
TW (1) TWI449086B (zh)
WO (1) WO2009084238A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258796A (zh) * 2013-05-14 2013-08-21 中国科学院半导体研究所 硅基高迁移率沟道cmos的制备方法
CN103403883A (zh) * 2011-03-07 2013-11-20 住友化学株式会社 半导体基板、半导体装置以及半导体基板的制造方法
CN103548133A (zh) * 2011-06-10 2014-01-29 住友化学株式会社 半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
JP2010538495A (ja) 2007-09-07 2010-12-09 アンバーウェーブ・システムズ・コーポレーション 多接合太陽電池
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
KR101216541B1 (ko) 2008-09-19 2012-12-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피텍셜층 과성장에 의한 장치의 형성
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
JP5593050B2 (ja) 2008-10-02 2014-09-17 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
US20110180849A1 (en) * 2008-10-02 2011-07-28 Sumitomo Chemical Company, Limited Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate
US20110227199A1 (en) * 2008-11-28 2011-09-22 Sumitomo Chemical Company, Limited Method for producing semiconductor substrate, semiconductor substrate, method for manufacturing electronic device, and reaction apparatus
CN102227802A (zh) * 2008-11-28 2011-10-26 住友化学株式会社 半导体基板的制造方法、半导体基板、电子器件的制造方法、和反应装置
CN102341889A (zh) 2009-03-11 2012-02-01 住友化学株式会社 半导体基板、半导体基板的制造方法、电子器件、和电子器件的制造方法
EP2415083B1 (en) 2009-04-02 2017-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
WO2010134334A1 (ja) 2009-05-22 2010-11-25 住友化学株式会社 半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法
KR101671552B1 (ko) 2009-06-05 2016-11-01 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 센서, 반도체 기판 및 반도체 기판의 제조 방법
CN102449785A (zh) 2009-06-05 2012-05-09 住友化学株式会社 光器件、半导体基板、光器件的制造方法、以及半导体基板的制造方法
WO2010140371A1 (ja) 2009-06-05 2010-12-09 住友化学株式会社 半導体基板、光電変換デバイス、半導体基板の製造方法、および光電変換デバイスの製造方法
JP2011086928A (ja) * 2009-09-17 2011-04-28 Sumitomo Chemical Co Ltd 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板
SG169921A1 (en) * 2009-09-18 2011-04-29 Taiwan Semiconductor Mfg Improved fabrication and structures of crystalline material
CN102714176A (zh) * 2010-02-26 2012-10-03 住友化学株式会社 电子器件及电子器件的制造方法
JP2011199268A (ja) * 2010-02-26 2011-10-06 Sumitomo Chemical Co Ltd 半導体基板、半導体デバイスおよび半導体基板の製造方法
WO2014050187A1 (ja) * 2012-09-28 2014-04-03 独立行政法人科学技術振興機構 ゲルマニウム層の表面の平坦化方法並びに半導体構造およびその製造方法
WO2014126551A1 (en) 2013-02-12 2014-08-21 Apple Inc. Multi-step ion implantation
US9583655B2 (en) * 2013-10-08 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making photovoltaic device having high quantum efficiency
WO2015064338A1 (ja) * 2013-10-31 2015-05-07 独立行政法人科学技術振興機構 ゲルマニウム層を熱処理する半導体基板の製造方法および半導体装置の製造方法
US10280504B2 (en) 2015-09-25 2019-05-07 Apple Inc. Ion-implanted, anti-reflective layer formed within sapphire material

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60210831A (ja) 1984-04-04 1985-10-23 Agency Of Ind Science & Technol 化合物半導体結晶基板の製造方法
JPH073814B2 (ja) 1984-10-16 1995-01-18 松下電器産業株式会社 半導体基板の製造方法
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JPH01107515A (ja) * 1987-10-20 1989-04-25 Daido Steel Co Ltd 半導体素子の製造方法
US5238869A (en) * 1988-07-25 1993-08-24 Texas Instruments Incorporated Method of forming an epitaxial layer on a heterointerface
US5158907A (en) * 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
JP2855908B2 (ja) * 1991-09-05 1999-02-10 日本電気株式会社 半導体装置及びその製造方法
JPH05291140A (ja) * 1992-04-09 1993-11-05 Fujitsu Ltd 化合物半導体薄膜の成長方法
JP2742856B2 (ja) * 1992-08-24 1998-04-22 光技術研究開発株式会社 半導体薄膜の製造方法
JPH08316152A (ja) * 1995-05-23 1996-11-29 Matsushita Electric Works Ltd 化合物半導体の結晶成長方法
JP2000331934A (ja) * 1999-05-20 2000-11-30 Oki Electric Ind Co Ltd 半導体結晶層の成長方法
JP2002334837A (ja) * 2001-05-09 2002-11-22 Matsushita Electric Ind Co Ltd 半導体基板および半導体装置
JP4345244B2 (ja) * 2001-05-31 2009-10-14 株式会社Ｓｕｍｃｏ ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
US6861324B2 (en) * 2001-06-15 2005-03-01 Maxim Integrated Products, Inc. Method of forming a super self-aligned hetero-junction bipolar transistor
JP3785970B2 (ja) * 2001-09-03 2006-06-14 日本電気株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
GB0220438D0 (en) * 2002-09-03 2002-10-09 Univ Warwick Formation of lattice-turning semiconductor substrates
US6861323B2 (en) * 2003-02-21 2005-03-01 Micrel, Inc. Method for forming a SiGe heterojunction bipolar transistor having reduced base resistance
KR100554465B1 (ko) * 2003-11-19 2006-03-03 한국전자통신연구원 ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법
EP1763893A2 (en) 2004-02-27 2007-03-21 ASM America, Inc. Germanium deposition
JP2006222144A (ja) * 2005-02-08 2006-08-24 Toshiba Corp 半導体装置およびその製造方法
EP2595177A3 (en) * 2005-05-17 2013-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities related methods for device fabrication
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103403883A (zh) * 2011-03-07 2013-11-20 住友化学株式会社 半导体基板、半导体装置以及半导体基板的制造方法
CN103403883B (zh) * 2011-03-07 2016-06-08 独立行政法人产业技术综合研究所 半导体基板、半导体装置以及半导体基板的制造方法
CN103548133A (zh) * 2011-06-10 2014-01-29 住友化学株式会社 半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
CN103548133B (zh) * 2011-06-10 2015-12-23 住友化学株式会社 半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
CN103258796A (zh) * 2013-05-14 2013-08-21 中国科学院半导体研究所 硅基高迁移率沟道cmos的制备方法

Also Published As

Publication number Publication date
JP2009177167A (ja) 2009-08-06
WO2009084238A1 (ja) 2009-07-09
TW200947522A (en) 2009-11-16
TWI449086B (zh) 2014-08-11
US8716836B2 (en) 2014-05-06
KR20100094460A (ko) 2010-08-26
US20100308376A1 (en) 2010-12-09
CN103367115A (zh) 2013-10-23
JP5543711B2 (ja) 2014-07-09
CN101896997B (zh) 2014-01-01

Similar Documents

Publication Publication Date Title
CN101896997B (zh) 半导体基板、半导体基板的制造方法及电子器件
CN101896998B (zh) 半导体基板、半导体基板的制造方法及电子器件
CN101897004B (zh) 半导体基板以及半导体基板的制造方法
CN101897000B (zh) 半导体基板、半导体基板的制造方法以及电子器件
CN101896999B (zh) 半导体基板、半导体基板的制造方法及电子器件
TWI471910B (zh) 半導體晶圓、電子裝置及半導體晶圓之製造方法
CN102171793A (zh) 半导体基板、电子器件、以及半导体基板的制造方法
CN101528991A (zh) 蓝宝石衬底、使用该蓝宝石衬底的氮化物半导体发光元件及氮化物半导体发光元件的制造方法
WO2010038460A1 (ja) 半導体基板、電子デバイス、および半導体基板の製造方法
CN102171791A (zh) 半导体基板、电子器件、以及半导体基板的制造方法
CN102754189A (zh) 半导体基板、半导体器件及半导体基板的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140101

Termination date: 20171226

CF01 Termination of patent right due to non-payment of annual fee