CN103258796A - 硅基高迁移率沟道cmos的制备方法 - Google Patents

Abstract

一种硅基高迁移率沟道CMOS的制备方法，包括：在硅衬底上生长锗层；将其放入MOCVD反应室中，进行第一次退火；在锗层上依次生长低温砷化镓成核层和高温砷化镓层，形成样品；将样品进行抛光，同时清洗MOCVD反应室和样品舟；再将样品放入MOCVD反应室，进行第二次退火；在高温砷化镓层上生长砷化镓缓冲层和InGaP半绝缘层；在InGaP半绝缘层上生长nMOSFET结构；在nMOSFET结构上采用PECVD技术生长二氧化硅层；从二氧化硅层的上表面选区向下刻蚀，刻蚀深度到达锗层内，形成台面，未刻蚀的区域为III-V族区，台面部分为锗区；在III-V族区和锗区之间以及同一区不同器件区域之间制作隔离绝缘墙；在nMOSFET结构上以及锗层的台面上进行源、栅和漏工艺，完成CMOS的制备。

Description

硅基高迁移率沟道CMOS的制备方法

技术领域

本发明设计微电子器件领域，特别是指一种硅基高迁移率沟道CMOS的制备方法，其是将III-V/Ge高迁移沟道结构集成在硅衬底上，来获得集成nMOSFET和pMOSFET的硅基CMOS反相器。

背景技术

Intel公司基于22nm特征尺寸和立体三栅晶体管工艺(3D Tri-gateTransistor Technology)处理器已经在2011年发布，并在2012年在中国上市；Intel下一代14nm工艺线已经在建设，并且计划于2014年量产；从2015年开始，Intel计划进入10nm以下节点。然而，随着集成电路技术发展到22纳米技术节点及以下时，硅集成电路技术在速度、功耗、集成度、可靠性等方面将受到一系列基本物理问题和工艺技术问题的限制，并且昂贵的生产线建设和制造成本使集成电路产业面临巨大的投资风险，传统的硅CMOS技术采用“缩小尺寸”来实现更小、更快、更廉价的逻辑与存储器件的发展模式已经难以持续。因此，国际半导体产业技术发展蓝图(ITRS)清楚地指出，“后22纳米”CMOS技术将采用全新的材料、器件结构和集成技术，集成电路技术将在“后22纳米”时代面临重大技术跨越及转型。

III-V族化合物半导体的电子迁移率远大于硅(GaAs、InAs材料的电子迁移率分别可达到9000cm²V^-1·s^-1、40000cm²V^-1·s^-1，而硅的只有1300cm²V^-1·s^-1)，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料；同时锗的空穴迁移率(1800cm²V^-1·s^-1)也大于硅(500cm²V^-1·s^-1)。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料以及锗材料代替应变硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究已成为近期全球微电子领域的前言和热点。

在Si衬底上外延高质量的III-V族半导体材料以及锗材料是制备大面积低成本Si基高迁移率CMOS器件的前提。硅基锗材料的外延和器件的研究一直是微电子和光电子的一个重点，采用超高真空化学气相外延(UHVCVD)可以获得高质量平整表面的锗层。另一方面，GaAs是研究较为成熟的III-V族半导体材料，但是进行硅基GaAs的外延时会遇到很多问题。Si和GaAs的晶格失配较大(4.1％)，热失配较大(Si和GaAs的热膨胀系数分别为2.59×10^-6K^-1，5.75×10^-6K^-1)，因此在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。国际上Si基III-V族半导体材料的生长一般通过锗层来过渡，然后以MOCVD控制GaAs层的生长来实现高质量的III-V族层。

但是将锗材料和III-V化合物半导体材料集成在同一个硅衬底上并且实现CMOS功能的工艺方案并未实现。目前，唯一接近目标的是将InGaAs沟道通过键合到锗衬底上实现了同时集成nMOSFET和pMOSFET的原型锗基CMOS器件(M.Yokoyama et al，Appl.Phys.Express5，076501，2012)。解决III-V族N型沟道和锗P型沟道的另外一个方案是采用硅基选区外延的办法，但是选区外延获得的III-V或者锗材料的质量均不理想(尺寸微米级别)，该方案实现的可能性有待考察；同时极小尺寸选区外延通过高的深宽比限制(aspect ratio trapping，ART)近年来获得很大的关注(C.-W.Hsu et al，Appl.Phys.Lett.99，1331152011)，但是通过该方案获得硅基高迁移率N、P沟道的集成尚未实现。

本方法中采用超高真空化学气相沉积从硅衬底过渡到锗层，通过底层锗的弛豫来消除4％的应变，由于砷化镓与锗的晶格失配只有800ppm，从锗层到砷化镓，避免了失配位错的产生，采用高低温砷化镓层的配合来解决反向畴的问题。然后通过抛光获得了粗糙度小于0.5nm的平整砷化镓表面。同时为了达到隔断电荷的目的，加入了半绝缘层InGaP，来解决高速微电子器件的寄生电容效应。另外，为了使高迁移率的III-V族半导体与锗区集成在硅衬底上，采用了选区刻蚀的方法；然后通过源漏栅工艺，最终实现高迁移率InGaAs的N型沟道和锗的P型沟道的硅基集成。

发明内容

本发明的目的在于，提供一种硅基高迁移率沟道CMOS的制备方法，其可将III-V/Ge高迁移沟道集成在硅衬底上，来获得高迁移率沟道的nMOSFET和pMOSFET集成的CMOS反相器。

本发明提供一种硅基高迁移率沟道CMOS的制备方法，包括以下步骤：

步骤1：在硅衬底上采用UHVCVD设备生长锗层；

步骤2：将生长了锗层的硅衬底放入MOCVD反应室中，进行第一次退火；

步骤3：在锗层上依次生长低温砷化镓成核层和高温砷化镓层，形成样品；

步骤4：将样品进行抛光，同时清洗MOCVD反应室和样品舟；

步骤5：再将样品放入MOCVD反应室，进行第二次退火；

步骤6：在高温砷化镓层上生长砷化镓缓冲层和InGaP半绝缘层；

步骤7：在InGaP半绝缘层上生长nMOSFET结构；

步骤8：在nMOSFET结构上采用PECVD技术生长二氧化硅层；

步骤9：从二氧化硅层的上表面选区向下刻蚀，刻蚀深度到达锗层内，形成台面，未刻蚀的区域为III-V族区，台面部分为锗区；

步骤10：在III-V族区和锗区之间以及同一区不同器件区域之间制作隔离绝缘墙；

步骤11：在nMOSFET结构上以及锗层的台面上进行源、栅和漏工艺，完成CMOS的制备。

本发明的特点是：

1、利用锗层实现硅衬底到III-V族化合物半导体的过渡，并且锗层作为p沟道；

2、抛光实现了平整的III-V族化合物半导体层；

3、半绝缘层实现了nMOSFET和衬底电荷隔断；

4、选区刻蚀实现了同一硅衬底上高迁移率nMOSFET和pMOSFET的集成。

附图说明

为进一步说明本发明的具体技术内容，以下结合实例及附图对本发明坐进一步描述，其中：

图1是本发明的制备流程图；

图2是外延nMOSFET结构后的示意图；

图3是以二氧化硅层做掩蔽进行ICP选区刻蚀后的结构示意图；

图4是制作隔离绝缘墙后的示意图；

图5是完成源、漏、栅工艺后的CMOS反相器结构示意图。

具体实施方式

请参阅图1所示，本发明提供本发明提供一种硅基高迁移率沟道CMOS的制备方法，包括以下步骤：

步骤1：在硅衬底1上采用UHVCVD设备生长锗层2。其中，硅衬底1为偏[011]方向4°的(100)衬底，尺寸可以为2英寸至12英寸，取决于各工艺设备的加工尺寸。

步骤2：将生长了锗层2的硅衬底1放入MOCVD反应室中，进行第一次退火。其中，第一次退火的温度在700℃以上，退火时间在20分钟至30分钟，第二次退火温度与高温砷化镓层、砷化镓缓冲层、InGaP半绝缘层和nMOSFET结构7的生长温度相同，在630℃至660℃之间，退火时间为10分钟至20分钟，两次退火均在砷烷保护下进行。

步骤3：在锗层2上依次生长低温砷化镓成核层3和高温砷化镓层4，形成样品；其中高温砷化镓层和砷化镓缓冲层的生长条件相同：生长速率为0.4nm/s至0.6nm/s，V/III为40至60；厚度范围分别为300nm至400nm、100nm至200nm。

步骤4：将样品进行抛光，同时清洗MOCVD反应室和样品舟。其中抛光不同于砷化镓衬底的抛光，属于外延层抛光，去除砷化镓厚度小于100nm，抛光后达到的粗糙度小于0.5nm；抛光后需要进行砷化镓衬底标准清洗工艺，包括去除颗粒金属杂质、有机物、氧化物。

步骤5：再将样品放入MOCVD反应室，进行第二次退火；

步骤6：在高温砷化镓层4上生长砷化镓缓冲层5和InGaP半绝缘层6。生长半绝缘InGaP层6与锗层2是晶格匹配的，其生长速率是0.1nm/s-0.25nm/s，V/III为75-125，并通过掺铁来实现InGaP的半绝缘特性。

步骤7：在InGaP半绝缘层6上生长nMOSFET结构7(参阅图2)；其中，nMOSFET结构7的生长顺序依次包括：Al_0.3Ga_0.7As势垒层71、In_0.25Ga_0.75As沟道层72、In_0.49Ga_0.51P刻蚀停止层73和GaAs掺杂接触层74；在Al_0.3Ga_0.7As势垒层71中靠近In_0.25Ga_0.75As沟道层72处进行硅的delta掺杂，掺杂水平为2-4×10¹²cm^-2。

步骤8：在nMOSFET结构7上采用PECVD技术生长二氧化硅层8。

步骤9：从二氧化硅层8的上表面选区向下刻蚀，刻蚀深度到达锗层2内，形成台面21，未刻蚀的区域为III-V族区，台面部分为锗区(参阅图3)；台面21与锗层2的上表面的高度差为50nm至100nm；选择性刻蚀是周期性的，图3是一个周期的结构示意图。该步骤的光刻和刻蚀决定了III-V区和锗区对应的器件的大小。

步骤10：在III-V族区和锗区之间以及同一区不同器件区域之间制作隔离绝缘墙9(参阅图4)。该隔离绝缘墙9隔离开III-V族和锗区的电荷，同时隔离同一区不同器件的电荷流动。

骤11：在nMOSFET结构7上以及锗层2的台面21上进行源、栅和漏工艺(参阅图5)，完成CMOS的制备。

以上所述，仅为本发明中的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可轻易想到的变换或替换，都应涵盖在本发明的包含范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (9)

1.一种硅基高迁移率沟道CMOS的制备方法，包括以下步骤：

步骤1：在硅衬底上采用UHVCVD设备生长锗层；

步骤2：将生长了锗层的硅衬底放入MOCVD反应室中，进行第一次退火；

步骤3：在锗层上依次生长低温砷化镓成核层和高温砷化镓层，形成样品；

步骤4：将样品进行抛光，同时清洗MOCVD反应室和样品舟；

步骤5：再将样品放入MOCVD反应室，进行第二次退火；

步骤6：在高温砷化镓层上生长砷化镓缓冲层和InGaP半绝缘层；

步骤7：在InGaP半绝缘层上生长nMOSFET结构；

步骤8：在nMOSFET结构上采用PECVD技术生长二氧化硅层；

步骤9：从二氧化硅层的上表面选区向下刻蚀，刻蚀深度到达锗层内，形成台面，未刻蚀的区域为III-V族区，台面部分为锗区；

步骤10：在III-V族区和锗区之间以及同一区不同器件区域之间制作隔离绝缘墙；

步骤11：在nMOSFET结构上以及锗层的台面上进行源、栅和漏工艺，完成CMOS的制备。

2.根据权利要求1所述的硅基高迁移率沟道CMOS的制备方法，其中硅衬底为偏[011]方向4°的(100)衬底，尺寸可以为2英寸至12英寸。

3.根据权利要求1所述的硅基高迁移率沟道CMOS的制备方法，其中第一次退火的温度在700℃以上，退火时间在20分钟至30分钟，第二次退火温度与高温砷化镓层、砷化镓缓冲层、InGaP半绝缘层和nMOSFET结构的生长温度相同，在630℃至660℃之间，退火时间为10分钟至20分钟，两次退火均在砷烷保护下进行。

4.根据权利要求1所述的硅基高迁移率沟道CMOS的制备方法，其中高温砷化镓层和砷化镓缓冲层的生长条件相同：生长速率为0.4nm/s至0.6nm/s，V/III为40至60；厚度范围分别为300nm至400nm、100nm至200nm。

5.根据权利要求1所述的硅基高迁移率沟道CMOS的制备方法，其中抛光去除砷化镓厚度小于100nm，抛光后达到的粗糙度小于0.5nm。

6.根据权利要求1所述的硅基高迁移率沟道CMOS的制备方法，其中生长半绝缘InGaP层与锗层是晶格匹配的，其生长速率是0.1nm/s-0.25nm/s，V/III为75-125。

7.根据权利要求1所述的硅基高迁移率沟道CMOS的制备方法，其中nMOSFET结构7的生长顺序依次包括：Al_0.3Ga_0.7As势垒层71、In_0.25Ga0.75As沟道层72、In_0.49Ga_0.51P刻蚀停止层73和GaAs掺杂接触层74。

8.根据权利要求7所述的硅基高迁移率沟道CMOS的制备方法，其中在Al_0.3Ga0.7As势垒层71中进行硅的delta掺杂。

9.根据权利要求1所述的硅基高迁移率沟道CMOS的制备方法，其中台面21与锗层2的上表面的高度差为50nm至100nm。

Images