JPH07249579A - 化合物半導体層の形成方法 - Google Patents
化合物半導体層の形成方法Info
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- JPH07249579A JPH07249579A JP3995294A JP3995294A JPH07249579A JP H07249579 A JPH07249579 A JP H07249579A JP 3995294 A JP3995294 A JP 3995294A JP 3995294 A JP3995294 A JP 3995294A JP H07249579 A JPH07249579 A JP H07249579A
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Abstract
(57)【要約】
【目的】 多層構造における組成の異なる化合物半導体
層の不純物濃度に変化をきたすことなく、転位が少ない
化合物半導体層の形成方法を提供する。 【構成】 シリコン基板１上に第１の化合物半導体層２
を形成し、酸化シリコン膜３を成膜後パターニングし
て、素子形成領域の酸化シリコン膜を除去し、アニール
を行って、第２の化合物半導体層４を形成する化合物半
導体層の形成方法。
層の不純物濃度に変化をきたすことなく、転位が少ない
化合物半導体層の形成方法を提供する。 【構成】 シリコン基板１上に第１の化合物半導体層２
を形成し、酸化シリコン膜３を成膜後パターニングし
て、素子形成領域の酸化シリコン膜を除去し、アニール
を行って、第２の化合物半導体層４を形成する化合物半
導体層の形成方法。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン基板上への化
合物半導体層の形成方法に関し、特に、多層構造の化合
物半導体層の形成方法に関する。
合物半導体層の形成方法に関し、特に、多層構造の化合
物半導体層の形成方法に関する。
【０００２】
【従来の技術】化合物半導体基板は、その上に形成され
る素子の性能が優れ、高速動作や高周波域での動作が可
能なこと、また、発光デバイスへの利用など、その需要
が多くなっている。しかし化合物半導体単体での基板
は、６〜８インチさらには１２インチといった大口径化
が達成されているシリコン基板と比較し、その大きさが
未だ３〜４インチ程度と小さく、その上に形成されるデ
バイスの量産性に欠けるものである。
る素子の性能が優れ、高速動作や高周波域での動作が可
能なこと、また、発光デバイスへの利用など、その需要
が多くなっている。しかし化合物半導体単体での基板
は、６〜８インチさらには１２インチといった大口径化
が達成されているシリコン基板と比較し、その大きさが
未だ３〜４インチ程度と小さく、その上に形成されるデ
バイスの量産性に欠けるものである。
【０００３】そこで、注目されているのが、シリコン基
板上に、エピタキシャル成長法によって化合物半導体層
を成長させた化合物半導体基板である。このようにシリ
コン基板上に化合物半導体をエピタキシャル成長される
ことでその大口径化を行うことが可能となる。
板上に、エピタキシャル成長法によって化合物半導体層
を成長させた化合物半導体基板である。このようにシリ
コン基板上に化合物半導体をエピタキシャル成長される
ことでその大口径化を行うことが可能となる。
【０００４】しかしながら、シリコン単結晶基板上に化
合物半導体層を成長させた化合物半導体層は、通常、転
位密度１０8 ｃｍ-2程度の高い転位欠陥が存在する。こ
の転位欠陥は、この化合物半導体層に形成されるデバイ
スの各素子に悪影響を与えるため、このように高い転位
密度のある化合物半導体基板をそのまま使用することは
できない。この転位欠陥は貫通転位などと称され、シリ
コン単結晶と化合物半導体との格子定数の違い、および
熱膨張係数の不整合によって発生する。
合物半導体層を成長させた化合物半導体層は、通常、転
位密度１０8 ｃｍ-2程度の高い転位欠陥が存在する。こ
の転位欠陥は、この化合物半導体層に形成されるデバイ
スの各素子に悪影響を与えるため、このように高い転位
密度のある化合物半導体基板をそのまま使用することは
できない。この転位欠陥は貫通転位などと称され、シリ
コン単結晶と化合物半導体との格子定数の違い、および
熱膨張係数の不整合によって発生する。
【０００５】化合物半導体を用いるデバイスでは、化合
物半導体層上に、さらに化合物半導体を積層したものが
多く、例えば高移動度トランジスタ（ＨＥＭＴ：high e
lectron mobilty transistorと称する）や、発光デバイ
スなどは、複数の組成の異なる化合物半導体を積層して
いるが、最下層のシリコン面にエピタキシャル成長させ
た化合物半導体層に転位がある場合には、その最下層の
化合物半導体層の転位がそのまま積層された上の層の化
合物半導体層にも転写されてしまい、デバイスの特性悪
化に繋がっている。
物半導体層上に、さらに化合物半導体を積層したものが
多く、例えば高移動度トランジスタ（ＨＥＭＴ：high e
lectron mobilty transistorと称する）や、発光デバイ
スなどは、複数の組成の異なる化合物半導体を積層して
いるが、最下層のシリコン面にエピタキシャル成長させ
た化合物半導体層に転位がある場合には、その最下層の
化合物半導体層の転位がそのまま積層された上の層の化
合物半導体層にも転写されてしまい、デバイスの特性悪
化に繋がっている。
【０００６】そこで、化合物半導体層の転位密度を少な
くするための様々な方法が開発されており、例えば、第
５３回応用物理学会学術講演会予稿集１８ｐ−ＺＧ−１
（１９９２年９月１６日発行）には、デバイスとしての
素子形成を行うＧａＡｓ層を形成後、ＳｉＯ2 をストラ
イプ状に成膜して、９００℃でアニールすることによ
り、ＳｉＯ2 パターンの境界部分に転位を集中させるこ
とが開示されている。この方法によれば、ＳｉＯ2 のパ
ターニングに際して、素子形成領域を除く部分にＳｉＯ
2 を形成することにより、少なくとも素子形成領域にお
ける転位を減少させることができることを示唆したもの
である。
くするための様々な方法が開発されており、例えば、第
５３回応用物理学会学術講演会予稿集１８ｐ−ＺＧ−１
（１９９２年９月１６日発行）には、デバイスとしての
素子形成を行うＧａＡｓ層を形成後、ＳｉＯ2 をストラ
イプ状に成膜して、９００℃でアニールすることによ
り、ＳｉＯ2 パターンの境界部分に転位を集中させるこ
とが開示されている。この方法によれば、ＳｉＯ2 のパ
ターニングに際して、素子形成領域を除く部分にＳｉＯ
2 を形成することにより、少なくとも素子形成領域にお
ける転位を減少させることができることを示唆したもの
である。
【０００７】
【発明が解決しようとする課題】このような方法を多層
構造のデバイスを作成するために用いた場合、例えば図
３に示すようなＨＥＭＴデバイスの場合には、シリコン
基板上１に、複数の組成の異なる化合物半導体層とし
て、ＧａＡｓ１０およびＡｌＧａＡｓ１１を形成した
後、ＳｉＯ2 １２を成膜、パターニングして、９００℃
のアニールを行うこととなる。（図示する場合には電極
部分を除く） しかしながら、このような多層構造のデバイスを作成す
るにあたっては、その層間の不純物濃度の濃度差が急峻
であることが必要であり、多層構造（ＧａＡｓ１１とＡ
ｌＧａＡｓ１２）形成後、９００℃という高い温度でア
ニールすると、各層間で不純物の拡散が生じてしまい、
デバイスとして、例えば図示したようなＨＥＭＴデバイ
ス自体が成り立たなくなってしまうといった問題があ
る。
構造のデバイスを作成するために用いた場合、例えば図
３に示すようなＨＥＭＴデバイスの場合には、シリコン
基板上１に、複数の組成の異なる化合物半導体層とし
て、ＧａＡｓ１０およびＡｌＧａＡｓ１１を形成した
後、ＳｉＯ2 １２を成膜、パターニングして、９００℃
のアニールを行うこととなる。（図示する場合には電極
部分を除く） しかしながら、このような多層構造のデバイスを作成す
るにあたっては、その層間の不純物濃度の濃度差が急峻
であることが必要であり、多層構造（ＧａＡｓ１１とＡ
ｌＧａＡｓ１２）形成後、９００℃という高い温度でア
ニールすると、各層間で不純物の拡散が生じてしまい、
デバイスとして、例えば図示したようなＨＥＭＴデバイ
ス自体が成り立たなくなってしまうといった問題があ
る。
【０００８】そこで、本発明の目的は、化合物半導体
層、特に多層構造の化合物半導体層を形成する際に、転
位が少なく、かつ多層構造における組成の異なる化合物
半導体層の不純物濃度に変化をきたすことのない化合物
半導体層の形成方法を提供することである。
層、特に多層構造の化合物半導体層を形成する際に、転
位が少なく、かつ多層構造における組成の異なる化合物
半導体層の不純物濃度に変化をきたすことのない化合物
半導体層の形成方法を提供することである。
【０００９】
【課題を解決するための手段】上記目的を解決するため
の本発明は、シリコン基板上に、厚さ１〜３μｍの第１
の化合物半導体層をエピタキシャル成長させる工程と、
該第１の化合物半導体層上に、前記シリコン基板および
該第１の化合物半導体層と熱膨張係数の異なる膜を成膜
する工程と、該膜をパターニングし、前記第１の化合物
半導体層上の素子形成領域部分の該膜を除去する工程
と、前記第１の化合物半導体層上にパターニングされた
前記膜を有する前記シリコン基板を８００〜９００℃
で、５〜１０分アニールする工程と、該アニール工程終
了後、前記第１の化合物半導体層の前記素子形成領域上
に第２の化合物半導体層をエピタキシャル成長させる工
程と、を有することを特徴とする化合物半導体層の形成
方法である。
の本発明は、シリコン基板上に、厚さ１〜３μｍの第１
の化合物半導体層をエピタキシャル成長させる工程と、
該第１の化合物半導体層上に、前記シリコン基板および
該第１の化合物半導体層と熱膨張係数の異なる膜を成膜
する工程と、該膜をパターニングし、前記第１の化合物
半導体層上の素子形成領域部分の該膜を除去する工程
と、前記第１の化合物半導体層上にパターニングされた
前記膜を有する前記シリコン基板を８００〜９００℃
で、５〜１０分アニールする工程と、該アニール工程終
了後、前記第１の化合物半導体層の前記素子形成領域上
に第２の化合物半導体層をエピタキシャル成長させる工
程と、を有することを特徴とする化合物半導体層の形成
方法である。
【００１０】また本発明は、前記第２の化合物半導体層
の上に、さらに複数の化合物半導体層をエピタキシャル
成長させたことを特徴とする化合物半導体層の形成方法
である。
の上に、さらに複数の化合物半導体層をエピタキシャル
成長させたことを特徴とする化合物半導体層の形成方法
である。
【００１１】
【作用】上述のように構成された本発明は、シリコン基
板上に、まず第１の化合物半導体層をエピタキシャル成
長させ、この第１の化合物半導体層上にシリコン基板お
よび第１の化合物半導体層と熱膨張係数の異なる膜を成
膜し、パターニングして素子形成領域となる部分の膜を
除去し、８００〜９００℃で、５〜１０分のアニールを
行うことにより、第１の化合物半導体層の転位をパター
ニングした膜の境界部分に集中させて、素子形成領域の
転位密度を低減する。その後、第２の化合物半導体層を
エピタキシャル成長させることで、素子形成領域の第１
および第２の化合物半導体層には転位の少ないものが得
られる。
板上に、まず第１の化合物半導体層をエピタキシャル成
長させ、この第１の化合物半導体層上にシリコン基板お
よび第１の化合物半導体層と熱膨張係数の異なる膜を成
膜し、パターニングして素子形成領域となる部分の膜を
除去し、８００〜９００℃で、５〜１０分のアニールを
行うことにより、第１の化合物半導体層の転位をパター
ニングした膜の境界部分に集中させて、素子形成領域の
転位密度を低減する。その後、第２の化合物半導体層を
エピタキシャル成長させることで、素子形成領域の第１
および第２の化合物半導体層には転位の少ないものが得
られる。
【００１２】また、第２化合物半導体層上に、さらに複
数の化合物半導体層をエピタキシャル成長させること
で、２層以上の多層化合物半導体層においても各層に転
位の少ないものが得られる。
数の化合物半導体層をエピタキシャル成長させること
で、２層以上の多層化合物半導体層においても各層に転
位の少ないものが得られる。
【００１３】
【実施例】以下、添付した図面を参照して本発明を適応
した一実施例を説明する。
した一実施例を説明する。
【００１４】本実施例は、ＨＥＭＴを形成するための化
合物半導体層の形成方法である。まず、シリコン基板１
として、（１００）面の［０１１］方向に３゜オフした
ものを使用し、このシリコン基板１上に、図１ａに示す
ように、アンドープのＧａＡｓ層２を第１の化合物半導
体層としてエピタキシャル成長させる。このＧａＡｓ層
２のエピタキシャル成長は、ＭＯＣＶＤ法により、４０
０℃でシリコン基板１上に原料のトリメチルガリウムお
よびアルシンを導入して多結晶ＧａＡｓを成長させ、実
際の成長温度の６５０℃にてＧａＡｓの単結晶を成長さ
せる（二段階成長）。そして原料の供給を停止し、アニ
ール温度８５０℃以上で５分間アニールし、４００℃ま
で温度を下げる、この操作を４回繰り返す（サーマルサ
イクルアニール）。このようにして形成したＧａＡｓ層
２の転位密度は、約１０6 個／ｃｍ2 程度存在する。な
お、ＧａＡｓ層２の厚さは、２〜３μｍ程度が好まし
く、下限の２μｍより薄い場合には、その成長方法によ
って、結晶性のよい化合物半導体層が得られるのであれ
ば、特に問題はない。一方、上限は、シリコン上に形成
できるエピタキシャル成長膜の厚さが、現状の技術では
４μｍ程度までで、それより厚いエピタキシャル成長膜
では結晶性が悪くなるので、この第１の化合物半導体層
の厚さとしては、この上にさらに化合物半導体層を積層
することを考慮すると３μｍ程度の厚さが限界となる。
本実施例では２μｍとした。
合物半導体層の形成方法である。まず、シリコン基板１
として、（１００）面の［０１１］方向に３゜オフした
ものを使用し、このシリコン基板１上に、図１ａに示す
ように、アンドープのＧａＡｓ層２を第１の化合物半導
体層としてエピタキシャル成長させる。このＧａＡｓ層
２のエピタキシャル成長は、ＭＯＣＶＤ法により、４０
０℃でシリコン基板１上に原料のトリメチルガリウムお
よびアルシンを導入して多結晶ＧａＡｓを成長させ、実
際の成長温度の６５０℃にてＧａＡｓの単結晶を成長さ
せる（二段階成長）。そして原料の供給を停止し、アニ
ール温度８５０℃以上で５分間アニールし、４００℃ま
で温度を下げる、この操作を４回繰り返す（サーマルサ
イクルアニール）。このようにして形成したＧａＡｓ層
２の転位密度は、約１０6 個／ｃｍ2 程度存在する。な
お、ＧａＡｓ層２の厚さは、２〜３μｍ程度が好まし
く、下限の２μｍより薄い場合には、その成長方法によ
って、結晶性のよい化合物半導体層が得られるのであれ
ば、特に問題はない。一方、上限は、シリコン上に形成
できるエピタキシャル成長膜の厚さが、現状の技術では
４μｍ程度までで、それより厚いエピタキシャル成長膜
では結晶性が悪くなるので、この第１の化合物半導体層
の厚さとしては、この上にさらに化合物半導体層を積層
することを考慮すると３μｍ程度の厚さが限界となる。
本実施例では２μｍとした。
【００１５】次に、図１ｂに示すように、ＧａＡｓ層２
の上に、酸化シリコン膜（ＳｉＯ2）３をＣＶＤ法によ
り、厚さ５００〜２０００Å程度成膜する。
の上に、酸化シリコン膜（ＳｉＯ2）３をＣＶＤ法によ
り、厚さ５００〜２０００Å程度成膜する。
【００１６】次に、図１ｃおよび図２に示すように、レ
ジスト塗布、フォトリソグラフィーおよび酸化シリコン
のエッチングにより、素子形成領域５の酸化シリコン膜
３を除去し、素子を形成しない部分にのみ酸化シリコン
膜３を残しておく、例えば、スクライブライン（ダイシ
ングライン）部分やフィールド部分など素子形成されな
い部分に酸化シリコン膜３を残す。図２に示したもの
は、スクライブライン（ダイシングライン）部分に酸化
シリコン膜３を残した場合の平面図である。
ジスト塗布、フォトリソグラフィーおよび酸化シリコン
のエッチングにより、素子形成領域５の酸化シリコン膜
３を除去し、素子を形成しない部分にのみ酸化シリコン
膜３を残しておく、例えば、スクライブライン（ダイシ
ングライン）部分やフィールド部分など素子形成されな
い部分に酸化シリコン膜３を残す。図２に示したもの
は、スクライブライン（ダイシングライン）部分に酸化
シリコン膜３を残した場合の平面図である。
【００１７】次に、このＧａＡｓ層２および酸化シリコ
ン膜３を形成した基板１を、９００℃１０分のアニール
行った。アニールの際の雰囲気ガスは、ＡｓＨ3 を用い
た。アニール温度は、８００〜９００℃程度とするのが
好ましく、８００℃未満の場合には、温度が低すぎて、
転位の移動が起こらず素子形成領域５における転位密度
を低減させることができない。一方、９００℃を越える
と、すでに形成したＧａＡｓ層２の結晶性が悪くなる。
また、アニール時間は、５〜１０分程度とすることが好
ましく、５分未満であると転位の軽減効果が十分得られ
ない。また、１０分を越えてアニールを行っても、転位
の低減効果より大きくなることはなく、ＧａＡｓ層２の
結晶性の悪化やプロセス時間が長くなり好ましくない。
ン膜３を形成した基板１を、９００℃１０分のアニール
行った。アニールの際の雰囲気ガスは、ＡｓＨ3 を用い
た。アニール温度は、８００〜９００℃程度とするのが
好ましく、８００℃未満の場合には、温度が低すぎて、
転位の移動が起こらず素子形成領域５における転位密度
を低減させることができない。一方、９００℃を越える
と、すでに形成したＧａＡｓ層２の結晶性が悪くなる。
また、アニール時間は、５〜１０分程度とすることが好
ましく、５分未満であると転位の軽減効果が十分得られ
ない。また、１０分を越えてアニールを行っても、転位
の低減効果より大きくなることはなく、ＧａＡｓ層２の
結晶性の悪化やプロセス時間が長くなり好ましくない。
【００１８】このアニールによりＧａＡｓ層２の素子形
成領域５におけるの転位がパターニングした酸化シリコ
ン膜３の境界部分に集中し、素子形成領域５の転位密度
が約１０5 個／ｃｍ2 となる。
成領域５におけるの転位がパターニングした酸化シリコ
ン膜３の境界部分に集中し、素子形成領域５の転位密度
が約１０5 個／ｃｍ2 となる。
【００１９】次に、このＧａＡｓ層２の素子形成領域
５、すなわち、ＧａＡｓ層２表面が露出した部分に、図
１ｄに示すように、第２の化合物半導体層として、シリ
コン（Ｓｉ）を不純物としてドープしたＡｌＧａＡｓ層
４を厚さ２μｍエピタキシャル成長させる。エピタキシ
ャル成長には、４００℃でシリコン基板１上に原料のト
リメチルガリウム、トリメチルアルミニウムおよびアル
シンを導入して多結晶ＡｌＧａＡｓを成長させ、実際の
成長温度の６５０℃にて、Ｓｉを不純物導入しながらＡ
ｌＧａＡｓの単結晶を成長させる（二段階成長）。そし
て原料および不純物の供給を停止し、アニール温度８５
０℃以上で５分間アニールし、４００℃まで温度を下げ
る、この操作を４回繰り返す（サーマルサイクルアニー
ル）。
５、すなわち、ＧａＡｓ層２表面が露出した部分に、図
１ｄに示すように、第２の化合物半導体層として、シリ
コン（Ｓｉ）を不純物としてドープしたＡｌＧａＡｓ層
４を厚さ２μｍエピタキシャル成長させる。エピタキシ
ャル成長には、４００℃でシリコン基板１上に原料のト
リメチルガリウム、トリメチルアルミニウムおよびアル
シンを導入して多結晶ＡｌＧａＡｓを成長させ、実際の
成長温度の６５０℃にて、Ｓｉを不純物導入しながらＡ
ｌＧａＡｓの単結晶を成長させる（二段階成長）。そし
て原料および不純物の供給を停止し、アニール温度８５
０℃以上で５分間アニールし、４００℃まで温度を下げ
る、この操作を４回繰り返す（サーマルサイクルアニー
ル）。
【００２０】これにより、不純物濃度が１×１０18原子
個／ｃｍ3 程度のＡｌＧａＡｓ層４が形成される。この
ＡｌＧａＡｓ層４の転位密度は、前記のようにして転位
密度を低減させたＧａＡｓ層２上に形成されているた
め、ほぼ１０5 個／ｃｍ2 程度と、転位の少ないものが
形成された。また、本発明を適応したことにより、Ｇａ
Ａｓ層２とＡｌＧａＡｓ層４との界面での不純物濃度の
差は、ＡｌＧａＡｓ層４形成後にアニールを行っていな
いため、急峻な濃度差が保たれた状態を維持したままと
なっている。
個／ｃｍ3 程度のＡｌＧａＡｓ層４が形成される。この
ＡｌＧａＡｓ層４の転位密度は、前記のようにして転位
密度を低減させたＧａＡｓ層２上に形成されているた
め、ほぼ１０5 個／ｃｍ2 程度と、転位の少ないものが
形成された。また、本発明を適応したことにより、Ｇａ
Ａｓ層２とＡｌＧａＡｓ層４との界面での不純物濃度の
差は、ＡｌＧａＡｓ層４形成後にアニールを行っていな
いため、急峻な濃度差が保たれた状態を維持したままと
なっている。
【００２１】ここで、ＧａＡｓ層２の素子形成領域５に
おける転位密度減少の理由を説明する。ＧａＡｓ層２上
に形成された酸化シリコン膜は、パターニングにより、
その全面にではなく部分的に形成されており、アニール
した際には、酸化シリコン膜３とＧａＡｓ層２およびシ
リコン基板１との熱膨脹係数の違いから応力が生じる。
この応力は酸化シリコン膜２の在る部分に加わり、酸化
シリコン膜２のない部分とで、シリコン基板１とＧａＡ
ｓ層２に加わる力に差が生じ、酸化シリコン膜２の境界
部分端部で、ＧａＡｓ層２にわずかながら歪み部分が生
じる。このため、この基板１をアニールすることで、Ｇ
ａＡｓ層２内の転位が移動、会合し、歪みの生じている
部分に捕獲され集中して、歪みのない部分では転位が減
少するためである。
おける転位密度減少の理由を説明する。ＧａＡｓ層２上
に形成された酸化シリコン膜は、パターニングにより、
その全面にではなく部分的に形成されており、アニール
した際には、酸化シリコン膜３とＧａＡｓ層２およびシ
リコン基板１との熱膨脹係数の違いから応力が生じる。
この応力は酸化シリコン膜２の在る部分に加わり、酸化
シリコン膜２のない部分とで、シリコン基板１とＧａＡ
ｓ層２に加わる力に差が生じ、酸化シリコン膜２の境界
部分端部で、ＧａＡｓ層２にわずかながら歪み部分が生
じる。このため、この基板１をアニールすることで、Ｇ
ａＡｓ層２内の転位が移動、会合し、歪みの生じている
部分に捕獲され集中して、歪みのない部分では転位が減
少するためである。
【００２２】以上のようにして形成したＧａＡｓ層２お
よびＡｌＧａＡｓ層４の素子形成領域５、本実施例にお
いては素子を形成するためのチップとなる部分の転位密
度が減少するため、ＨＥＭＴデバイスとして良好な特性
が得られる。
よびＡｌＧａＡｓ層４の素子形成領域５、本実施例にお
いては素子を形成するためのチップとなる部分の転位密
度が減少するため、ＨＥＭＴデバイスとして良好な特性
が得られる。
【００２３】なお、上記実施例においては、シリコン基
板上に形成する化合物半導体層として、ＧａＡｓをエピ
タキシャル成長させたが、本発明においては、ＧａＡｓ
の他に、第１の化合物半導体層として、例えばＩｎＰ、
ＡｌＧａＡｓ、ＩｎＧａＡｓなどを形成することが可能
である。また、この第１の化合物半導体層の素子形成領
域に形成する第２の化合物半導体層としては、本実施例
によるＡｌＧａＡｓの他に、例えばＩｎＰ、ＧａＡｓ、
ＩｎＧａＡｓなどを形成することが可能であり、この第
１の化合物半導体層と第２の化合物半導体層の組み合わ
せは、ＨＥＭＴの場合には、前記実施例のようにＧａＡ
ｓの上にＡｌＧａＡｓの他に、ＩｎＧａＡｓの上にＡｌ
ＧａＡｓなどが多く用いられており、ＭＥＳＦＥＴで
は、ＧａＡｓの上にＧａＡｓおよびＡｌＧａＡｓの上に
ＧａＡｓといった組み合わせのものが多く、これらにつ
いても本発明を適応することが可能である。さらに、発
光デバイス（発光ダイオードや半導体レーザなど）の場
合には、ＧａＡｓの上に、ＧａＡｓ、またはＩｎＰ、Ａ
ｌＧａＡｓ、ＩｎＧａＡｓのいずれかを複数、順次積層
されたものが多く、このように２層以上積層した化合物
半導体層についても本発明が好適に適応され、２層目以
上の層でも転位密度の少ないものが得られる。また、シ
リコン基板および第１の化合物半導体層と熱膨張係数が
異なる膜としては、上記実施例の酸化シリコン膜の他
に、窒化シリコン膜、スピンオングラス、などを好適に
用いることが可能である。
板上に形成する化合物半導体層として、ＧａＡｓをエピ
タキシャル成長させたが、本発明においては、ＧａＡｓ
の他に、第１の化合物半導体層として、例えばＩｎＰ、
ＡｌＧａＡｓ、ＩｎＧａＡｓなどを形成することが可能
である。また、この第１の化合物半導体層の素子形成領
域に形成する第２の化合物半導体層としては、本実施例
によるＡｌＧａＡｓの他に、例えばＩｎＰ、ＧａＡｓ、
ＩｎＧａＡｓなどを形成することが可能であり、この第
１の化合物半導体層と第２の化合物半導体層の組み合わ
せは、ＨＥＭＴの場合には、前記実施例のようにＧａＡ
ｓの上にＡｌＧａＡｓの他に、ＩｎＧａＡｓの上にＡｌ
ＧａＡｓなどが多く用いられており、ＭＥＳＦＥＴで
は、ＧａＡｓの上にＧａＡｓおよびＡｌＧａＡｓの上に
ＧａＡｓといった組み合わせのものが多く、これらにつ
いても本発明を適応することが可能である。さらに、発
光デバイス（発光ダイオードや半導体レーザなど）の場
合には、ＧａＡｓの上に、ＧａＡｓ、またはＩｎＰ、Ａ
ｌＧａＡｓ、ＩｎＧａＡｓのいずれかを複数、順次積層
されたものが多く、このように２層以上積層した化合物
半導体層についても本発明が好適に適応され、２層目以
上の層でも転位密度の少ないものが得られる。また、シ
リコン基板および第１の化合物半導体層と熱膨張係数が
異なる膜としては、上記実施例の酸化シリコン膜の他
に、窒化シリコン膜、スピンオングラス、などを好適に
用いることが可能である。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
まず、シリコン基板上に設けた第１の化合物半導体層の
素子形成領域部分から転位を減少させ、そのうえに第２
の化合物半導体層をエピタキシャル成長させたため、多
層構造を有する積層された組成の異なる化合物半導体層
各層における不純物濃度の急峻な濃度差が保たれた状態
で、転位密度を減少させることが可能となり、デバイス
として良好な特性を有するものが得られる。
まず、シリコン基板上に設けた第１の化合物半導体層の
素子形成領域部分から転位を減少させ、そのうえに第２
の化合物半導体層をエピタキシャル成長させたため、多
層構造を有する積層された組成の異なる化合物半導体層
各層における不純物濃度の急峻な濃度差が保たれた状態
で、転位密度を減少させることが可能となり、デバイス
として良好な特性を有するものが得られる。
【図１】 本発明を適応したＨＥＭＴの化合物半導体層
形成方法を説明するための工程順断面図である。
形成方法を説明するための工程順断面図である。
【図２】 前記ＨＥＭＴ形成における酸化シリコン膜の
パターンを説明するための平面図である。
パターンを説明するための平面図である。
【図３】 従来の方法により形成したＨＥＭＴの断面図
である。
である。
１…シリコン基板、 ２…ＧａＡｓ層（第１の化合物半導体層）、 ３…酸化シリコン膜、 ４…ＡｌＧａＡｓ層（第２の化合物半導体層）、 ５…素子形成領域。
Claims (2)
- 【請求項１】 シリコン基板上に、厚さ１〜３μｍの第
１の化合物半導体層をエピタキシャル成長させる工程
と、 該第１の化合物半導体層上に、前記シリコン基板および
該第１の化合物半導体層と熱膨張係数の異なる膜を成膜
する工程と、 該膜をパターニングし、前記第１の化合物半導体層上の
素子形成領域部分の該膜を除去する工程と、 前記第１の化合物半導体層上にパターニングされた前記
膜を有する前記シリコン基板を８００〜９００℃で、５
〜１０分アニールする工程と、 該アニール工程終了後、前記第１の化合物半導体層の前
記素子形成領域上に第２の化合物半導体層をエピタキシ
ャル成長させる工程と、を有することを特徴とする化合
物半導体層の形成方法。 - 【請求項２】 前記第２の化合物半導体層の上に、さら
に複数の化合物半導体層をエピタキシャル成長させたこ
とを特徴とする請求項１に記載の化合物半導体層の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3995294A JPH07249579A (ja) | 1994-03-10 | 1994-03-10 | 化合物半導体層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3995294A JPH07249579A (ja) | 1994-03-10 | 1994-03-10 | 化合物半導体層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249579A true JPH07249579A (ja) | 1995-09-26 |
Family
ID=12567306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3995294A Withdrawn JPH07249579A (ja) | 1994-03-10 | 1994-03-10 | 化合物半導体層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249579A (ja) |
-
1994
- 1994-03-10 JP JP3995294A patent/JPH07249579A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |