JPS60109270A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60109270A JPS60109270A JP21730683A JP21730683A JPS60109270A JP S60109270 A JPS60109270 A JP S60109270A JP 21730683 A JP21730683 A JP 21730683A JP 21730683 A JP21730683 A JP 21730683A JP S60109270 A JPS60109270 A JP S60109270A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁層上に形成される半導体単結晶層を活性層
として半導体素子を形成した半導体装置の製造方法に関
するものである。
として半導体素子を形成した半導体装置の製造方法に関
するものである。
半導体素子の高集積化、素子動作の高速化のため素子間
を絶縁体によって分離する技術はきわめて重要な技術で
ある。その代表的なものとして、サファイヤ上に成長し
たＳｉ単結晶膜に素子を形成するＳＯ８（５ｉｌｌｃｏ
ｎ ｏｎ ａａｐｐｈｉｒｅ ）はすでに実用化されて
いる。また半導体素子を立体的に積み重ねる３次元集積
回路の開発気運が盛んになるにつれて、種々のＳＯＩ
（５ｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ ）技術
の開発が多様な方法で試みられている。例えば、非晶質
絶縁体上に堆積した多結晶Ｓｔをレーザビーム。
を絶縁体によって分離する技術はきわめて重要な技術で
ある。その代表的なものとして、サファイヤ上に成長し
たＳｉ単結晶膜に素子を形成するＳＯ８（５ｉｌｌｃｏ
ｎ ｏｎ ａａｐｐｈｉｒｅ ）はすでに実用化されて
いる。また半導体素子を立体的に積み重ねる３次元集積
回路の開発気運が盛んになるにつれて、種々のＳＯＩ
（５ｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ ）技術
の開発が多様な方法で試みられている。例えば、非晶質
絶縁体上に堆積した多結晶Ｓｔをレーザビーム。
電子ビーム等で溶融して、再結晶させるビームアニール
方式＋Ｓｓ単結晶基板十に成長した絶縁体単結晶膜上に
８１単結晶膜を形成するヘテロエピタキ配線材料が複雑
な構造を有する素子に制限を与えないように温度制御し
て、単結晶化することはきわめて困難であシ、再現性の
ある製造プロセスには成シ得ていない。一方、ヘテロエ
ピタキシャル方式は基板表面全面にＳＯＩが容易に達成
できる利点があｐ、ｓｏｓに代る技術として注目される
。ただし、ＳＯ８の場合と同様に結晶構子の不整合に基
く微小な結晶欠陥が入シ易い。とくにＳｉ単結晶膜と絶
縁体単結晶膜の界面付近はミスフィト転位。
方式＋Ｓｓ単結晶基板十に成長した絶縁体単結晶膜上に
８１単結晶膜を形成するヘテロエピタキ配線材料が複雑
な構造を有する素子に制限を与えないように温度制御し
て、単結晶化することはきわめて困難であシ、再現性の
ある製造プロセスには成シ得ていない。一方、ヘテロエ
ピタキシャル方式は基板表面全面にＳＯＩが容易に達成
できる利点があｐ、ｓｏｓに代る技術として注目される
。ただし、ＳＯ８の場合と同様に結晶構子の不整合に基
く微小な結晶欠陥が入シ易い。とくにＳｉ単結晶膜と絶
縁体単結晶膜の界面付近はミスフィト転位。
微小双晶等の発生源となシ、欠陥密度がとくに多くなる
。従って、超高集積回路素子用として要求されるサブミ
クロン膜厚のシリコン膜で結晶性のよいものを成長する
ことはむつかしくなる。また一般に絶縁体単結晶層はマ
グネシアスピネルＭ、０−Ａｔ、Ｏ，、フッ化カルシウ
ムＣａＦ２などでシリコン以外の元素を含みこれが高温
での結晶プロセス及びデバイスプロセスにおいてシリコ
ン膜に拡散していき、リーク電流増大、キャリア易動度
の低下等のデバイス動作特性劣化の要因となるおそれが
ある。
。従って、超高集積回路素子用として要求されるサブミ
クロン膜厚のシリコン膜で結晶性のよいものを成長する
ことはむつかしくなる。また一般に絶縁体単結晶層はマ
グネシアスピネルＭ、０−Ａｔ、Ｏ，、フッ化カルシウ
ムＣａＦ２などでシリコン以外の元素を含みこれが高温
での結晶プロセス及びデバイスプロセスにおいてシリコ
ン膜に拡散していき、リーク電流増大、キャリア易動度
の低下等のデバイス動作特性劣化の要因となるおそれが
ある。
本発明の目的は従来技術を改良し新規なＳＯＩ構造を有
する半導体装置の製造方法を提供するものである。その
特徴とするところは半導体素子形成層のウェハー表面全
体を保護膜で被覆し、また裏面は一部を被覆し、素子形
成部分の直下の裏面を開孔する。そして適当なエツチン
グ液によって開孔部を選択的にエツチングし、素子形成
部分を薄膜状にしたのち薄膜部分の裏面部に二酸化ケイ
素（Ｓｉｎ、）または窒化ケイ素（Ｓｌ、Ｎ４）等の絶
縁層を形成することによって成るところＫある。
する半導体装置の製造方法を提供するものである。その
特徴とするところは半導体素子形成層のウェハー表面全
体を保護膜で被覆し、また裏面は一部を被覆し、素子形
成部分の直下の裏面を開孔する。そして適当なエツチン
グ液によって開孔部を選択的にエツチングし、素子形成
部分を薄膜状にしたのち薄膜部分の裏面部に二酸化ケイ
素（Ｓｉｎ、）または窒化ケイ素（Ｓｌ、Ｎ４）等の絶
縁層を形成することによって成るところＫある。
すなわち本発明はシリコン単結晶基板内又は該基板内及
び基板表面にエツチング阻止層を形成する工程と、該エ
ツチング阻止層上に半導体エピタキシャル層を形成する
工程と、該半導体エピタキシャル層形成面とは反対側の
前記シリコン単結晶基板面をエツチングし、ダイヤフラ
ムを形成する工程と、該ダイヤフラムの薄層部の半導体
エピタキシャル層の下部に接して絶縁層を形成する工程
と、該絶縁層上の半導体エピタキシャル層に半導体素子
を形成する工程とを含むことを特徴とする半導体装置の
製造方法である。
び基板表面にエツチング阻止層を形成する工程と、該エ
ツチング阻止層上に半導体エピタキシャル層を形成する
工程と、該半導体エピタキシャル層形成面とは反対側の
前記シリコン単結晶基板面をエツチングし、ダイヤフラ
ムを形成する工程と、該ダイヤフラムの薄層部の半導体
エピタキシャル層の下部に接して絶縁層を形成する工程
と、該絶縁層上の半導体エピタキシャル層に半導体素子
を形成する工程とを含むことを特徴とする半導体装置の
製造方法である。
第１図に本発明の基本概念図を示す。第１図−（ａ）は
Ｓｉ単結晶基板に前述したような裏面よシ選択エツチン
グすることによって周辺を非エツチング部の支持枠ｌで
与えられた薄層部分２からなる溝を形成する。１４１図
−（ｂ）は溝部内側に５ｉＯ１またはＳ ｉ 、Ｎ、の
絶縁層３を形成したものである。第３図−（Ｃ）が薄層
部分に絶縁体で素子分離されたＭＯＳトランジスター４
によってなる半導体装置を示すものである。ＭＯＳ）ラ
ンシスターの形成は一般にＳＯＳ構造の半導体装置の形
成と同じプロセスで形成できる。なお、第１図（Ｃ）は
第１図（、） 、 （ｂ）に対して拡大して描かれてい
る。このようにして形成された半導体装置は結晶基板と
してシリコン単結晶基板を使用しかつ表面層の結晶性の
良い部分を半導体活性層として使用すること、デバイス
形成部分の下層の絶縁層が二酸化ケイ素、窒化ケイ素で
あるため不純物汚染が少ないなどの利点があシ、特性の
よいものとなる。しかし、本発明の半導体装置の製造に
あたって問題になることは前記溝の薄膜部分を形成する
際に裏面からら選択エツチングを所定の膜厚のところで
如（ｉｌにして停止して制御性よく薄膜部分を形成する
かである。このだめの手法はいくつか提案されており、
たとえばポロンを高濃度にドープした層をエツチングの
ストッパーとする方法が一般によく知られている。また
本出願人は新しい方法としてＳｔ単結晶基板上にマグネ
シアスピネルを成長した後マグネシアスピネルを介して
Ｓｔ単結晶を形成し、その後に８１単結晶を形成する°
Ｓ ｉ ／ Ｍｏ０−Ａ４０ｓ ／ Ｓ ｌｏｔ ／
Ｓ ｉ基板”構造のＳＯＩにおいて、Ｓｉｎ、層を異方
性エツチングのストッパーとする方法を先に特許出願し
ている。
Ｓｉ単結晶基板に前述したような裏面よシ選択エツチン
グすることによって周辺を非エツチング部の支持枠ｌで
与えられた薄層部分２からなる溝を形成する。１４１図
−（ｂ）は溝部内側に５ｉＯ１またはＳ ｉ 、Ｎ、の
絶縁層３を形成したものである。第３図−（Ｃ）が薄層
部分に絶縁体で素子分離されたＭＯＳトランジスター４
によってなる半導体装置を示すものである。ＭＯＳ）ラ
ンシスターの形成は一般にＳＯＳ構造の半導体装置の形
成と同じプロセスで形成できる。なお、第１図（Ｃ）は
第１図（、） 、 （ｂ）に対して拡大して描かれてい
る。このようにして形成された半導体装置は結晶基板と
してシリコン単結晶基板を使用しかつ表面層の結晶性の
良い部分を半導体活性層として使用すること、デバイス
形成部分の下層の絶縁層が二酸化ケイ素、窒化ケイ素で
あるため不純物汚染が少ないなどの利点があシ、特性の
よいものとなる。しかし、本発明の半導体装置の製造に
あたって問題になることは前記溝の薄膜部分を形成する
際に裏面からら選択エツチングを所定の膜厚のところで
如（ｉｌにして停止して制御性よく薄膜部分を形成する
かである。このだめの手法はいくつか提案されており、
たとえばポロンを高濃度にドープした層をエツチングの
ストッパーとする方法が一般によく知られている。また
本出願人は新しい方法としてＳｔ単結晶基板上にマグネ
シアスピネルを成長した後マグネシアスピネルを介して
Ｓｔ単結晶を形成し、その後に８１単結晶を形成する°
Ｓ ｉ ／ Ｍｏ０−Ａ４０ｓ ／ Ｓ ｌｏｔ ／
Ｓ ｉ基板”構造のＳＯＩにおいて、Ｓｉｎ、層を異方
性エツチングのストッパーとする方法を先に特許出願し
ている。
本発明による半導体装置の製造方法は上記のエツチング
手法を利用して単結晶基板に前記溝を形成し、溝を形成
後新たに溝の薄層部のシリコン活性層直下に新たに絶縁
層を形成する方法を提供するものであり、以下実施例に
よって説明する。
手法を利用して単結晶基板に前記溝を形成し、溝を形成
後新たに溝の薄層部のシリコン活性層直下に新たに絶縁
層を形成する方法を提供するものであり、以下実施例に
よって説明する。
実施例１
シリコン単結晶基板上に高濃度にボロンをドープした層
をエツチングのスト、バーとし、異方性エツチングによ
ってシリコンダイヤフラムを形成した後、絶縁層を形成
した。第２図に本実施例による工程の概略を示す。先ず
１百方位（ｉｏｏ）のシリコン単結晶５０表面層に１０
”ｏｎ−”の高濃度ボロンを拡散させてドープした。そ
のドーピング層６の膜厚は約０．１μｍとなるようにし
た。その上に膜厚が約３μｍの活性層となるシリコンエ
ピタキシャル膜７を３μｍ成長した。エピタキシャル膜
の成長はＳｉＨ４の熱分解による気相成長法まだは分子
線エピタキシャルｉ（ＭＢＥ）の両方法で行なったが、
後者のほうが７５０℃程度の低温でのエピタキシャル成
長が可能であり、エピタキシャル膜へのボロンの拡散を
抑止するので望ましい。次にウェハーカテコールの混合
物）を用いて裏面をシリコン単結晶の異方性エツチング
特性を利用し第２図−（ｂ）のようなシリコンダイヤス
ラムを形成した。高濃度ボロン層でエツチング速度は著
しく小さくなり、この層がエツチングのスト、パーとし
て有効に働いた。シリコンダイヤフラムの薄膜部分の面
積は５ｍ＋ｌｌＸ５鰭になるように設計した。次に第２
図−（ｃ）に示すように水蒸気中で、熱酸化することに
よってシリコンダイヤフラムの内側に二酸化ケイ素９を
形成した。二酸化ケイ素の膜厚が厚くなシすぎるとクラ
ックが誘起されて、薄膜が破損することがあり、また一
度に厚くするには熱酸化時間が長くなって生産的でない
、従って熱酸化と緩衝弗酸によるＳ ｉｏ、除去を繰υ
返し、最終的にはシリコンエピタキシャル膜０．５μｙ
ｌ 、 ５ｉＯ１１，０μｍとなるようにした。最後に
窒化ケイ素８をエツチング除去シテ、シリコンエピタキ
シャル膜上にｇ＜ １図−（ｃ）に示したようなＭＯＳ
）ランシスターを形成した。
をエツチングのスト、バーとし、異方性エツチングによ
ってシリコンダイヤフラムを形成した後、絶縁層を形成
した。第２図に本実施例による工程の概略を示す。先ず
１百方位（ｉｏｏ）のシリコン単結晶５０表面層に１０
”ｏｎ−”の高濃度ボロンを拡散させてドープした。そ
のドーピング層６の膜厚は約０．１μｍとなるようにし
た。その上に膜厚が約３μｍの活性層となるシリコンエ
ピタキシャル膜７を３μｍ成長した。エピタキシャル膜
の成長はＳｉＨ４の熱分解による気相成長法まだは分子
線エピタキシャルｉ（ＭＢＥ）の両方法で行なったが、
後者のほうが７５０℃程度の低温でのエピタキシャル成
長が可能であり、エピタキシャル膜へのボロンの拡散を
抑止するので望ましい。次にウェハーカテコールの混合
物）を用いて裏面をシリコン単結晶の異方性エツチング
特性を利用し第２図−（ｂ）のようなシリコンダイヤス
ラムを形成した。高濃度ボロン層でエツチング速度は著
しく小さくなり、この層がエツチングのスト、パーとし
て有効に働いた。シリコンダイヤフラムの薄膜部分の面
積は５ｍ＋ｌｌＸ５鰭になるように設計した。次に第２
図−（ｃ）に示すように水蒸気中で、熱酸化することに
よってシリコンダイヤフラムの内側に二酸化ケイ素９を
形成した。二酸化ケイ素の膜厚が厚くなシすぎるとクラ
ックが誘起されて、薄膜が破損することがあり、また一
度に厚くするには熱酸化時間が長くなって生産的でない
、従って熱酸化と緩衝弗酸によるＳ ｉｏ、除去を繰υ
返し、最終的にはシリコンエピタキシャル膜０．５μｙ
ｌ 、 ５ｉＯ１１，０μｍとなるようにした。最後に
窒化ケイ素８をエツチング除去シテ、シリコンエピタキ
シャル膜上にｇ＜ １図−（ｃ）に示したようなＭＯＳ
）ランシスターを形成した。
このように形成したＭＯＳ）ランシスターのチャネルで
バルク単結晶基板上に形成した場合と全く同じキャリア
易動度を示した。本実施例において、薄膜部分の機械的
強度を補強するために、熱酸化Ｓ１０．を形成後、Ｓｔ
ダイヤプラムの溝をポリシリコンでうめる試みもしたが
、トランジスター特性には変化はなかった。
バルク単結晶基板上に形成した場合と全く同じキャリア
易動度を示した。本実施例において、薄膜部分の機械的
強度を補強するために、熱酸化Ｓ１０．を形成後、Ｓｔ
ダイヤプラムの溝をポリシリコンでうめる試みもしたが
、トランジスター特性には変化はなかった。
実施例２
” Ｓｔ／Ｍ、Ｏ−Ａ／＝、Ｏ，／８１０．／Ｓｉ ”
基板を用いて形成したシリコンダイヤフラム上に半導体
装置を製造した。第３図は本実施例の工程図である。面
方位（１００）のシリコン単結晶基板上に気相成長法で
マグネシアスピネルエピタキシャル膜１０を０．１μｍ
の膜厚になるように成長した。スピネル成長後に水蒸気
中、１１００℃でスピネル膜を介してシリコン基板を熱
酸化し、スピネル膜とシリコン基板の間に二酸化ケイ素
１１を形成した。更らにスピネルエピタキシャル上に膜
厚３μｍのシリコンエピタキシャル膜１２を成長しＳｉ
７Ｍ、Ｏ・Ａｔ、０゜ＥＤＰエツチング液で異方性エツ
チングし二酸化ケイ去１１をエツチングのストッパー）
−１，て埴３図−（ｂ）のようなシリコンダイヤスラム
を形成した。
基板を用いて形成したシリコンダイヤフラム上に半導体
装置を製造した。第３図は本実施例の工程図である。面
方位（１００）のシリコン単結晶基板上に気相成長法で
マグネシアスピネルエピタキシャル膜１０を０．１μｍ
の膜厚になるように成長した。スピネル成長後に水蒸気
中、１１００℃でスピネル膜を介してシリコン基板を熱
酸化し、スピネル膜とシリコン基板の間に二酸化ケイ素
１１を形成した。更らにスピネルエピタキシャル上に膜
厚３μｍのシリコンエピタキシャル膜１２を成長しＳｉ
７Ｍ、Ｏ・Ａｔ、０゜ＥＤＰエツチング液で異方性エツ
チングし二酸化ケイ去１１をエツチングのストッパー）
−１，て埴３図−（ｂ）のようなシリコンダイヤスラム
を形成した。
次に緩衝弗酸によってダイヤフラム内の二酸化ケイ素１
１．またリン酸によってスピネル１０を除去し、第３図
−（ｃ）のようにダイヤフラム内の活性層となるシリコ
ンエピタキシャル膜のｈ裏面を露出させた。次に実施例
１と同様に熱酸化と緩衝弗酸によるエツチングを繰り返
して、シリコンエピタキシャル膜の表面層０．５μｍＶ
残しその直下に１μｍの二酸化ケイ素１４を形成し、最
後に窒化ケイ素１３を除去して第３図−（ｄ）のような
ｓｔ、／ｓｉｏ、を薄膜部とするシリコンダイヤフラム
と、このシリコンエピタキシャル膜に第１図−（ｅ）に
示すようなＭＯＳトランジスターを形成した。その結果
、バルクシリコンと同等のトランジスター動作特性を得
た。一般にマグネシアスピネルエピタキシャル膜上に形
成するシリコンエピタキシャル膜は界面でミスフィト転
位１ｇＩ小双晶などの欠陥が多くバルクシリコンなみの
トランジスター動作特性を得ることは困難であるが本実
施においては欠陥密度の高い界面領域は熱酸化とエツチ
ングの繰返しで除去し、欠陥密度の低い表面層のみを活
性層として使用しているためバルクシリコンと同等のト
ランジスター動作特性が得られたものと考えられる。
１．またリン酸によってスピネル１０を除去し、第３図
−（ｃ）のようにダイヤフラム内の活性層となるシリコ
ンエピタキシャル膜のｈ裏面を露出させた。次に実施例
１と同様に熱酸化と緩衝弗酸によるエツチングを繰り返
して、シリコンエピタキシャル膜の表面層０．５μｍＶ
残しその直下に１μｍの二酸化ケイ素１４を形成し、最
後に窒化ケイ素１３を除去して第３図−（ｄ）のような
ｓｔ、／ｓｉｏ、を薄膜部とするシリコンダイヤフラム
と、このシリコンエピタキシャル膜に第１図−（ｅ）に
示すようなＭＯＳトランジスターを形成した。その結果
、バルクシリコンと同等のトランジスター動作特性を得
た。一般にマグネシアスピネルエピタキシャル膜上に形
成するシリコンエピタキシャル膜は界面でミスフィト転
位１ｇＩ小双晶などの欠陥が多くバルクシリコンなみの
トランジスター動作特性を得ることは困難であるが本実
施においては欠陥密度の高い界面領域は熱酸化とエツチ
ングの繰返しで除去し、欠陥密度の低い表面層のみを活
性層として使用しているためバルクシリコンと同等のト
ランジスター動作特性が得られたものと考えられる。
本実施例において、エツチングのスト、バーとした二酸
化ケイ素及びマグネシャスピネルをエツチングした後に
シリコンエピタキシャル膜を熱酸化したが、これらの二
酸化ケイ素及びマグネシアスピネルをエツチングするこ
となく、これらの膜を通してシリコンエピタキシャル膜
を熱酸化して新たに活性層直下に二酸化ケイ素を形成す
ることも可能である。
化ケイ素及びマグネシャスピネルをエツチングした後に
シリコンエピタキシャル膜を熱酸化したが、これらの二
酸化ケイ素及びマグネシアスピネルをエツチングするこ
となく、これらの膜を通してシリコンエピタキシャル膜
を熱酸化して新たに活性層直下に二酸化ケイ素を形成す
ることも可能である。
また、実施例１及び実施例２において、シリコン活性層
を露出させて、熱酸化で二酸化ケイ素を形成する工程に
おいて、二酸化ケイ素の代シに、二酸化窒素その他の絶
縁体を形成することも可能である。さらに、実施例にお
いて半導体活性層としてシリコンのみに限定したが、シ
リコン単結晶基板上にヘテロエピタキシャル成長シたＧ
ａＡｓ ＋ＩｎＰなどのシリコン以外の半導体層におい
ても本発明の方法は適用できるものである。
を露出させて、熱酸化で二酸化ケイ素を形成する工程に
おいて、二酸化ケイ素の代シに、二酸化窒素その他の絶
縁体を形成することも可能である。さらに、実施例にお
いて半導体活性層としてシリコンのみに限定したが、シ
リコン単結晶基板上にヘテロエピタキシャル成長シたＧ
ａＡｓ ＋ＩｎＰなどのシリコン以外の半導体層におい
ても本発明の方法は適用できるものである。
以上は、本発明は半導体素子の高集化、高速化にきわめ
て重要なＳ Ｏ，Ｉ構造の半導体装置を容易に製造する
方法を提供するものであシ工業的価値は犬である。
て重要なＳ Ｏ，Ｉ構造の半導体装置を容易に製造する
方法を提供するものであシ工業的価値は犬である。
【図面の簡単な説明】
第１図は本発明の工程の概略を表す図。第２図。
第３図は本発明の実施例を示す図。
１・・・支持枠 ２・・・薄層部分 ３・・・絶縁層４
・・・ＭＯＳトランジスター ５・・・シリコン（１０
０）単結晶基板 ６・・・高濃度ボロンドーピングシリ
コン層 ７．１２・・・シリコンエピタキシャル膜８．
１３・・・窒化ケイ素 ９，１１．１４・・・二酸化ケ
イ素 １０・・・マグネシアスピネル単結晶膜第１図 （ａ） （ｂ） 第２図 （０）
・・・ＭＯＳトランジスター ５・・・シリコン（１０
０）単結晶基板 ６・・・高濃度ボロンドーピングシリ
コン層 ７．１２・・・シリコンエピタキシャル膜８．
１３・・・窒化ケイ素 ９，１１．１４・・・二酸化ケ
イ素 １０・・・マグネシアスピネル単結晶膜第１図 （ａ） （ｂ） 第２図 （０）
Claims (3)
- （１） シリコン単結晶基板内又は該基板内及び基板表
面にエツチング阻止層を形成する工程と、該エツチング
阻止層上に半導体エピタキシャル層を形成する工程と、
該半導体エピタキシャル層形成面とは反対側の前記シリ
コン単結晶基板面をエツチングし、ダイヤフラムを形成
する工程と、該ダイヤフラムの薄層部の半導体エピタキ
シャル層の下部に接して絶縁層を形成する工程と、該絶
縁層上の半導体エピタキシャル層に半導体素子を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。 - （２）エツチング阻止層はホウ素をシリコン単Ｍ晶にド
ープして形成する特許請求の範囲第１項記載の半導体装
置の製造方法。 - （３） エツチング阻止層はシリコン単結晶基板上にマ
グネシアスピネルのエピタキシャル層を形成し、該エピ
タキシャル層を介してシリコン単結晶を熱酸化して二酸
化ケイ素を形成する特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21730683A JPS60109270A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21730683A JPS60109270A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109270A true JPS60109270A (ja) | 1985-06-14 |
Family
ID=16702079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21730683A Pending JPS60109270A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270797A (ja) * | 1992-04-08 | 2008-11-06 | Glenn J Leedy | 絶縁膜層分離ｉｃ製造 |
-
1983
- 1983-11-18 JP JP21730683A patent/JPS60109270A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270797A (ja) * | 1992-04-08 | 2008-11-06 | Glenn J Leedy | 絶縁膜層分離ｉｃ製造 |
| JP2009218606A (ja) * | 1992-04-08 | 2009-09-24 | Taiwan Semiconductor Manufacturing Co Ltd | 絶縁膜層分離ｉｃ製造 |
| JP4648979B2 (ja) * | 1992-04-08 | 2011-03-09 | 台湾積體電路製造股▲ふん▼有限公司 | 絶縁膜層分離ｉｃ製造 |
| JP4730672B2 (ja) * | 1992-04-08 | 2011-07-20 | 台湾積體電路製造股▲ふん▼有限公司 | 絶縁膜層分離ｉｃ製造 |
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