JPH04219923A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH04219923A JPH04219923A JP41384790A JP41384790A JPH04219923A JP H04219923 A JPH04219923 A JP H04219923A JP 41384790 A JP41384790 A JP 41384790A JP 41384790 A JP41384790 A JP 41384790A JP H04219923 A JPH04219923 A JP H04219923A
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Landscapes
- Recrystallisation Techniques (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は単結晶シリコン基台表面
に絶縁膜を介在させて単結晶シリコン膜を積層形成する
、所謂ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ） 構造を応用した半導体基板を製造する方法に関
する。
に絶縁膜を介在させて単結晶シリコン膜を積層形成する
、所謂ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ） 構造を応用した半導体基板を製造する方法に関
する。
【０００２】
【従来の技術】ＳＯＩ 構造は絶縁物による素子間分離
が容易で高集積化、特に素子の三次元化に利用できるこ
と、ＣＭＯＳにおけるラッチアップがないこと、接合容
量， 配線容量を低減出来て低消費電力で高速動作が期
待出来ること等の優れた特性を備えており、従来より種
々の応用技術が提案されている。このようなＳＯＩ 構
造の応用技術の一つとして単結晶シリコン基台の表面に
絶縁膜を介在させて一部を単結晶シリコン基台と接触さ
せた状態で非晶質シリコン膜又は多結晶シリコン膜を形
成した後、アニール処理により接触する単結晶シリコン
基台をシードとして固相エピタキシャル成長させ、非晶
質シリコン膜、又は多結晶シリコン膜を単結晶化する技
術が知られている。
が容易で高集積化、特に素子の三次元化に利用できるこ
と、ＣＭＯＳにおけるラッチアップがないこと、接合容
量， 配線容量を低減出来て低消費電力で高速動作が期
待出来ること等の優れた特性を備えており、従来より種
々の応用技術が提案されている。このようなＳＯＩ 構
造の応用技術の一つとして単結晶シリコン基台の表面に
絶縁膜を介在させて一部を単結晶シリコン基台と接触さ
せた状態で非晶質シリコン膜又は多結晶シリコン膜を形
成した後、アニール処理により接触する単結晶シリコン
基台をシードとして固相エピタキシャル成長させ、非晶
質シリコン膜、又は多結晶シリコン膜を単結晶化する技
術が知られている。
【０００３】図５は従来知られているＳＩＯ 構造の半
導体基板を製造する主要工程を示す工程説明図であり、
単結晶シリコン基台３１上に熱酸化、或いはＣＶＤ 法
等によりＳｉＯ２ 等を所定厚さ堆積して絶縁膜３２を
形成した後、この絶縁膜３２に窓孔３２ａ を形成して
単結晶シリコン基板３１の表面の一部を露出させ（図５
（ａ））、絶縁膜３２表面及び窓孔３２ａ 内に露出す
る単結晶シリコン基板３１の表面にわたって非晶質シリ
コン膜３３を堆積させる（図５（ｂ））。次に単結晶シ
リコン基台３１を６００ ℃程度に加熱してアニール処
理し、窓孔３２ａ 内に露出する単結晶シリコン基台３
１表面の単結晶をシースとして、縦方向固相エピタキシ
ャル成長（ＳＰＥ Ｖｅｒｔｉｃａｌ Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ）を、また絶縁膜３２上では
前記縦方向固相エピタキシャル成長させた領域から横方
向固相エピタキシャル成長（Ｌａｔｅｒａｌ Ｓｏｌｉ
ｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ） を夫々行わせて固
相エピタキシャル成長層３４を形成する（図５（ｃ））
。
導体基板を製造する主要工程を示す工程説明図であり、
単結晶シリコン基台３１上に熱酸化、或いはＣＶＤ 法
等によりＳｉＯ２ 等を所定厚さ堆積して絶縁膜３２を
形成した後、この絶縁膜３２に窓孔３２ａ を形成して
単結晶シリコン基板３１の表面の一部を露出させ（図５
（ａ））、絶縁膜３２表面及び窓孔３２ａ 内に露出す
る単結晶シリコン基板３１の表面にわたって非晶質シリ
コン膜３３を堆積させる（図５（ｂ））。次に単結晶シ
リコン基台３１を６００ ℃程度に加熱してアニール処
理し、窓孔３２ａ 内に露出する単結晶シリコン基台３
１表面の単結晶をシースとして、縦方向固相エピタキシ
ャル成長（ＳＰＥ Ｖｅｒｔｉｃａｌ Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ）を、また絶縁膜３２上では
前記縦方向固相エピタキシャル成長させた領域から横方
向固相エピタキシャル成長（Ｌａｔｅｒａｌ Ｓｏｌｉ
ｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ） を夫々行わせて固
相エピタキシャル成長層３４を形成する（図５（ｃ））
。
【０００４】ところで例えば３次元回路素子を形成する
場合、絶縁膜３２は単結晶シリコン基台３１にて構成さ
れる下層デバイスと、固相エピタキシャル成長層３４に
構成される上層デバイスとの間の層間絶縁膜を司る必要
上、膜厚は１μｍ 以上とするから、窓孔３２ａ 部分
で非晶質シリコン膜３３に段差が生じるため、縦方向固
相エピタキシャル成長から横方向固相エピタキシャル成
長への移行が円滑に行い難いという難点があった。この
対策として絶縁膜３２の窓孔３２ａ 内にのみ選択的に
固相エピタキシャル成長を行わせて窓孔３２ａ 内に単
結晶シリコンの選択成長を行って埋め戻した後、この単
結晶シリコン及び絶縁膜３２上にわたって非晶質シリコ
ン膜３３を均一に堆積させ、アニール処理により固相エ
ピタキシャル成長を行って非晶質シリコン膜３３を単結
晶化する方法が提案されている。
場合、絶縁膜３２は単結晶シリコン基台３１にて構成さ
れる下層デバイスと、固相エピタキシャル成長層３４に
構成される上層デバイスとの間の層間絶縁膜を司る必要
上、膜厚は１μｍ 以上とするから、窓孔３２ａ 部分
で非晶質シリコン膜３３に段差が生じるため、縦方向固
相エピタキシャル成長から横方向固相エピタキシャル成
長への移行が円滑に行い難いという難点があった。この
対策として絶縁膜３２の窓孔３２ａ 内にのみ選択的に
固相エピタキシャル成長を行わせて窓孔３２ａ 内に単
結晶シリコンの選択成長を行って埋め戻した後、この単
結晶シリコン及び絶縁膜３２上にわたって非晶質シリコ
ン膜３３を均一に堆積させ、アニール処理により固相エ
ピタキシャル成長を行って非晶質シリコン膜３３を単結
晶化する方法が提案されている。
【０００５】しかしこの方法では、非晶質シリコン膜３
３の厚さを、例えばノンドープで膜厚１μｍ とすると
、絶縁膜３２の窓孔３２ａ から径方向に１０μｍ の
範囲で横方向固相エピタキシャル成長が可能となるが、
この横方向固相エピタキシャル成長層には転位、積層欠
陥等の種々の格子欠陥が発生し、その欠陥密度は窓孔３
２ａ からの距離が大きくなるに従って増大する傾向が
ある。図６は絶縁膜３２上に形成した非晶質シリコン膜
３３を１０５０℃で１時間熱処理して得た固相エピタキ
シャル成長層３４のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｅｌｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像 （倍率
１０万倍） を示している（参考写真３参照）。図６か
ら明らかなように十分な結晶性が得られていないことが
解る。ちなみに横方向固相エピタキシャル成長層では（
１１０） ファセット成長で進む領域である窓孔３２ａ
から２μｍ 程度迄の範囲での格子欠陥密度は、１０
８ 〜１０９ 個／ｃｍ２ 、またそれ以後の（１１１
） ファセット成長で進む領域では格子欠陥密度は１０
９ 〜１０１０個／ｃｍ２ 程度である。
３の厚さを、例えばノンドープで膜厚１μｍ とすると
、絶縁膜３２の窓孔３２ａ から径方向に１０μｍ の
範囲で横方向固相エピタキシャル成長が可能となるが、
この横方向固相エピタキシャル成長層には転位、積層欠
陥等の種々の格子欠陥が発生し、その欠陥密度は窓孔３
２ａ からの距離が大きくなるに従って増大する傾向が
ある。図６は絶縁膜３２上に形成した非晶質シリコン膜
３３を１０５０℃で１時間熱処理して得た固相エピタキ
シャル成長層３４のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｅｌｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像 （倍率
１０万倍） を示している（参考写真３参照）。図６か
ら明らかなように十分な結晶性が得られていないことが
解る。ちなみに横方向固相エピタキシャル成長層では（
１１０） ファセット成長で進む領域である窓孔３２ａ
から２μｍ 程度迄の範囲での格子欠陥密度は、１０
８ 〜１０９ 個／ｃｍ２ 、またそれ以後の（１１１
） ファセット成長で進む領域では格子欠陥密度は１０
９ 〜１０１０個／ｃｍ２ 程度である。
【０００６】このような格子欠陥の発生機構の詳細は不
明であるが、非晶質の状態から結晶化する過程での体積
変化、或いは固相エピタキシャル成長層とＳｉＯ２ 絶
縁膜との界面でのミスマッチが考えられ、このような格
子欠陥は接合リークの原因となり、特性の劣化は免れ得
ない。そこでこのような格子欠陥を低減する方法として
従来高温アニール法が提案されている（Ｊ．Ａｐｐｌ．
Ｐｈｙｓ． ５４（５）， Ｍａｙ １９８３， ２
８４７頁）。これは電気炉を用いて１１５０℃で４時間
程度アニールする方法であり、転位密度を１０１０個／
ｃｍ２ 程度から１０８ 個／ｃｍ２ 程度へ低減し得
ることが認められている。
明であるが、非晶質の状態から結晶化する過程での体積
変化、或いは固相エピタキシャル成長層とＳｉＯ２ 絶
縁膜との界面でのミスマッチが考えられ、このような格
子欠陥は接合リークの原因となり、特性の劣化は免れ得
ない。そこでこのような格子欠陥を低減する方法として
従来高温アニール法が提案されている（Ｊ．Ａｐｐｌ．
Ｐｈｙｓ． ５４（５）， Ｍａｙ １９８３， ２
８４７頁）。これは電気炉を用いて１１５０℃で４時間
程度アニールする方法であり、転位密度を１０１０個／
ｃｍ２ 程度から１０８ 個／ｃｍ２ 程度へ低減し得
ることが認められている。
【０００７】
【発明が解決しようとする課題】しかしこのような高温
での長時間の熱処理は３次元回路素子の破壊を招くこと
は免れ得ないという問題があった。本発明はかかる事情
に鑑みなされたものであって、その目的とするところは
低温で短時間の熱処理により素子の破壊を生じないよう
にした半導体基板の製造方法を提供するにある。
での長時間の熱処理は３次元回路素子の破壊を招くこと
は免れ得ないという問題があった。本発明はかかる事情
に鑑みなされたものであって、その目的とするところは
低温で短時間の熱処理により素子の破壊を生じないよう
にした半導体基板の製造方法を提供するにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体基板
の製造方法は、単結晶半導体基台上に形成した絶縁膜の
一部に窓孔を設けて単結晶半導体基台表面を露出させ絶
縁膜表面に非晶質半導体膜を堆積させた後、アニール処
理して固相エピタキシャル成長させた半導体膜を形成し
てなる半導体基板を製造する方法において、前記半導体
膜の表面にこれとは熱膨張係数が異なる膜を形成する工
程と、この状態で熱処理する工程とを含むことを特徴と
する。
の製造方法は、単結晶半導体基台上に形成した絶縁膜の
一部に窓孔を設けて単結晶半導体基台表面を露出させ絶
縁膜表面に非晶質半導体膜を堆積させた後、アニール処
理して固相エピタキシャル成長させた半導体膜を形成し
てなる半導体基板を製造する方法において、前記半導体
膜の表面にこれとは熱膨張係数が異なる膜を形成する工
程と、この状態で熱処理する工程とを含むことを特徴と
する。
【０００９】
【作用】本発明方法にあっては、固相エピタキシャル成
長層の表面にこれと熱膨張係数の異なる膜を形成した後
、熱処理を行うこととしているから、熱処理過程で熱膨
張係数の差によって固相エピタキシャル成長層に応力を
作用させ、転位の移動速度を高めることで低温下で、且
つ短時間の熱処理にて格子欠陥の低減が可能となる。
長層の表面にこれと熱膨張係数の異なる膜を形成した後
、熱処理を行うこととしているから、熱処理過程で熱膨
張係数の差によって固相エピタキシャル成長層に応力を
作用させ、転位の移動速度を高めることで低温下で、且
つ短時間の熱処理にて格子欠陥の低減が可能となる。
【００１０】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る半導体基板の製
造方法の主要工程を示す工程説明図であり、図中１は単
結晶シリコン基台、２はＳｉＯ２ 等の絶縁膜を示して
いる。単結晶シリコン基台１は２０〜３０Ωｃｍの導電
型がｐ型であってその（１００） 面上に、ＳｉＯ２
の絶縁膜２を厚さ０．５ μｍ 堆積して、この絶縁膜
２にフォトリソグラフィ技術、或いはエッチング技術に
よって〔１００ 〕方向に平行なストライプ状にパター
ニングし、溝状の窓孔２ａを形成する（図１（ａ））。
具体的に説明する。図１は本発明に係る半導体基板の製
造方法の主要工程を示す工程説明図であり、図中１は単
結晶シリコン基台、２はＳｉＯ２ 等の絶縁膜を示して
いる。単結晶シリコン基台１は２０〜３０Ωｃｍの導電
型がｐ型であってその（１００） 面上に、ＳｉＯ２
の絶縁膜２を厚さ０．５ μｍ 堆積して、この絶縁膜
２にフォトリソグラフィ技術、或いはエッチング技術に
よって〔１００ 〕方向に平行なストライプ状にパター
ニングし、溝状の窓孔２ａを形成する（図１（ａ））。
【００１１】次にこの窓孔２ａ内で単結晶シリコン基台
１表面の単結晶をシードとしてシリコンを厚さ０．５
μｍ だけ選択的にエピタキシャル成長させ、窓孔２ａ
を絶縁膜２の表面と面一となるように単結晶シリコン３
にて埋め戻す（図１（ｂ））。この単結晶シリコン３表
面及び絶縁膜２の表面にわたって非晶質シリコン膜４を
厚さ０．５ μｍ 堆積し（図１（ｃ））、この状態で
２４時間アニールし、固相エピタキシャル成長を行う。
１表面の単結晶をシードとしてシリコンを厚さ０．５
μｍ だけ選択的にエピタキシャル成長させ、窓孔２ａ
を絶縁膜２の表面と面一となるように単結晶シリコン３
にて埋め戻す（図１（ｂ））。この単結晶シリコン３表
面及び絶縁膜２の表面にわたって非晶質シリコン膜４を
厚さ０．５ μｍ 堆積し（図１（ｃ））、この状態で
２４時間アニールし、固相エピタキシャル成長を行う。
【００１２】次にこのようにして形成した固相エピタキ
シャル成長層５の表面に半導体材料の酸化物又は窒化物
、例えばＳｉＯ２ ，Ｓｉ３ Ｎ４ の膜６をＣＶＤ
法等により４２０ ℃で厚さ０．５ μｍ 堆積し、そ
の後、この状態で９００ 〜１２００℃にて３０分〜４
時間程度の熱処理を施す（図１（ｄ））。膜６の厚さは
エピタキシャル成長層５の厚さの１／２ 〜数倍程度と
する。その後、膜６をＨＦ等を用いたエッチングにより
除去する（図１（ｅ））。
シャル成長層５の表面に半導体材料の酸化物又は窒化物
、例えばＳｉＯ２ ，Ｓｉ３ Ｎ４ の膜６をＣＶＤ
法等により４２０ ℃で厚さ０．５ μｍ 堆積し、そ
の後、この状態で９００ 〜１２００℃にて３０分〜４
時間程度の熱処理を施す（図１（ｄ））。膜６の厚さは
エピタキシャル成長層５の厚さの１／２ 〜数倍程度と
する。その後、膜６をＨＦ等を用いたエッチングにより
除去する（図１（ｅ））。
【００１３】図２は固相エピタキシャル成長層中におけ
る格子欠陥の分布態様を窓孔２ａの中心線から片側につ
いて示す部分拡大説明図であり、図中に示す線５ａは夫
々格子欠陥部分を示している。このような格子欠陥部分
５ａは熱処理によって矢符で示す如く固相エピタキシャ
ル成長層５の表面側、或いは絶縁膜２との界面、或いは
多結晶領域８との境界部に移動して消滅し、またバーガ
ースペクトルの正反対の転位同士が合体して消滅すると
考えられる。
る格子欠陥の分布態様を窓孔２ａの中心線から片側につ
いて示す部分拡大説明図であり、図中に示す線５ａは夫
々格子欠陥部分を示している。このような格子欠陥部分
５ａは熱処理によって矢符で示す如く固相エピタキシャ
ル成長層５の表面側、或いは絶縁膜２との界面、或いは
多結晶領域８との境界部に移動して消滅し、またバーガ
ースペクトルの正反対の転位同士が合体して消滅すると
考えられる。
【００１４】ところでこの転位の移動速度ｖは剪断応力
τ，温度Ｔの関数として式（１） の如くに表される。 ｖ＝ｖ０ （τ／τ０ ）ｅｘｐ （−Ｅ／Ｋ
Ｂ Ｔ） …（１）
但し、ｖ０ ，τ０ ：定数
Ｅ：活性化エネルギ（Ｓｉ：２ｅＶ程度） （１）
式から明らかな如く転位の移動速度ｖは温度が高くなる
に従って、また剪断応力τが大きくなるに従って速くな
る。しかし温度を高くすることは前述した如く素子の破
壊をもたらすから、本発明方法では剪断応力τを大きく
し、低い温度で転位の移動速度ｖを大きくする。
τ，温度Ｔの関数として式（１） の如くに表される。 ｖ＝ｖ０ （τ／τ０ ）ｅｘｐ （−Ｅ／Ｋ
Ｂ Ｔ） …（１）
但し、ｖ０ ，τ０ ：定数
Ｅ：活性化エネルギ（Ｓｉ：２ｅＶ程度） （１）
式から明らかな如く転位の移動速度ｖは温度が高くなる
に従って、また剪断応力τが大きくなるに従って速くな
る。しかし温度を高くすることは前述した如く素子の破
壊をもたらすから、本発明方法では剪断応力τを大きく
し、低い温度で転位の移動速度ｖを大きくする。
【００１５】この剪断応力τを大きくするための手段と
して固相エピタキシャル成長層５表面に熱処理温度であ
る９００ 〜１２００℃より低い温度にて固相エピタキ
シャル成長層５と異なる熱膨張係数を有する膜を積層し
、この状態で熱処理を行う。これによって、固相エピタ
キシャル成長層５と、その表面の膜との熱膨張係数の差
により固相エピタキシャル成長層５に圧縮，引張り応力
σが作用し、この応力がすべり面｛１１１ ｝に対して
すべり方向＜１１０ ＞に垂直な剪断応力τ＝σｃｏｓ
５４．７°＝０．５８σを生じさせる。
して固相エピタキシャル成長層５表面に熱処理温度であ
る９００ 〜１２００℃より低い温度にて固相エピタキ
シャル成長層５と異なる熱膨張係数を有する膜を積層し
、この状態で熱処理を行う。これによって、固相エピタ
キシャル成長層５と、その表面の膜との熱膨張係数の差
により固相エピタキシャル成長層５に圧縮，引張り応力
σが作用し、この応力がすべり面｛１１１ ｝に対して
すべり方向＜１１０ ＞に垂直な剪断応力τ＝σｃｏｓ
５４．７°＝０．５８σを生じさせる。
【００１６】通常シリコン結晶中のすべり転位はすべり
面｛１１１ ｝，すべり方向＜１１０ ＞であり、６０
°転位， 螺旋転位等の部分転位も上記したすべり面上
に位置しており、これが転位の移動速度の増速に寄与し
、より低温下での熱処理で転位の低減を図れることとな
る。
面｛１１１ ｝，すべり方向＜１１０ ＞であり、６０
°転位， 螺旋転位等の部分転位も上記したすべり面上
に位置しており、これが転位の移動速度の増速に寄与し
、より低温下での熱処理で転位の低減を図れることとな
る。
【００１７】例えば横方向固相エピタキシャル成長層５
の表面に６００ ℃で絶縁膜２と同じ厚さにＳｉＯ２
膜６を堆積させた後、６００ ℃以上で熱処理を行うと
、膜６の堆積を行わないで熱処理した場合と比較して固
相エピタキシャル成長層５に作用する応力は２倍程度大
きくなり、（１） 式から転位の移動速度は２倍となり
、熱処理時間を同じとすると、処理温度は １／｛１＋（ＫθＴ／Ｅ）・ｌｎ２｝ に低下し得ることとなる。
の表面に６００ ℃で絶縁膜２と同じ厚さにＳｉＯ２
膜６を堆積させた後、６００ ℃以上で熱処理を行うと
、膜６の堆積を行わないで熱処理した場合と比較して固
相エピタキシャル成長層５に作用する応力は２倍程度大
きくなり、（１） 式から転位の移動速度は２倍となり
、熱処理時間を同じとすると、処理温度は １／｛１＋（ＫθＴ／Ｅ）・ｌｎ２｝ に低下し得ることとなる。
【００１８】上述の如き本発明方法により得た半導体基
板断面についてのＴＥＭ 像を図３に示す（参考写真１
参照）。なお参考のためＳｉＯ２ 等の膜６を堆積せず
に１０５０℃にて１時間熱処理して得た固相エピタキシ
ャル成長層１５のＴＥＭ 像を図４に示す（参考写真２
参照）。図３と図４，図６と対比すれば明らかな如く、
本発明方法によった場合は転位密度が格段に低減し得て
いることが解る。
板断面についてのＴＥＭ 像を図３に示す（参考写真１
参照）。なお参考のためＳｉＯ２ 等の膜６を堆積せず
に１０５０℃にて１時間熱処理して得た固相エピタキシ
ャル成長層１５のＴＥＭ 像を図４に示す（参考写真２
参照）。図３と図４，図６と対比すれば明らかな如く、
本発明方法によった場合は転位密度が格段に低減し得て
いることが解る。
【００１９】なお、上述した実施例においては単結晶シ
リコン基台１上に単結晶シリコン３，絶縁膜２を介在さ
せて非晶質シリコン膜４を堆積し、これを固相エピタキ
シャル成長させる構成について説明したが、何らシリコ
ンのみに限るものではなく、種々の半導体材料について
も適用し得ることも勿論である。
リコン基台１上に単結晶シリコン３，絶縁膜２を介在さ
せて非晶質シリコン膜４を堆積し、これを固相エピタキ
シャル成長させる構成について説明したが、何らシリコ
ンのみに限るものではなく、種々の半導体材料について
も適用し得ることも勿論である。
【００２０】
【発明の効果】以上の如く本発明方法にあっては、非晶
質半導体膜をアニール処理により固相エピタキシャル成
長させた後、再度これと熱膨張係数が異なる膜を堆積し
て熱処理を施すから、低温でしかも短時間の熱処理で格
子欠陥を効果的に低減出来、素子を破壊することがない
等、本発明は優れた効果を奏するものである。
質半導体膜をアニール処理により固相エピタキシャル成
長させた後、再度これと熱膨張係数が異なる膜を堆積し
て熱処理を施すから、低温でしかも短時間の熱処理で格
子欠陥を効果的に低減出来、素子を破壊することがない
等、本発明は優れた効果を奏するものである。
【図１】本発明方法の主要工程を示す模式的断面図であ
る。
る。
【図２】固相エピタキシャル成長層中の格子欠陥の分布
状態を示す説明図である。
状態を示す説明図である。
【図３】本発明方法により得た固相エピタキシャル成長
層の断面のＴＥＭ 像を示す図である。
層の断面のＴＥＭ 像を示す図である。
【図４】従来方法による固相エピタキシャル成長層の断
面のＴＥＭ 像を示す図である。
面のＴＥＭ 像を示す図である。
【図５】従来方法の主要工程を示す模式的断面図である
。
。
【図６】図５で示す方法により得た固相エピタキシャル
成長層の断面のＴＥＭ像を示す図である。
成長層の断面のＴＥＭ像を示す図である。
１ 単結晶シリコン基台
２ 絶縁膜
２ａ 窓孔
３ 単結晶シリコン
４ 非晶質シリコン膜
５ 固相エピタキシャル成長層
６ 固相エピタキシャル成長層と熱膨張係数が異
なる膜
なる膜
Claims (1)
- 【請求項１】 単結晶半導体基台上に形成した絶縁膜
の一部に窓孔を設けて単結晶半導体基台表面を露出させ
、絶縁膜表面に非晶質半導体膜を堆積させた後、アニー
ル処理して固相エピタキシャル成長させた半導体膜を形
成してなる半導体基板を製造する方法において、前記半
導体膜の表面にこれとは熱膨張係数が異なる膜を形成す
る工程と、この状態で熱処理する工程とを含むことを特
徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02413847A JP3101740B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02413847A JP3101740B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219923A true JPH04219923A (ja) | 1992-08-11 |
| JP3101740B2 JP3101740B2 (ja) | 2000-10-23 |
Family
ID=18522404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02413847A Expired - Fee Related JP3101740B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101740B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113013323A (zh) * | 2019-12-19 | 2021-06-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、半导体器件 |
-
1990
- 1990-12-19 JP JP02413847A patent/JP3101740B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113013323A (zh) * | 2019-12-19 | 2021-06-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3101740B2 (ja) | 2000-10-23 |
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