CN1193182A - 半导体异质结构及其制造方法以及半导体装置 - Google Patents

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Abstract

本发明提供一种在GaAs基片上生长结晶缺陷少的GaInAs层或AeInAs层的高质量半导体的异质结构及其制造方法。利用在GaAs基片上由非晶状态进行单结晶而形成的缓冲层,封闭因晶格不匹配而产生的失配位错。

Description

半导体异质结构及其制造方法以及半导体装置
本发明涉及低位错密度的半导体异质结构及其制造方法。
近年来，正在尝试用价格及强度皆优于InP基片的GaAs基片代替InP基片，在其上制作GaInAs/AlInAs系列的HEMT。
不过，GaAs的晶格常数为5.6533，然而，例如，与InP晶格匹配的Ga0.47In0.53As或Al0.48In0.52As的晶格常数为5.8688，两者间存在约4％的晶格不匹配，若直接在GaAs基片上生长Ga0.47In0.53As等，会因晶格不匹配而多发结晶缺陷。
为了解决这样的问题，例如，如图16的断面图所示，在GaAs基片1上，依次生长膜厚28nm的不掺杂GaAs层13，膜厚20nm的不掺杂AlAs层14，继而通过形成Al1-xInxAs的组成比X为0.15到0.45的阶梯状变化的330nm以上的不掺杂AlInAs层15来缓和晶格不匹配之后，采用在其上依次形成膜厚200nm的不掺杂Al0.55In0.45As势垒层11、膜厚30nm的不掺杂Ga0.55In0.45As沟道层3，膜厚2nm的不掺杂Al0.55In0.45As第1垫层4、膜厚12nm的掺Si的Al0.55In0.45As电子供给层12，膜厚10nm的不掺杂Al0.55In0.45As第2垫层8及由GaInAs/AlInAs/GaInAs的3层构造的欧姆接触层16的办法，以抑制因晶格不匹配而产生的结晶缺陷，同时，进行GaAs基片上GaInAs/AlInAs系列HEMT的形成(Tournal of CrystAl Growth 150(1995)PP1230-1235)。
利用所述AlInAs中In的组成比慢慢增大的办法，缓和晶格不匹配，在GaAs基片上制作成的HEMT在室温下的电子迁移率为8,800cm2/Vs，已提高到不逊色于InP基片上制成的HEMT。
但是，与InP基片上制成的HEMT相比，这种GaAs基片上制成的HEMT的表面状态极差，用投影器可以确认白浊基本为凹凸，而且，如图17的微分干涉显微镜照相所示，在整个表面上可看到构成实用中致命的损伤的微裂纹和结晶缺陷的集合体的交叉影线图形。
这种结晶缺陷的存在，使HEMT的特性劣化，对所述GaAs基片上制成的HEMT在190℃进行源/漏间通电试验时，InP基片上的HEMT500小时以上未劣化的跨导值(gm)和饱和漏电流(Idss)，在3小时内就劣化为低于90％的值，在可靠性这点上，所述GaAs基片上形成的HEMT的实用化存在困难。
因此，本发明的目的在于提供GaAs基片上在结晶缺陷少的状态下生长GaInAs层或AlInAs层的高质量半导体异质结构及其制造方法。
所以，本发明人刻意研究的结果发现，在GaAs基片上由非晶状态经单晶化而形成的缓冲层中，通过封闭因晶格不匹配引发的失配(mis-fit)位错，能够降低缓冲层上形成的GaInAs层或AlInAs层内的结晶缺陷，从而完成了本发明。
也就是说，本发明的半导体异质结构，在至少具有GaAs半导体基片和GaInAs层或AlInAs层的半导体异质结构中，其特征在于：通过在上述GaAs半导体基片上进行非晶状态的GaInAs或AlInAs的单结晶而形成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层，形成上述GaInAs层或AlInAs层。
这样，在GaAs基片上，淀积非晶状态的GaInAs或AlInAs，经退火进行单结晶化，形成缓冲层，利用非晶状态的GaInAs或AlInAs在单晶化过程中因晶格不匹配而产生的失配位错所形成的位错环，能够在缓冲层内封闭失配位错。
因此，即使在这样的缓冲层上，叠层形成GaInAs层或AlInAs层，也由于这样的GaInAs层或AlInAs层中没有失配位错，所以能够形成低结晶缺陷层。也就是说，通过形成所述缓冲层，就能够在GaAs基片上形成低结晶缺陷的GaInAs层或AlInAs层。
再有，比如在晶格不匹配较大的异质结构中，在有必要分成2个阶段缓和晶格不匹配的情况下，可使用有2个以上缓冲层的异质结构。
上述缓冲层上，最好具有与该缓冲层的组成实质上相同的GaInAs层或AlInAs层。
这里，缓冲层和GaInAs层或AlInAs层的组成实质上是相同的，缓冲层上使GaInAs层或AlInAs层结晶生长的情况下，称为具有不发生失配位错的晶格常数的匹配性。
并且，本发明的半导体异质结构，其特征在于：在缓冲层上所形成的半导体层的位错密度低于所述缓冲层的位错密度。
本发明这样的异质结构中，由于缓冲层以环状封闭失配位错，所以能够使所述缓冲层上形成的半导体层的位错密度低于缓冲层的位错密度。
所述缓冲层的膜厚最好为5-20nm。
缓冲层的膜厚形成在5-20nm的情况下，使缓冲层的失配位错封闭效率变得最好，因而能够使在缓冲层上形成的半导体层的位错密度最低。
构成所述缓冲层的各层组成最好是各自单独的。
此外，本发明的半导体装置，其特征在于，包括：GaAs半导体基片；由已形成于所述GaAs半导体基片上的非晶状态的GaInAs或AlInAs进行单结晶化而构成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层；形成在所述缓冲层上、具有与该缓冲层的组成实质上相同的GaInAs层或AlInAs层；而且，在所述GaInAs层或AlInAs层上，至少顺序层叠形成的有源元件及/或无源元件。
在形成所述异质结构的GaAs基片上，通过形成GaInAs/AlInAs系列HEMT等的半导体元件，在结晶缺陷少的结晶区域内能够形成半导体元件，并能够构成抑制元件特性随时变化的可靠性高的半导体元件。
还有，本发明的半导体装置，还包括：GaAs半导体基片；形成在上述GaAs半导体基片上的一个区域中的GaAs半导体元件；所述GaAs半导体基片上的其它区域上，通过使非晶状态的GaInAs或AlInAs进行单结晶化并构成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层而形成的GaInAs和/或AlInAs半导体元件。
通过使用这样的结构，在GaAs基片上，就能够一体地形成FET等的GaAs半导体元件、GaInAs/AlInAs系列HEMT等的异质结构元件。
特别地，通过一体地形成电子元件和光元件，向光电子集成电路(OEIC)等方面的应用成为可能。
此外，本发明提供又一种半导体装置，包括：GaAs半导体基片；上述GaAs半导体基片的2个以上的区域上，通过使非晶状态的GaInAs或AlInAs进行单结晶并构成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层，并分别形成的GaInAs和/或AlInAs半导体元件。
通过使用这样的结构，可在廉价的GaAs基片上，一体地形成不同种类的异质结构元件。
本发明的一种半导体异质结构的制造方法，其特征在于：包括下列工序：在GaAs半导体基片上形成由非晶状态的GaInAs或AlInAs构成的淀积层；采用将所述淀积层按预定退火温度退火，进行单结晶的办法，形成1个或2个以上的GaInAs缓冲层或AlInAs缓冲层；以及在所述缓冲层上，形成半导体层。
上述退火最好进行一次以上下列工序：从所述淀积层的形成温度升至淀积层的退火温度，然后降温至所述淀积层的形成温度，以使对所述淀积层施加热应力。
这样的热应力，因促进了失配位错的环状化，热应力增加得多，缓冲层的位错封闭效率就提高，从而能够减少缓冲层上形成的GaInAs层或AlInAs层内的结晶缺陷。
从促进缓冲层中位错环状化的观点来说，最好使所述退火温度在450℃以上。
图1是本发明实施例1的GaAs基片和Al0.48In0.52As层之间形成缓冲层结构的断面结构图。
图2是使用本发明实施例1的缓冲层的GaAs基片上Al0.48In0.52As层生长的温度顺序。
图3是使用本发明实施例1的缓冲层的Al0.48In0.52As层的表面微分干涉显微镜照相。
图4是在本发明实施例2的GaAs基片上Al0.48In0.52As层生长中的缓冲层生长温度与DCXR半宽度有源层的关系。
图5是在本发明实施例2的GaAs基片上Al0.48In0.52As层生长中的缓冲层生长温度与表面凹凸的关系。
图6是在本发明实施例2的GaAs基片上Al0.48In0.52As层生长中的缓冲层生长温度与DCXR半宽度的关系。
图7是在本发明实施例2的GaAs基片上Al0.48In0.52As层生长中的缓冲层生长温度与表面凹凸的关系。
图8是在本发明实施例3的GaAs基片上Al0.48In0.52As层生长中的缓冲层退火条件与DCXR半宽度的关系。
图9是在本发明实施例3的GaAs基片上Al0.48In0.52As层生长中的缓冲层退火条件与表面凹凸的关系。
图10是使用本发明实施例4的缓冲层的GaAs基片上Ga0.47In0.53As/Al0.48In0.52As HEMT结构的断面结构图。
图11是使用了本发明实施例4的缓冲层的GaAs基片上Ga0.47In0.53As/Al0.48In0.52As HEMT结构的断面。
图12是本发明实施例4的使用缓冲层的GaAs基片上Ga0.47In0.53As/Al0.48In0.52As HEMT结构的断面TEM观察示意图。
图13是本发明实施例5的单片化的电子器件/光器件的断面结构图。
图14是本发明实施例5的单片化的另一电子器件/光器件的断面结构图
图15是本发明实施例5的单片化的电子器件/光器件的有源层断面结构图。
图16是现有的GaAs基片上GaInAs/AlInAs HEMT结构的断面图。
图17是现有的GaAs基片上GaInAs/AlInAs HEMT的表面微分干涉显微镜照片。
实施例1
图1是在GaAs基片上形成的Al0.48In0.52As层中，在所述GaAs基片与Al0.48In0.52As层18之间设置吸收闭塞由于GaAs与Al0.48In0.52As的晶格不匹配而产生的失配位错的缓冲层的半导体异质结构的断面结构图。图中，1为CaAs基片，17为吸收闭塞失配位错的大部分的Al0.48In0.52As缓冲层，18为不掺杂的Al0.48In0.52As层。
如图2所示，为了制作这样的异质结构，首先将GaAs基片1放入MBE(分子线外延)装置内，升温至510℃，进行除去基片表面上所形成的氧化膜等的热清洗处理。
接着，一旦把基片温度降至200℃，便保持在200℃，照旧仅进行As束照射后，经As束，Al束，Ga束及In束照射，淀积成膜厚10nm的Al0.48In0.52As缓冲层17。GaAs基片上的缓冲层，由于生长温度为200℃的低温，故成为非晶层，与GaAs基片之间虽有约4％的晶格不匹配，但缓冲层17中不发生失配位错，可是双晶体、堆垛层错等发生很多。
接着，在这里是在中断Al束、Ga束及In束的照射结束缓冲层17的淀积后，将基片温度升至480℃。所述非晶状态的缓冲层17，经受这样的热过程，进行一般称作固相外延生长的结晶而产生单结晶化。由于缓冲层17进行了单结晶化，并在用于缓和与GaAs基片之间约4％的晶格不匹配的缓冲层17中引入失配位错，但这样的失配位错在单结晶化的过程中成为环，并被封入缓冲层17中。
而且，由于缓冲层17的膜厚较薄，缓冲层17内原子灵活地移动，产生原子的再排列，可清除非晶状态中存在的双晶、堆垛层错等缺陷。
最后，照旧将基片温度保持在480℃，再次进行As束，Al束、Ga束及In束照射，生成膜厚0.6μm的不掺杂的Al0.48In0.52As层18后，降低基片温度，完成异质结构的制作。
图3为图1所示的质结构的表面微分干涉显微照相。
如果与图17所示的用现有方法制成的HEMT的表面微分干涉显微镜照相进行比较，显然，会发现图3中的结晶表面的凹凸大幅度地减少，同时，知道成为实用化方面致命缺点的微裂纹或缺陷的集合体的交叉影线图形，在3英寸直径的晶片的整个表面上几乎不出现。
因此，利用封闭GaAs基片上所形成的缓冲层17中的失配位错，就可能在GaAs基片上形成位错等结晶缺陷少的Al0.48In0.52As层18。
实施例2
上述实施例1中，设Al0.48In0.52As缓冲层17的生长温度为200℃，膜厚为10nm，本实施例中为研究出最佳条件，使缓冲层17的淀积温度从50℃变至480℃，缓冲层17的膜厚从0变至50nm，在基片上制成缓冲层后，使缓冲层17进行再结晶，然后制作膜厚为0.6μm的不掺杂的Al0.48In0.52As层18，检查其表面状态状态(凹凸)和DCXR(二次结晶X射线衍射评价)的半宽度。GaAs基片上的结晶生长工序与所述实施例1相同。
图4及图5表示缓冲层膜厚为20nm时的缓冲层生长温度与DCXR半宽度、表面凹凸之间的关系曲线，图6及图7表示缓冲层生长温度为200℃时的缓冲层厚度与DCXR半宽度、表面凹凸之间的关系曲线。
从图4及图5可明显看出，缓冲层膜厚为20nm的情况下，缓冲层生长温度低于200℃时，DCXR半宽度、表面凹凸均良好，对于这样的条件范围来说，缓冲层17中能吸收闭塞失配位错，能够提高在缓冲层17上形成的Al0.48In0.52As层18的质量。
再有，从图6及图7可明显看出，缓冲层17的生长温度为200℃的情况下，缓冲层17的膜厚为5nm至20nm的范围内，DCXR半宽度、表面凹凸也都变得良好，对于这样的条件范围来说，缓冲层17中的失配位错能够有效地被吸收闭塞，可提高缓冲层17上形成的Al0.48In0.52As层18的质量。
按照这样的结果，可以认为：采用将缓冲层的生长温度控制在200℃以下，缓冲层的膜厚做成5nm至20nm的办法，就可把失配位错有效地吸收闭塞于缓冲层17中，并可提高形成在缓冲层17上的Al0.48In0.52As层18的质量。
实施例3
实施例1及实施例2中，在GaAs基片上淀积Al0.48In0.52As缓冲层17后，中断结晶生长，使基片温度升至480℃后单结晶化缓冲层17，这里为研究升温方法的最佳条件，将继续在200℃下进行缓冲层17的淀积，同时使基片温度升至480℃，在不进行退火工序下连续进行不掺杂Al0.48In0.52As层18生长的情况下，与一度中断在200℃下的缓冲层17的淀积后，使基片温度升至480℃并进行1次至5次反复退火后，在480℃下生长不掺杂Al0.48In0.52As层18的情况下的表面状态及DCXR(二次结晶X射线衍射评价)的半宽度进行比较研究。
图8、图9表示不进行退火连续生长Al0.48In0.52As层18的情况下，以及进行1-5次退火后(即，反复进行1-5次升温至450℃后，立即降至200℃的工序)生长Al0.48In0.52As层18的情况下的DCXR半宽度、表面凹凸。缓冲层17的淀积温度为200℃，膜厚为20μm。
从图8、图9可明显看出，连续生长的不掺杂Al0.48In0.52As层18的结晶体质量低劣，而至少进行1次退火，就能改善结晶质量，进而，通过反复进行退火温度的升温/降温，可进一步改善结晶质量。
可认为是这样，通过反复进行退火温度的升温/降温，对缓冲层17产生热应力，这种热应力促进了失配位错的环状化。
实施例4
图10是用实施例1的方法制成的带有单结晶缓冲层的GaAs基片上Al0.47In0.53As/Al0.48In0.52As系列HEMT的断面结构图。
图中1为GaAs基片，19为吸收闭塞失配位错失配位错的大部分的膜厚为20nm的Al0.48In0.52As缓冲层，18为膜厚0.6μm的不掺杂Al0.48In0.52As层、3为膜厚50nm的不掺杂GaAl0.47In0.53As沟道层，4为膜厚2nm的不掺杂Al0.48In0.52As垫层，5为平面掺杂的Si层，8为膜厚32nm的不掺杂Al0.48In0.52As肖特基层，9为膜厚50nm的Si掺杂的Ga0.47In0.53As欧姆接触层。
在所述HEMT中，由于与实施例1的情况相比，能进一步生长结晶生长层，进一步改善表面状态，所以表面凹凸为图3表面状态的80％。而且，微裂纹和交叉影线完全看不到
下面，经有选择地去除所述HEMT的掺Si的Ga0.47In0.53As欧姆接触层9，在室温下进行空穴测定，迁移率为9,100cm2/Vs达到与现有情况同等程度的良好值。
而且，在所述HEMT的源/漏之间通电，与用现有技术制成的HEMT的同样条件，进行在190℃下的通电试验，经过300小时，其跨导(gm)和零偏置下的饱和漏电流(Idss)保持90％以上的值，即下降率保持在10％以下。
最后，为了确定这种器件特性的提高是归用于晶质量的提高，根据图10所表示的本实施例的HEMT结构及图16所表示的现有HEMT结构用断面TEM(穿透型电子显微镜)观察的缺陷分布进行比较。
图11是本实施例这样的HEMT结构(图10)用断面TEM确定的缺陷分布示意图，图12是图16所示的原有HEMT结构用断面TEM确定的缺陷分布示意图。图11中，起因于GaAs/AlInAs的晶格不匹配而产生的失配位错的大部分被封闭在Al0.48In0.52As缓冲层19内，未检出双晶和堆垛层错。然而，图12中失配位错的一部分贯穿膜厚28nm的不掺杂GaAs层13、膜厚20nm的不掺杂AlAs层14、使InAs组成比X为从0.15至0.45呈阶梯状变化的膜厚为330nm以上的不掺杂Al1-xInXAs层15，并达到有源压域，也都部分地检出了双晶和堆垛层错。
这样，本实施例中，起因于GaAs基片与AlInAs的晶格不匹配所发生的失配位错就可能封闭在缓冲层19中，因此，缓冲层19上部形成的HEMT等的有源区域中，不受失配位错的影响，能够获得良好的元件特性及元件可靠性。
作为所述有源区域中形成的元件，除HEMT以外也可形成HBT等。
实施例5
若利用实施例1、实施例3及实施例4制成的缓冲层，则在形成匹配于GaAs基片上的其它半导体异质结构的至少GaAs基片上的一部分上，就能够形成优质的GaInAs/AlInAs系列半导体异质结构，即能够在同一基片上形成与GaAs晶格匹配的器件和与InP晶格匹配的器件，可使电子器件相互间、光器件相互间、或者电子器件和光器件单片化。
图13、图14及图15表示这类单片化后的半导体异质结构的断面结构图。
图13所示的半导体元件结构中，在具有由源/漏区21、源/漏电极22和栅电极23构成的FET结构的GaAa晶片20的一部分上，与通常的InP匹配的激光二极管结构，通过本发明的缓冲层19而形成，构成光一电子集成器件。下面，对制造方法的一实例进行说明。
首先，在半绝缘性GaAs基片20上注入Si离子等，形成N型源/漏区21，制成GaAsFET构成。而且在整个该晶片上，通过本发明中那样的缓冲层19顺序淀积形成激光二极管的基本结构(n-AlInAs缓冲层24，n-InP覆盖层25、不掺杂GaInAsP/GaInAs量子阱活性层26和P-InP覆盖层27)。
接着，用选择腐蚀法除去FET结构形成部上部的激光二极管基本结构部，而且腐蚀残留的激光二极管基本结构部的一部分，在那里利用选择埋入生长法形成不掺杂AlInAs电流狭窄层28。
最后，在FET结构及激光二极管结构上形成电极29、30等，而完成制造工序。
本制造方法中，在FET结构形成的整个晶片上形成激光二极管基本结构，并用绝缘膜等覆盖FET结构形成部分，之后，在激光二极管形成部分，通过选择生长法形成缓冲层19等，不可以形成的激光二极管的基本结构。
图14所示的半导体元件结构中，在具有激光二极管结构的GaAs晶片20上的一部分上。通过本发明的缓冲层19，形成与通常InP中晶格匹配的HEMT结构，并变成为光一电子集成器件。下面，对制造方法的一实例进行说明。
首先，在半绝缘性GaAs基片20上形成激光二极管基片结构GaAs缓冲层31(但无19所示的缓冲层)、n-AlGaAs覆盖层32、不掺杂GaAs/AlGaAs量子阱活性层33、P-AlGaAs覆盖层34和n-GaAs电流狭窄层35)。
接着，用选择腐蚀法，对腐蚀激光二极管基本结构部分的一部分进行腐蚀，在该部分用选择生长法，通过本发明的缓冲层19，生长不掺杂AlInAs层18、GaInAs层3、AlInAs垫层4、AlInAs电子供给层3、GaInAs欧姆接触层9，形成HEMT结构。
最后，，在激光二极管结构及HEMT结构上形成电极22、23等后，就完成了光一电子集成电路的构成。
图15中，在腐蚀掉一部分的GaAs基片20上，用与图14所示的相同方法，形成GaAs/AlGaAs激光二极管及GaInAs/AlInAsHEMT。利用这样的结构，还可形成埋入型的光一电子集成器件。
这样，通过采用本发明中这样的缓冲层19，能够在GaAs基片上形成晶格常数不同的元件，能够使由不同种类的半导体形成的电子器件相互间、光器件相互间、或使电子器件和光器件单片化。
实施例6
实施例1-5中，在GaAs上形成Al0.48In0.52As层，或是含有Ga0.47In0.53As层和Al0.48In0.52As层两者的HEMT结构中，对使用吸收闭塞失配位错的大部分的单独组成缓冲层的Al0.48In0.52As层的半导体异质结构进行了说明，但可以是在CaAs基片上通过缓冲层形成的层是任意组成的GaInAs层，或是任意组成的AlInAs层，或是包含GaInAs层和AlInAs层两者的结构，在GaAs与该形成层之间设置吸收闭塞失配位错的大部分的单独组成的缓冲层也可以是任意组成的GAInAs层或者AlInAs层。
若使用本发明中这样的缓冲层，也可以是比如在GaAs基片上制成Al1-xInxAs/Ga1-yInyAs假同晶(假同晶、晶格准匹配)的HEMT等，可降低这样的HEMT等的有源层的位错密度，并可大幅度地改善器件特性。
从以上说明中可明显看出，由于在GaAs基片上通过由非晶状态的GaInAs或AlInAs的进行结晶形成了单晶缓冲层，所以能够在这样的缓冲层中封闭失配位错。
因此，利用在GaAs基片上形成缓冲层，进而形成GaInAs层或AlInAs层，就能够以低缺陷制成与GaAs基片晶格不匹配的晶格不匹配的GaInAs层或AlInAs层。

Claims (11)

1、一种半导体异质结构，至少具有GaAs半导体基片和形成于该GaAs半导体基片上的GaInAs层或AlInAs层，
其特征在于：通过在所述GaAs半导体基片上使非晶状态的GaInAs或AlInAs单结晶化而构成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层，并形成所述GaInAs层或AlInAs层而构成。
2、如权利要求1所述的异质结构，其特征在于：所述缓冲层上，具有与该缓冲层的组成实质上相同的GaInAs层或AlInAs层。
3、如权利要求1所述的异质结构，其特征在于：在缓冲层上所形成的半导体层的位错密度低于所述缓冲层的位错密度。
4、如权利要求1所述的异质结构，其特征在于：缓冲层的膜厚为5-20nm。
5、如权利要求1所述的异质结构，特征在于：构成所述缓冲层的各层的组成是分别单独的组成。
6、一种半导体装置，其特征在于，构成为至少顺序层叠形成：
GaAs半导体基片；
使在所述GaAs半导体基片上形成的非晶状态的GaInAs或AlInAs单结晶化而构成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层；
形成在所述缓冲层上的具有与该缓冲层的组成实质上相同的GaInAs层或AlInAs层；以及
形成在所述GaInAs层或AlInAs层上的有源元件及/或无源元件。
7、一种半导体装置，具有：
GaAs半导体基片；
形成在所述GaAs半导体基片上的一个区域中的GaAs半导体元件；
所述GaAs半导体基片上的其它区域中，通过使非晶状态的GaInAs或AlInAs单结晶化而构成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层，形成的GaInAs和/或AlInAs半导体元件。
8、一种半导体装置，具有：
GaAs半导体基片；
所述GaAs半导体基片上的2个以上的区域上，通过使非晶状态的GaInAs或AlInAs单结晶化而构成的1个或2个以上的GaInAs缓冲层或AlInAs缓冲层，分别形成GaInAs和/或AlInAs半导体元件。
9、一种半导体异质结构的制造方法，包括下列工序：
在GaAs半导体基片上形成由非晶状态的GaInAs或AlInAs构成的淀积层；
通过将所述淀积层按预定退火温度退火，并进行单结晶，形成1个或2个以上的GaInAs缓冲层或AlInAs缓冲层；
在所述缓冲层上，形成GaInAs单结晶层或AlInAs单结晶层。
10、如权利要求9所述的半导体异质结构的制造方法，其特征在于：进行一次以上从所述淀积层的形成温度升至淀积层的退火温度，然后降温至所述淀积层的形成温度退火工序，以便对所述淀积层施加热应力。
11、如权种要求9或10的任一项所述的半导体异质结构的制造方法。其特征在于：所述退火温度在450℃以上。
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