KR101345897B1 - 하니콤 헤테로에피택시를 구비한 반도체장치 - Google Patents

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Abstract

하니콤 헤테로에피택시를 구비한 반도체장치 및 이를 제작하는 방법이 개시된다. 개시된 방법은 실리콘 기판 상에 다수의 나노 크기 개구를 구비하는 마스크를 정의하는 단계; 상기 마스크 개구를 통해 노출된 실리콘 기판의 표면의 부분 들에 무결점 비 실리콘 반도체 나노 섬(nano-islands)을 필수적으로 생성하는 단계; 상기 나노 섬 상에 증착된 하이-k 게이트 유전막을 증착하는 단계; 및 상기 나노 섬 상에 트랜지스터를 구성하는 단계;를 포함하는 것을 특징으로 한다.

Description

하니콤 헤테로에피택시를 구비한 반도체장치{A SEMICONDUCTOR DEVICE COMPRISING A HONEYCOMB HETEROEPITAXY}
본 발명은 하니콤 헤테로에피택시를 구비한 반도체장치에 관한 것이다.
실리콘 CMOS 기술은 최근 수 십년동안 마이크로프로세서와 같은 디지털 회로소자를 지배해 왔다. 그러나, 임계 피처 크기(critical feature size)가 22nm 이하에 근접함에 따라, 추가적인 크기 스케일링으로부터 오는 성능 이점은 실리콘 채널들때문에 줄어드는 것처럼 보인다. 성능향상을 계속하기 위해서, 인듐갈륨비소(InGaAs), 인듐비소안티몬화물(InAsSb) 및 게르마늄(Ge)과 같은 고 이동도 물질(high-mobility materials)은 채널 물질로서 실리콘을 대체하고 있다. 그런데 상기 고 이동도 물질은 결정구조, 격자 상수, 열팽창계수 및 다른 인자들에 있어서 실리콘과 호환되지 않는다. 이러한 불호환성은 물질의 속성, 장치 성능과 신뢰도 및 회로 수율을 저하하는 결함을 일으킨다.
격자 부정합 시스템의 이종 에피택시에 있어서 결함 밀도를 줄이기 위한 종래기술로 2가지 전혀 다른 접근법이 있다. 한 가지 접근법은 전형적인 3원 또는 4원 반도체(ternary or quaternary semiconductor)의 블랭킷 필름(blanket film) 또는 버퍼층(buffer layer)을 사용하는 것이다. 결함 들(특히, 관통 전위(threading disloactions))은 버퍼층 내에 어느 정도 잡히거나(trapped) 종료된다. 나머지 접근법은 패턴이 형성된 마스크의 측벽에 격자 부정합으로 인해 발생하는 결함을 잡거나 종료시키는 것을 사용한다. 상기 마스크는 통상 유전체로 구성된다. 이러한 기술에 있어서, 에피택셜 격자 부정합 물질(epitaxial lattice mismatched material)은 옆으로 연장되어 마스크를 넘는 두께로 성장한다. 일반적으로 상기 2가지 기술에 대하여 관통 전위의 수는 기판의 표면으로부터 거리가 증가함에 따라 밀도가 감소한다. 이러한 종래기술들의 단점은 두께가 통상 0.5-1㎛를 초과하는 비교적 두꺼운 버퍼층의 요건과, 표면 근처에서 통상 105-106㎝-2 이상의 범위인 비교적 고 잔여 관통 전위 밀도의 요건을 포함한다. 이러한 두께를 가지는 버퍼층은 CMOS 평탄도(planarity)와 생산 요구에 맞지 않고, 그리고 더욱이 100-300W(watt) 이상의 열을 방산하는 통상의 CMOS 마이크로프로세서의 주요한 요구인 효과적인 열 제거에 적합하지 않다. 이러한 3원 또는 4원 물질의 비열 전도성은 통상적으로 실리콘보다 더 낮다.
더욱이 종래기술은 실리콘 기판 상에서 격자 부정합되고 무전위인 나노와이어의 헤테로에피택셜 성장이 개시된다. 이와 같은 나노와이어는 5-10㎛의 통상의 높이를 가진다. 예를 들면, 인듐비소(InAs) 나노와이어는 금(Au)이나 자기조립유기코팅(self-assembled organic coating)과 같은 결정핵생성 템플리트(nucleation template)를 사용하는 무패턴 실리콘 기판 상에서 응집된다. 그리고 인듐비소(InAs) 나노와이어는 150㎚ 만큼 큰 직경으로 성장할 수 있음에도 불구하고 50㎚의 통상적인 직경으로 성장한다(T. Martensson 등, Advanced Materials 2007. 19, 1801-1806). 나노와이어 MOSFET은 와이어 주변을 감싸는 게이트를 사용한다는 것이 이미 보고되어 있다(예를 들면, "High Transconductance MISFET with a Single InAs Nanowire Channel"(간행물: Electron Device Letters, Vol.28, No. 8, p.682(2007), 저자: Q.T.Do 외)와 "Vertical Enhancement-Mode InAs Nanowire Field-Effect Transistor with 50㎚ Wrap Gate"(간행물: Electron Device Letters, Vol.29, No. 3, p.206(2008), 저자: C.Thelander 외)). 이와 같은 나노와이어 MOSFET의 단점은 나노와이어의 비평면 구조로 인해 일반적인 CMOS 기술과 호환되지 않는 것이다.
또한 종래기술은 트랜지스터가 형성되기 전에 반도체 장치 제조공정 동안 적용되는 STI(Shallow Trench Isolation) 공정을 개시한다. STI 공정의 주요 단계는 실리콘에 트랜치 패턴을 에칭하는 단계와, 트랜치를 메우기 위해 적어도 1 이상의 이산화 규소(silicon dioxide)와 같은 유전체 물질을 증착하는 단계와, 화학적 기계적 연마(CMP: chemical-mechanical planarization)와 같은 기술을 사용하여 초과 유전체를 제거하는 단계를 포함한다.
본 발명에 따른 일 실시예는 실리콘 기판 상에 다수의 나노 크기 개구를 구비하는 마스크를 형성하는 단계, 마스크 개구를 통해 노출된 실리콘 기판의 표면의 부분 들에 본질적으로 무결점인 비 실리콘 반도체 나노 섬(nano-islands)을 생성하는 단계, 나노 섬 상에 증착된 하이-k 게이트 유전막을 증착하는 단계, 및 나노 섬 상에 트랜지스터를 구성하는 단계를 구비하는 방법이다.
도 1은 본 발명의 일 실시예에 따라 실리콘 기판 상에 구성된 하드마스크와 나노 섬의 상대적 배열을 도시한 도면,
도 2는 본 발명의 일 실시예에 따라 n-채널 MOSFET을 위한 나노 섬의 헤테로에피택셜 층 구조를 도시한 도면,
도 3A는 본 발명의 일 실시예에 따라 나노 섬 위에 구성된 트랜지스터를 도시한 도면,
도 3B는 종래기술에 따라 전통적인 물질 위에 구성된 트랜지스터를 도시한 도면,
도 4는 본 발명의 일 실시예에 따라 기판 상에서 무전위, 얇은 헤테로에피택셜, 단결정 나노 섬의 생성방법을 나타내는 흐름도,
도 5는 논리 게이트 셀의 다양한 타입에 대한 연도별 돌출 크기를 도시한 그래프이다.
이하에서는 본 발명에 대하여 첨부된 도면과 함께 더욱 상세하게 설명하도록 한다. 본 발명과 관계된 산업 계에서 표준 구현에 따라서, 다양한 피처들(features)은 스케일에 맞게 도시되지 않았다. 사실, 다양한 피처들의 치수는 본 발명을 더욱 명확하게 표현하기 위하여 임의적으로 증가되거나 축소될 수 있다.
여기에서 설명하는 상기 실시예는 22㎚ 노드(node)나 그 이하에서 현존하는 CMOS 제조방법과 호환될 뿐만 아니라, 효과적인 열 제거 및 평탄화(planarity)를 포함하는 CMOS 요건(그러나 이에 한정되는 것은 아님)에 부응하는 저결함 또는 무결함 헤테로에피택셜 접근방법을 제공한다. 특히, 본 실시예는 실리콘 기판 상의 단결정 물질의 무전위 헤테로에피택셜 나노 섬(dislocation-free heteroepitaxial nano-islands)을 제공한다. 나노 섬 상에서 제작된 트랜지스터는 CMOS 제조 요건에 부응한다. 특히, 그 구조는 효과적인 열 제거를 허용하는 평탄하고 얇은 디바이스 층이고, 면적에 대한 요건은 국제 반도체기술 로드맵(ITRS: International Technology Roadmap for Semiconductors)에 개시된 바와 같이 표준 실리콘 CMOS와 동일하다. 또한 마스크는 실리콘 기판 상에서 나노 섬을 생성하는데 사용됨과 동시에, 장치들을 서로 전기적으로 절연(isolate)하는데 사용된다.
도 1을 참고하면, 도 4와 관련하여 언급된 바와 같이, 예를 들면, 유전체를포함할 수 있는 하드마스크(100)는 실리콘 기판(200)(도 2 참고) 상에서 무전위, 얇은 헤테로에피택셜, 단결정 나노 섬(102)을 생성하는 데 사용된다. 나노 섬(102)은 장치 기능성을 위해 얇은 층 들 만 포함하는 종료된 나노와이어로 해석될 수 있다. 본 발명의 일 실시예에서는, 나노 섬(102)의 전체 두께는 50㎚를 초과하지 않는다. 도 2에 도시된 바와 같이, 나노 섬(102)은 장치 요건에 의해 언급된 것으로 다수의 헤테로에피택셜 층을 포함할 수 있다. 특히, 도 2에는 게이트 산화물 층(202), 채널 스몰 밴드갭(bandgap) 층(204), 언도우프된 와이드 밴드갭 층(undoped wide bandgap layer)(206) 및 p+ 와이드 밴드갭 층(208)을 포함하는 단일 나노 섬(102)의 n-채널 MOSFET 층 구조를 나타낸다. 각 나노섬(102)에 대해서, 하나 또는 다수의 트랜지스터가 구현될 수 있다, 또는 나노 섬들은 더 큰 트랜지스터를 형성하도록 결합될 수 있다. 단일 나노 섬(102)의 크기는 나노 와이어의 통상적인 단면과 비슷하고, 단일 나노 섬의 크기의 상한은 무전위 성장의 한계에 의해 한정된다.
본 발명의 일 실시에에서, 나노 와이어가 통상 6각형 단면으로 성장하므로, 하드마스크(100)는 무전위 성장을 촉진하기 위해 6각형으로 형성된 개구(“하니콤(honeycomb)”이라고 부름)를 포함한다. 따라서 실리콘 기판(200)은 무전위 성장을 촉진하기 위해 (111) 표면 방향(surface orientation)을 더 가질 수 있다. 도 3A 및 도 3B에 도시된 바와 같이, 하드마스크(100)는 나노 섬을 사용하여 구현되는 트랜지스터의 면적 요건이 주어진 노드의 표준 CMOS 실리콘 트랜지스터와 일치하도록 설계될 수 있다. 특히 도 3A에는 도시된 바와 같이, 본 발명의 일 실시예에 따라 나노 섬(302) 위에 구성된 트랜지스터(300)를 나타낸다. 도 3B에는 종래기술에 따라 전통적 물질, 이 경우는 실리콘(302’) 위에 구성된 트랜지스터(300’)를 나타낸다. 도 3A에서, 영역(304)은 하드마스크와 아이솔레이션(isolation)을 나타낸다. 도 3B에서, 영역(304’)은 STI와 아이솔레이션을 나타낸다. 각 트랜지스터(300,300’)는 각각 게이트(306,306’)와 저항 콘택트(ohmic contact)(308,308’)를 포함한다. 도 3A 및 도 3B의 비교에서 알 수 있는 바와 같이, 상술한 것처럼 트랜지스터(300)는 종래 트랜지스터(300)의 면적과 본질적으로 동일하다.
도 4에는, 본 발명의 일 실시예에 따라 실리콘 기판 상에 무전위, 씬 헤테로에피택셜(thin heteroepitaxial), 단결정 나노 섬을 생성하는 방법의 흐름도가 개시된다. 도 4를 참고하면, 마스크는 예를 들면 열 산화(thermal oxidation), 산화 증착(deposition), 및/또는 리소그래피(lithography)를 사용하여 실리콘 기판 상에 형성된다(단계 400). 도 1에 관련하여 언급된 바와 같이, 400 단계에서 형성된 마스크는 하드마스크이다. 노출된 실리콘 표면 상에 비실리콘반도체 나노 섬의 선택적인 헤테로에피택셜 성장은 예를 들면, MOCVD(MetalOrganic Chemical Vapor Deposition) 및/또는 MBE(gas source Molecular Beam Epitaxy)를 통해 수행된다(단계 402). 하이-k 게이트 유전체(high-k gate dielectric)는 예를 들면, MOCVD, ALD(atomic layer deposition) 및/또는 MBE를 통해 증착된다(단계 404). 마지막으로, 트랜지스터는 게이트, 측벽 및 저항 콘택트(ohmic contact)을 위치시킴에 의해 나노 섬 상에 구성된다(단계 406).
Ⅲ-Ⅳ족 반도체와 게르마늄(Ge)과 같은 비실리콘채널 재료는 22㎚ 넘어서는 CMOS 세대를 위해 고려된다. 이와 같은 기술을 위한 통상의 트랜지스터 영역은 20,000㎚2 이하이다. 도 5에는 MPU 게이트 크기(4 트랜지스터)에 대한 연도별 돌출 크기를 도시한 그래프가 도시된다. 예를 들면, 16㎚과 11㎚ 노드(노드는 MPU/ASIC 금속 1(M1) 1/2 피치(pitch)로 정의된다)를 위한 단일 트랜지스터에 대한 돌출된 크기는 각각 500 및 501 포인트로 지시된 바와 같이 아이솔레이션을 포함하여 약 20,000㎚2 와 10,000㎚2 이다. 이는 아이솔레이션을 포함하는 정사각 영역의 트랜지스터 셀로 가정하면 140㎚ 및 100㎚의 에지(edge) 길이로 해석된다. 헤테로에피택셜 물질의 나노 섬은 아이솔레이션 마스크 패턴 내측에 형성되기 때문에 여전히 더 작다는 것을 주의해야 한다. 상기 치수를 가지는 실리콘 기판 상의 무전위 InAs 나노 와이어는 이미 설명한 바 있다.
이상에서는 본 발명의 다양한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다. 예를 들어, 상술한 방법들의 다양한 단계는 다른 순서로 실행되거나, 또는 순차적으로 실행되거나, 결합되거나 더 구분되거나, 다른 단계로 대체될 수 있으며 또는 전체적으로 제거될 수도 있다. 더불어, 본원에서 설명되거나 도시된 다양한 기능은 조합되어 부가적/대체적인 기능을 제공할 수 있다. 그러므로, 청구항은 더욱 넓은 방식으로 해석되어야하며, 본 발명과 일관될 것이다.

Claims (15)

  1. 복수의 나노 크기 개구들 - 이 나노 크기는 22nm 이하의 범위임 - 을 포함하는 마스크를 실리콘 기판 상에 형성하는 단계;
    상기 마스크 개구들을 통해 노출된 실리콘 기판의 표면의 부분들 상에 본질적으로 무결점인 비-실리콘 반도체 나노 섬들(nano-islands)을 생성하는 단계;
    상기 나노 섬들 상에 하이-k 게이트 유전체를 증착하는 단계; 및
    상기 나노 섬들 상에 트랜지스터들을 구성하는 단계;를 포함하는 방법.
  2. 제1항에 있어서, 상기 생성 단계는 MOCVD(MetalOrganic Chemical Vapor Deposition)를 통해 비-실리콘 반도체 나노 섬의 선택적인 헤테로에피택셜 성장을 수행하는 단계를 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 생성 단계는 MBE(gas source Molecular Beam Epitaxy)를 통해 비-실리콘 반도체 나노 섬들의 선택적인 헤테로에피택셜 성장을 수행하는 단계를 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 증착 단계는 MOCVD(MetalOrganic Chemical Vapor Deposition)를 통해서 수행되는 것인 방법.
  5. 제1항에 있어서, 상기 증착 단계는 ALD(atomic layer deposition)를 통해서 수행되는 것인 방법.
  6. 제1항에 있어서, 상기 증착단계는 MBE(gas source Molecular Beam Epitaxy)를 통해서 수행되는 것인 방법.
  7. 제1항에 있어서, 상기 개구들 각각은 6각 형상인 것인 방법.
  8. 실리콘 기판;
    복수의 나노 크기 개구들 - 이 나노 크기는 22nm 이하의 범위임 - 을 포함하고, 상기 실리콘 기판의 상면 상에 배치되는 마스크;
    상기 마스크 개구들을 통해 노출된 상기 실리콘 기판의 상면의 부분들 상에서 성장되는 본질적으로 무결점인 비-실리콘 반도체 나노 섬들(nano-islands);
    상기 나노 섬들 상에 증착되는 하이-k 게이트 유전체; 및
    상기 나노 섬들 상에 구성되는 트랜지스터들을 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 개구들 각각은 6각 형상인 것인 반도체 장치.
  10. 제8항에 있어서, 상기 나노 섬들의 두께는 50㎚ 이하인 것인 반도체 장치.
  11. 제8항에 있어서, 상기 실리콘 기판은 (111) 표면 방향(surface orientation)을 가지는 것인 반도체 장치.
  12. 제8항에 있어서, 상기 마스크는 하드마스크를 포함하는 것인 반도체 장치.
  13. 복수의 나노 크기 개구들 - 이 나노 크기는 22nm 이하의 범위임 - 을 구비하는 마스크를 실리콘 기판 상에 형성하는 단계;
    MOCVD(MetalOrganic Chemical Vapor Deposition)와 MBE(gas source Molecular Beam Epitaxy) 중 적어도 하나를 사용하여,
    상기 마스크 개구들을 통해 노출된 상기 실리콘 기판의 표면들 상에 본질적으로 무결점인 비-실리콘 반도체 나노 섬들(nano-islands)의 선택적인 헤테로에피택셜 성장을 수행하는 단계;
    MOCVD(MetalOrganic Chemical Vapor Deposition), ALD(atomic layer deposition) 및 MBE(gas source Molecular Beam Epitaxy) 중 적어도 하나를 통해서 상기 나노 섬들 상에 하이-k 게이트 유전체를 증착하는 단계; 및
    상기 나노 섬들 상에 트랜지스터들을 구성하는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 트랜지스터 구성 단계는, 게이트, 측벽 및 옴 접촉(ohmic contact)을 위치시키는 단계를 포함하는 것인 방법.
  15. 제13항에 있어서, 상기 개구들 각각은 6각 형상인 것인 방법.
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