JPS6381863A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6381863A JPS6381863A JP61226733A JP22673386A JPS6381863A JP S6381863 A JPS6381863 A JP S6381863A JP 61226733 A JP61226733 A JP 61226733A JP 22673386 A JP22673386 A JP 22673386A JP S6381863 A JPS6381863 A JP S6381863A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- active layer
- channel
- layer
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 18
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 6
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 abstract description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 abstract description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 abstract description 2
- 230000000295 complement effect Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、同一基板上に異種の半導体層を結晶成長させ
て異種半導体素子を集積形成する半導体装置の製造方法
に関する。
て異種半導体素子を集積形成する半導体装置の製造方法
に関する。
（従来の技術）
近年、分子線エピタキシー技術（ＭＢＥ）や有機金属化
合物を用いた気相成長技術 （ＭＯＣＶＤ）が、次世代の高速デバイスに必要不可欠
なヘテロ接合を形成する技術として注目されている。こ
れらの結晶成長技術を利用して、同一基板上に異種の複
数の素子用半導体層を選択成長させることは、例えば光
電子集積回路や各種相補型回路を構成するに当って重要
である。しかし、ＭＢＥ法では選択成長が難しく、マス
クを設けて選択成長させようとしても、マスク上に多結
晶又は非晶質層が堆積されてしまう。従ってＭＢＥ法で
は同一基板上に異種の複数種のデバイスを作成する上で
大きい制約があった。
合物を用いた気相成長技術 （ＭＯＣＶＤ）が、次世代の高速デバイスに必要不可欠
なヘテロ接合を形成する技術として注目されている。こ
れらの結晶成長技術を利用して、同一基板上に異種の複
数の素子用半導体層を選択成長させることは、例えば光
電子集積回路や各種相補型回路を構成するに当って重要
である。しかし、ＭＢＥ法では選択成長が難しく、マス
クを設けて選択成長させようとしても、マスク上に多結
晶又は非晶質層が堆積されてしまう。従ってＭＢＥ法で
は同一基板上に異種の複数種のデバイスを作成する上で
大きい制約があった。
（発明が解決しようとする問題点）
以上のように、ＭＢＥ法を用いて選択成長を利用して同
一基板上に異種半導体素子を集積形成することは龍しい
、という問題があった。
一基板上に異種半導体素子を集積形成することは龍しい
、という問題があった。
本発明はこの様な問題を解決した半導体装置の製造方法
を提供することを目的とする。
を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の方法は、第１の素子用半導体層が形成された基
板に第１のマスクを形成して第１の素子用半導体層をエ
ツチングし、この部分に第２の素子用半導体層を結晶成
長させる。このときこの結晶成長が選択成長の条件を満
たさないと、第１のマスク上には多結晶又は非晶質半導
体層が堆積する。そこで本発明では、この後筒２の素子
用半導体層領域を覆う第２のマスクを形成し、この第２
のマスクを用いて第１のマスク上の多結晶又は非晶質半
導体層をエツチング除去する。そして第２のマスク下に
残された多結晶又は非晶質半導体層は、第１のマスクを
エツチング除去することにより、リフトオフする。こう
して形成された第１および第２の素子用半導体層にそれ
ぞれ第１および第２の素子を形成する。
板に第１のマスクを形成して第１の素子用半導体層をエ
ツチングし、この部分に第２の素子用半導体層を結晶成
長させる。このときこの結晶成長が選択成長の条件を満
たさないと、第１のマスク上には多結晶又は非晶質半導
体層が堆積する。そこで本発明では、この後筒２の素子
用半導体層領域を覆う第２のマスクを形成し、この第２
のマスクを用いて第１のマスク上の多結晶又は非晶質半
導体層をエツチング除去する。そして第２のマスク下に
残された多結晶又は非晶質半導体層は、第１のマスクを
エツチング除去することにより、リフトオフする。こう
して形成された第１および第２の素子用半導体層にそれ
ぞれ第１および第２の素子を形成する。
（作用）
本発明の方法によれば、選択成長の条件を満たさない場
合にも、半導体結晶層と同時に堆積される不要な多結晶
又は非晶質半導体層を巧みに除去することにより、簡単
に同一基板上に異種デバイスを集積形成することができ
る。
合にも、半導体結晶層と同時に堆積される不要な多結晶
又は非晶質半導体層を巧みに除去することにより、簡単
に同一基板上に異種デバイスを集積形成することができ
る。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）〜（Ｃ））は本発明の一実施例による変調
ドープトＦ Ｅ Ｔ （ＬｃＬｄｕｌａｔｉｏｎ Ｄ
ＬｏｐｅｄＦＥＴ、以下ＭＯＤＦＥＴ）を用いた相補型
回路の製造工程を示す断面図である。第２図は第１図（
ｆ＞の要部を拡大して示す。なお、 ＡｆｆＧａＡｓのＡ１２モル比は全て０．３である。
ドープトＦ Ｅ Ｔ （ＬｃＬｄｕｌａｔｉｏｎ Ｄ
ＬｏｐｅｄＦＥＴ、以下ＭＯＤＦＥＴ）を用いた相補型
回路の製造工程を示す断面図である。第２図は第１図（
ｆ＞の要部を拡大して示す。なお、 ＡｆｆＧａＡｓのＡ１２モル比は全て０．３である。
第１図（ａ）は半絶縁性ＧａＡｓ基板１上にｎチャネル
Ｍ ＯＤ Ｆ Ｅ Ｔ用の活性層２をＭＢＥ法により成
長させた状態である。活性層２は第２図に示すように、
１μｍのアンドープＧａＡｓ層２１゜７０人のアンドー
プＡｆｆＧａＡｓ層２２．ＳｉをＩ Ｘ １０” ／ｃ
ｍ３ドープした７００人のｎ型、１ＧａＡ！！２３．同
じ＜ＳｔをｌＸ１０１８／ ｃｔｘ ３ドープした２０
０人のｎ’１２ＧａＡｓ図１２ＧａＡる。この後第１図
（ｂ）に示すように、第１のマスクとしてｐチャネルＭ
ＯＯＦＥＴ形成領域に開口を有するＳ ｉ ０２ ！ｌ
マスク３を形成し、これを用いて活性層２の一部をエツ
チングする。
Ｍ ＯＤ Ｆ Ｅ Ｔ用の活性層２をＭＢＥ法により成
長させた状態である。活性層２は第２図に示すように、
１μｍのアンドープＧａＡｓ層２１゜７０人のアンドー
プＡｆｆＧａＡｓ層２２．ＳｉをＩ Ｘ １０” ／ｃ
ｍ３ドープした７００人のｎ型、１ＧａＡ！！２３．同
じ＜ＳｔをｌＸ１０１８／ ｃｔｘ ３ドープした２０
０人のｎ’１２ＧａＡｓ図１２ＧａＡる。この後第１図
（ｂ）に示すように、第１のマスクとしてｐチャネルＭ
ＯＯＦＥＴ形成領域に開口を有するＳ ｉ ０２ ！ｌ
マスク３を形成し、これを用いて活性層２の一部をエツ
チングする。
Ｓ ｉ ０２膜マスク３は例えば５０００人とし、Ｇａ
Ａｓ／ＡＲＧａＡｓからなる活性層２の層のエツチング
深さは８０００人程度とする。次に第１図（Ｃ）に示す
ように、５１０２１１ｇマスク３を残したまま、その開
口部にＭＢＥ法によりｐチャネルＭＯＤＦＥＴ用の活性
層４をエピタキシャル成長させる。活性層４は具体的に
は第２図に示すように、７０００人のアンドープＧａＡ
ｓ層４１゜７０人のアンドープＡｆｆＧａＡｓ層４２．
８ｅを１×１ｏＩＢ／α３ドープした７００人（７）Ｄ
型ＡｆｌＧａＡＳ層４３．同じ＜Ｂｅを１Ｘ１０１８／
′ｃＩＲ３ドープした２００人のｐ型ＧａＡｓ層４４か
らなる。第１図（Ｃ）に示すようにこの〜ＩＢＥによる
活性層４のエピタキシャル成長工程で、Ｓ ＋ ０２
ｇマスク３上には多結晶又は非晶質のＧａＡｓ層５が堆
積する。そこで次に第１図（ｄ）に示すように、活性！
！！４を含む領域を覆うように第２のマスクとしてレジ
スト・マスク６を形成する。このレジスト・マスク６を
用いて、リン酸と過酸化水素水を混合したエッチャント
により多結晶又は非晶質のＧａＡｓ１Ｗ５をエツチング
除去し、レジスト・マスク６をアセトンにより溶解除去
すると、第１図（８）にようになる。活性層４の周辺に
はＧａＡＳ層５が細く残されている。この後ＳｉＯ２［
１マスク３を弗化アンモニウム溶液によりエツチングす
ることにより、この上のＧａＡＳ層５もリフトオフして
第１図（ｆ）の状態を得る。
Ａｓ／ＡＲＧａＡｓからなる活性層２の層のエツチング
深さは８０００人程度とする。次に第１図（Ｃ）に示す
ように、５１０２１１ｇマスク３を残したまま、その開
口部にＭＢＥ法によりｐチャネルＭＯＤＦＥＴ用の活性
層４をエピタキシャル成長させる。活性層４は具体的に
は第２図に示すように、７０００人のアンドープＧａＡ
ｓ層４１゜７０人のアンドープＡｆｆＧａＡｓ層４２．
８ｅを１×１ｏＩＢ／α３ドープした７００人（７）Ｄ
型ＡｆｌＧａＡＳ層４３．同じ＜Ｂｅを１Ｘ１０１８／
′ｃＩＲ３ドープした２００人のｐ型ＧａＡｓ層４４か
らなる。第１図（Ｃ）に示すようにこの〜ＩＢＥによる
活性層４のエピタキシャル成長工程で、Ｓ ＋ ０２
ｇマスク３上には多結晶又は非晶質のＧａＡｓ層５が堆
積する。そこで次に第１図（ｄ）に示すように、活性！
！！４を含む領域を覆うように第２のマスクとしてレジ
スト・マスク６を形成する。このレジスト・マスク６を
用いて、リン酸と過酸化水素水を混合したエッチャント
により多結晶又は非晶質のＧａＡｓ１Ｗ５をエツチング
除去し、レジスト・マスク６をアセトンにより溶解除去
すると、第１図（８）にようになる。活性層４の周辺に
はＧａＡＳ層５が細く残されている。この後ＳｉＯ２［
１マスク３を弗化アンモニウム溶液によりエツチングす
ることにより、この上のＧａＡＳ層５もリフトオフして
第１図（ｆ）の状態を得る。
こうしてｎチャネル用活性層２とｎチャネル用活性層４
を同一基板上にＭＢＥ法を用いて形成することができる
。
を同一基板上にＭＢＥ法を用いて形成することができる
。
この後、各活性層領域に通常の良（知られたりセスゲー
トのプロセスを用いて、ｎチャネルＭＯＤＦＥＴとｐチ
ャネルＭＯＤＦＥＴを形成し、第１図（Ｑ）に示すよう
に相補型ＭＯＤＦＥＴ回路を完成する。即ちｎチャネル
側のオーミック電極７．８にはＡｕＧｅ／Ｎ ｉ／Ａｕ
を用い、ｎチャネル側のオーミック電極９．１０にはＡ
Ｕ／ＡｕＺｎを用い、アロイ条件はＲＴＡ（Ｒａｐｉｄ
ＴｈｅｒＩＩ＋ａｌ Ａｎｎｅａｌｅｒ ）を用いて
４５０℃×３０ｓｅｃ程度とする。そしてゲート領域を
４５０人程反りン酸系エッチャントでリセスエッチング
した後、電子ビーム蒸着によりＴｉ／Ａｕからなるゲー
ト電極１１．１２を形成する。配線１３（１３１，１３
２、・”）にはＴｉ／Ａｕを用いる。
トのプロセスを用いて、ｎチャネルＭＯＤＦＥＴとｐチ
ャネルＭＯＤＦＥＴを形成し、第１図（Ｑ）に示すよう
に相補型ＭＯＤＦＥＴ回路を完成する。即ちｎチャネル
側のオーミック電極７．８にはＡｕＧｅ／Ｎ ｉ／Ａｕ
を用い、ｎチャネル側のオーミック電極９．１０にはＡ
Ｕ／ＡｕＺｎを用い、アロイ条件はＲＴＡ（Ｒａｐｉｄ
ＴｈｅｒＩＩ＋ａｌ Ａｎｎｅａｌｅｒ ）を用いて
４５０℃×３０ｓｅｃ程度とする。そしてゲート領域を
４５０人程反りン酸系エッチャントでリセスエッチング
した後、電子ビーム蒸着によりＴｉ／Ａｕからなるゲー
ト電極１１．１２を形成する。配線１３（１３１，１３
２、・”）にはＴｉ／Ａｕを用いる。
素子分離は第１図（Ｑ）に示すようにメサエッチングに
よる。
よる。
こうして形成された相補型ＭＯＯＦＥＴ回路は、良好な
特性を示した。しきい値電圧は常温で、ｎチャネルがＯ
〜Ｏ，ＩＶ、ｎチャネルが−０，１〜ｏｖであった。相
補型ＭＯＤＦＥＴによるインバータ回路は、トランスフ
ァ・カーブが非常にシャープであり、これによりリング
オシレータを構成して測定した１ゲート当りの伝搬遅延
時間τｐｄは常温で５００ｐｓｅｃであった。
特性を示した。しきい値電圧は常温で、ｎチャネルがＯ
〜Ｏ，ＩＶ、ｎチャネルが−０，１〜ｏｖであった。相
補型ＭＯＤＦＥＴによるインバータ回路は、トランスフ
ァ・カーブが非常にシャープであり、これによりリング
オシレータを構成して測定した１ゲート当りの伝搬遅延
時間τｐｄは常温で５００ｐｓｅｃであった。
本発明は上記実施例に限られるものではない。
実施例では相補型ＭＯＤＦＥＴ回路を形成したが、例え
ばレーザダイオードとトランジスタを集積形成する場合
等に同様に本発明を適用することができる。また実施例
はＭＢＥ法を用いたが、選択成長条件が比較的容易に見
つかるＭＯＣＶＤ法を用いた場合にも、選択成長条件を
満たす条件下での結晶成長が行なえず、マスク上に多結
晶又は非晶質半導体層が堆積する場合には本発明の方法
は有効である。
ばレーザダイオードとトランジスタを集積形成する場合
等に同様に本発明を適用することができる。また実施例
はＭＢＥ法を用いたが、選択成長条件が比較的容易に見
つかるＭＯＣＶＤ法を用いた場合にも、選択成長条件を
満たす条件下での結晶成長が行なえず、マスク上に多結
晶又は非晶質半導体層が堆積する場合には本発明の方法
は有効である。
［発明の効果］
以上述べたように本発明によれば、選択成長条件を満た
さない結晶成長技術を用いて、同一基板上に異種の半導
体素子を簡単に集積形成することができる。
さない結晶成長技術を用いて、同一基板上に異種の半導
体素子を簡単に集積形成することができる。
第１図（ａ）〜（ａ）は本発明の一実施例にがかる相補
型ＭＯＯＦＥＴ回路の製造工程を示す断面図、第２図は
第１図（ｆ）の拡大断面図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・ｎチャネル用
活性層、３・・・ＳｉＯ２膜マスク（第１のマスク）、
４・・・ｎチャネル用活性層、５・・・多結晶又は非晶
質半導体層、６・・・レジスト・マスク（第２のマスク
）、７，８，９．１０・・・オーミック電極、１１゜１
２・・・ゲート電極、１３ （１３１１３２、・・・）
・・・配線。 出願人代理人 弁理士 鈴江武彦 第１図（１）
型ＭＯＯＦＥＴ回路の製造工程を示す断面図、第２図は
第１図（ｆ）の拡大断面図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・ｎチャネル用
活性層、３・・・ＳｉＯ２膜マスク（第１のマスク）、
４・・・ｎチャネル用活性層、５・・・多結晶又は非晶
質半導体層、６・・・レジスト・マスク（第２のマスク
）、７，８，９．１０・・・オーミック電極、１１゜１
２・・・ゲート電極、１３ （１３１１３２、・・・）
・・・配線。 出願人代理人 弁理士 鈴江武彦 第１図（１）
Claims (4)
- （１）第１の素子用半導体層を有する基板に第２の素子
領域に開口をもつ第１のマスクを形成し、第１の素子用
半導体層のをエッチングする工程と、前記第１のマスク
上に多結晶又は非晶質半導体層が堆積する条件で第１の
マスクの開口部に第２の素子用半導体層を結晶成長させ
る工程と、前記第２の素子用半導体層領域を覆う領域に
第２のマスクを形成し、この第２のマスクを用いて前記
第１のマスク上の多結晶又は非晶質半導体層をエッチン
グ除去する工程と、この工程で露出した前記第１のマス
クをエッチング除去してこの上に残された前記多結晶又
は非晶質半導体層をリフトオフする工程と、この後前記
第１および第２の素子用半導体層にそれぞれ第１および
第２の素子を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - （２）前記第１の素子は第１導電チャネル型ＦＥＴであ
り、前記第２の素子は第２導電チャネル型ＦＥＴである
特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）前記第２の素子用半導体層を結晶成長させる工程
は、分子線エピタキシーによる特許請求の範囲第１項記
載の半導体装置の製造方法。 - （４）前記第１のマスクは無機絶縁膜であり、第２のマ
スクはレジストである特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226733A JPS6381863A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226733A JPS6381863A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381863A true JPS6381863A (ja) | 1988-04-12 |
Family
ID=16849754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226733A Pending JPS6381863A (ja) | 1986-09-25 | 1986-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170977A (ja) * | 1988-12-21 | 1990-07-02 | Anelva Corp | 基板ホルダー |
| JPH08255838A (ja) * | 1994-11-02 | 1996-10-01 | Trw Inc | モノリシックの多機能集積回路デバイスを製造する方法 |
-
1986
- 1986-09-25 JP JP61226733A patent/JPS6381863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170977A (ja) * | 1988-12-21 | 1990-07-02 | Anelva Corp | 基板ホルダー |
| JPH08255838A (ja) * | 1994-11-02 | 1996-10-01 | Trw Inc | モノリシックの多機能集積回路デバイスを製造する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0551110B1 (en) | Compound semiconductor devices | |
| US4746626A (en) | Method of manufacturing heterojunction bipolar transistors | |
| US4751195A (en) | Method of manufacturing a heterojunction bipolar transistor | |
| KR20010029994A (ko) | 반도체 적층 기판, 반도체 결정 기판, 반도체 소자, 및이들의 제조 방법 | |
| JPH01204411A (ja) | 半導体装置の製造方法 | |
| US4644381A (en) | I2 L heterostructure bipolar transistors and method of making the same | |
| JPH06342811A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPS62160785A (ja) | モノリシツク半導体構造およびその製造方法 | |
| JP3368449B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6381863A (ja) | 半導体装置の製造方法 | |
| JPH0945890A (ja) | オーミック電極構造、半導体装置およびその製造方法 | |
| JPS6218761A (ja) | ヘテロ接合トランジスタの製造方法 | |
| JP2623655B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP2787589B2 (ja) | 半導体装置 | |
| JP2551427B2 (ja) | 半導体装置及びその製造方法 | |
| JP3120611B2 (ja) | ヘテロ接合型電界効果トランジスタ及びその製法 | |
| JPH05129345A (ja) | マイクロ波集積回路の製造方法 | |
| JP3164150B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH01117069A (ja) | 電界効果トランジスタの製造方法 | |
| JPH07263643A (ja) | 半導体装置及びその製造方法 | |
| JPS6045082A (ja) | 半導体レ−ザ集積回路装置 | |
| JPH02188964A (ja) | 半導体装置およびその製造方法 | |
| KR960002646B1 (ko) | 화합물 반도체 소자 및 그 제조방법 | |
| JPS5951585A (ja) | 半導体装置の製造方法 | |
| JPS6362235A (ja) | 半導体の蝕刻方法 |