CN112928114B - 一种功率器件模块及其制作方法 - Google Patents
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Abstract
本发明提供了一种功率器件模块及其制作方法，包括：第一半导体掺杂层；位于第一半导体掺杂层一侧的第二半导体掺杂层；位于第二半导体掺杂层背离第一半导体掺杂层一侧表面的衬底和第一阳极；位于第一半导体掺杂层另一侧的第三半导体掺杂层、阴极和绝缘介质层；位于第三半导体掺杂层表面的第二阳极；其中，第一阳极、第三半导体掺杂层、第一半导体掺杂层和阴极构成第一个二极管，第二阳极、第二半导体掺杂层、第一半导体掺杂层和阴极构成第二个二极管，第一个二极管和第二个二极管并联，从而在不扩展晶圆面积的情况下，通过在衬底另一侧制造第二个二极管的方式，实现了两个二极管的级联，提高了功率器件模块的集成度，降低了功率器件模块的成本。
Description
技术领域
本发明涉及半导体技术领域，更具体地说，涉及一种功率器件模块及其制作方法。
背景技术
作为第三代半导体材料，氮化镓(GaN)具有禁带宽度大、饱和电子漂移速度高、临界击穿电场强和热导率高等优点，在高压、高频、大功率等极端工作环境中具有巨大的应用潜力，因而，在制作高性能功率半导体器件方面，尤其在制作高速、低功耗、中低压工作的电力电子器件方面，具有明显的潜在优势。但是，现有的GaN基功率器件的制作成本仍较高，不利于器件的大规模应用。
发明内容
有鉴于此，本发明提供了一种功率器件及其制作方法，以降低功率器件的制作成本。
为实现上述目的，本发明提供如下技术方案：
一种功率器件模块，包括：
第一半导体掺杂层；
位于所述第一半导体掺杂层一侧表面的第二半导体掺杂层，所述第二半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度；
位于所述第二半导体掺杂层背离所述第一半导体掺杂层一侧表面的衬底和第一阳极；
位于所述第一半导体掺杂层另一侧表面的第三半导体掺杂层、阴极和绝缘介质层，所述第三半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度，所述绝缘介质层至少位于所述阴极与所述第三半导体掺杂层之间；
位于所述第三半导体掺杂层表面的第二阳极，在垂直于所述衬底的方向上，所述第二阳极的投影与所述阴极的投影至少部分交叠；
其中，所述第一阳极、所述第三半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第一个二极管，所述第二阳极、所述第二半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第二个二极管，所述第一个二极管和所述第二个二极管并联。
可选地，所述第三半导体掺杂层背离所述第一半导体掺杂层的一侧具有工作区和终端区，所述终端区围绕所述工作区设置，所述第二阳极覆盖所述工作区和所述终端区的部分区域。
可选地，至少部分绝缘介质层围绕所述第三半导体掺杂层和所述第二阳极设置，所述阴极围绕所述至少部分绝缘介质层设置。
可选地，还包括位于所述阴极表面的引出电极层。
可选地，所述第一半导体掺杂层、所述第二半导体掺杂层和所述第三半导体掺杂层都为N型氮化镓层。
可选地，所述第二半导体掺杂层的掺杂浓度的数量级为1E15cm-3，所述第一半导体掺杂层的掺杂浓度的数量级为1E19cm-3，所述第三半导体掺杂层的掺杂浓度的数量级为1E15cm-3；所述第二半导体掺杂层的厚度为5μm～10μm，所述第一半导体掺杂层的厚度为1μm～6μm，所述第三半导体掺杂层的厚度为5μm～10μm。
可选地，所述阴极包括Ti/Al/Ni/Au、Ti/Ni/Ti/Au、Ti/Al/Pt/Au、Ti/Al/Mo/Au或Ti/Al/Ti；
所述第一阳极或所述第二阳极包括Ni/Au、Pt/Ti/Au、Al/Ni/Au或TiN。
一种功率器件模块的制作方法，应用于如上任一项所述的功率器件模块，包括：
提供外延结构，所述外延结构包括衬底，位于所述衬底一侧表面的第二半导体掺杂层、第一半导体掺杂层和第三半导体掺杂层，所述第二半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度，所述第三半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度；
对第三半导体掺杂层的部分区域进行刻蚀，以暴露出第一半导体掺杂层；
在暴露出的所述第一半导体掺杂层表面形成阴极；
在所述第三半导体掺杂层表面形成第二阳极，至少在所述第三半导体掺杂层和所述阴极之间形成绝缘介质层；
对衬底的部分区域进行刻蚀，以暴露出第二半导体掺杂层；
在暴露出的所述第二半导体掺杂层表面形成第一阳极；
其中，所述第一阳极、所述第三半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第一个二极管，所述第二阳极、所述第二半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第二个二极管，所述第一个二极管和所述第二个二极管并联。
可选地，对第三半导体掺杂层的部分区域进行刻蚀之前，还包括：
在所述第三半导体掺杂层背离所述第一半导体掺杂层的一侧进行离子注入形成终端区。
可选地，在形成第二阳极之后，还包括：
在所述阴极表面形成引出电极层。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的功率器件模块及其制作方法，第一半导体掺杂层的一侧表面具有第二半导体掺杂层、衬底和第一阳极，第一半导体掺杂层的另一侧表面具有第三半导体掺杂层、阴极、绝缘介质层和第二阳极，其中，第一阳极、第三半导体掺杂层、第一半导体掺杂层和阴极构成第一个二极管，第二阳极，第二半导体掺杂层、第一半导体掺杂层和阴极构成第二个二极管，第一个二极管和第二个二极管并联，从而可以在不扩展晶圆面积的情况下，通过在衬底另一侧制造第二个二极管的方式，实现了两个二极管的级联，从而能够增加晶圆的有效面积，更有利于功率器件的集成，提高了功率器件模块的集成度，减小了功率器件模块的尺寸，降低了功率器件模块的制造成本。并且，由于两个二极管之间的导通距离较短，因此，本发明中的功率器件具有较低的寄生参数和较高的电流通过能力，使得功率器件的性能更优异。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明一个实施例提供的功率器件的剖面结构示意图；
图2为本发明一个实施例提供的功率器件中两个二极管的等效电路图；
图3为本发明另一个实施例提供的功率器件的剖面结构示意图；
图4为本发明一个实施例提供的工作区和终端区的俯视结构示意图；
图5为本发明一个实施例提供的第二阳极与工作区和终端区的俯视结构示意图；
图6为本发明一个实施例提供的第二阳极、阴极和绝缘介质层的俯视结构示意图；
图7为本发明另一个实施例提供的功率器件的剖面结构示意图；
图8为本发明一个实施例提供的功率器件的制作方法的流程图；
图9至图17为本发明一个实施例提供的功率器件的制作流程中各个剖面结构示意图。
具体实施方式
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种功率器件模块，如图1所示，包括：
第一半导体掺杂层10；
位于第一半导体掺杂层10一侧表面的第二半导体掺杂层20，第二半导体掺杂层20的掺杂浓度小于第一半导体掺杂层10的掺杂浓度；
位于第二半导体掺杂层20背离第一半导体掺杂层10一侧表面的衬底30和第一阳极40；
位于第一半导体掺杂层10另一侧表面的第三半导体掺杂层50、阴极60和绝缘介质层70，第三半导体掺杂层50的掺杂浓度小于第一半导体掺杂层10的掺杂浓度，绝缘介质层70至少位于阴极60和第三半导体掺杂层50之间，在垂直于衬底30的方向上，第一阳极40的投影与阴极60的投影至少部分交叠；
位于第三半导体掺杂层50表面的第二阳极80；
其中，第一阳极40、第三半导体掺杂层20、第一半导体掺杂层10和阴极60构成第一个二极管，第二阳极80、第二半导体掺杂层20、第一半导体掺杂层10和阴极60构成第二个二极管，第一个二极管和第二个二极管并联。第一个二极管A1和第二个二极管A2的等效电路图如图2所示。
基于此，本发明实施例中，可以在不扩展晶圆面积的情况下，通过在衬底30另一侧制造第二个二极管的方式，实现了两个二极管的级联，即两个二极管通过并联的方式连接，从而能够增加晶圆的有效面积，更有利于功率器件的集成，提高了功率器件模块的集成度，减小了功率器件模块的尺寸，降低了功率器件模块的制造成本。并且，由于两个二极管之间的导通距离较短，因此，本发明中的功率器件具有较低的寄生参数和较高的电流通过能力，使得功率器件的性能更优异。
需要说明的是，本发明实施例中，第一个二极管为垂直型的二极管，第二个二极管为台面型的二极管。由于垂直型的二极管内部电流垂直传导，电流分布更加均匀，内部电场分布更加均匀，峰值电场远离器件表面，因此，容许更大电流和更高的电流密度传输，使器件具有更高的可靠性，此外，垂直型的二极管具有优越的热稳定性等优势。
还需要说明的是，本发明实施例中的第一个二极管或第二个二极管可以单独构成一个功率器件，或者，第一个二极管和第二个二极管可以共同构成一组反向并联二极管模块。
本发明一些实施例中，如图3所示，第三半导体掺杂层50背离第一半导体掺杂层10的一侧具有工作区B1和终端区B2，其中，终端区B2是通过对第三半导体掺杂层50进行离子注入形成的，工作区B1为未进行离子注入的第三半导体掺杂层50。
本发明一些实施例中，如图4所示，终端区B2围绕工作区B1设置，如图5所示，第二阳极80覆盖工作区B1和终端区B2的部分区域。由于第二个二极管具有终端区B2，即第二个二极管采用了结终端技术，因此，提升了第二个二极管单管的耐压性能，从而可以与第一个二极管共同组成具有较高耐压等级、低寄生效应、低导通损耗的半导体集成器件。
本发明一些实施例中，至少部分绝缘介质层70围绕第三半导体掺杂层50和第二阳极80设置，阴极60围绕至少部分绝缘介质层70设置。如图6所示，部分绝缘介质层70围绕第三半导体掺杂层50和第二阳极80设置，阴极60围绕部分绝缘介质层70设置，以使共用的阴极60采用全包裹的方式围绕第二阳极80的阳极区域，保证了最大的导通面。
当然，阴极60外侧还可以具有包围阴极60的绝缘介质层70，在此不再赘述。需要说明的是，绝缘介质层70还起到平坦化的作用，以使阴极60一侧的表面为平坦的表面。
本发明一些实施例中，如图7所示，还包括位于阴极60表面的引出电极层90。引出电极层90为金属层，引出电极层90与阴极60电连接，以实现阴极60与外部电路的连接。可选地，绝缘介质层70的厚度大于或等于引出电极层90和阴极60的厚度之和，以使引出电极层90和阴极60与第二阳极80和第三半导体掺杂层50绝缘。
本发明另一实施例提供了一种功率器件模块的制作方法，如图8所示，包括：
S101：提供外延结构，外延结构包括衬底，位于衬底一侧表面的第二半导体掺杂层、第一半导体掺杂层和第三半导体掺杂层，第二半导体掺杂层的掺杂浓度小于第一半导体掺杂层的掺杂浓度，第三半导体掺杂层的掺杂浓度小于第一半导体掺杂层的掺杂浓度；
如图9所示，外延结构包括衬底30，位于衬底30一侧表面的第二半导体掺杂层20、第一半导体掺杂层10和第三半导体掺杂层50。其中，第二半导体掺杂层20的掺杂浓度小于第一半导体掺杂层10的掺杂浓度，第三半导体掺杂层50的掺杂浓度小于第一半导体掺杂层10的掺杂浓度。
可选地，衬底30硅基或碳化硅基衬底，第二半导体掺杂层20为低掺杂浓度的N型氮化镓层，第一半导体掺杂层10为较高掺杂浓度的N型氮化镓层，第三半导体掺杂层50为低掺杂浓度的N型氮化镓层。可选地，第二半导体掺杂层20的掺杂浓度的数量级为1E15cm-3、厚度为5μm～10μm；第一半导体掺杂层10的掺杂浓度的数量级为1E19cm-3、厚度为1μm～6μm；第三半导体掺杂层50的掺杂浓度的数量级为1E15cm-3、厚度为5μm～10μm。优选地，第二半导体掺杂层20的厚度为10μm；第一半导体掺杂层10的厚度为6μm；第三半导体掺杂层50的厚度为10μm。
S102：对第三半导体掺杂层的部分区域进行刻蚀，以暴露出第一半导体掺杂层；
本发明一些实施例中，对第三半导体掺杂层50的部分区域进行刻蚀之前，还包括：在所述第三半导体掺杂层50背离所述第一半导体掺杂层10的一侧形成终端区B2。
具体的一个实施例中，可以先对外延结构表面进行清洗，如采用丙酮、乙醇、去离子水冲洗，然后采用氮气吹干。在外延结构表面形成光刻胶，并进行曝光显影后形成光刻胶掩膜，在光刻胶掩膜的作用下，对第三半导体掺杂层50进行离子注入，去除光刻胶掩膜并进行退火后形成如图10所示的终端区B2。
可选地，光刻胶为AZP4330光刻胶，光刻胶的厚度为6μm～10μm；显影液为TMAH显影液。其中，光刻胶的光学曝光方式可选择步进式曝光或接近式曝光。此外，显影后采用去离子水进行了冲洗，采用氮气进行了吹干。其中，光刻胶掩膜暴露出第三半导体掺杂层50的部分区域，以便对第三半导体掺杂层50进行离子注入。可选地，暴露出的区域的宽度范围为15μm～25μm，即形成的终端区B2的宽度范围为15μm～25μm，当然，本发明并不仅限于此，在其他实施例中，可根据实际情况设定宽度范围。
本发明一些具体实施例中，离子注入的过程为：采用Ar(氩)离子进行多次离子注入，注入能量范围为30KeV至100KeV，注入剂量范围为1.0×1013cm-2至1.0×1014cm-2。当然，本发明并不仅限于此，在另一些实施例中，可以采用F(氟)、B(硼)、N(氮)、H(氢)、O(氧)等离子进行离子注入。
去除光刻胶掩膜的过程为：采用RIE刻蚀机进行干法去胶10分钟，丙酮溶液放置70度加热台加热浸泡30分钟后放入乙醇溶液超声清洗5分钟，并采用去离子水冲洗，氮气吹干。退火过程为：选用AG610快速退火炉在氮气氛围中进行快速退火，退火温度为600度，退火时间为5分钟。
形成如图10所示的终端区B2之后，对第三半导体掺杂层50的部分区域进行刻蚀，即对待形成阴极60的区域进行刻蚀，如图11所示，以暴露出部分第一半导体掺杂层10。
本发明的一些具体实施例中，可以先在第三半导体掺杂层50表面生长硬掩膜，然后在硬掩膜表面形成光刻胶，进行曝光显影后形成光刻胶掩膜，光刻胶掩膜暴露第三半导体掺杂层50和硬掩膜待刻蚀的区域，然后依次刻蚀暴露出的硬掩膜和第三半导体掺杂层50，并去除未被刻蚀的第三半导体掺杂层50表面的硬掩膜和光刻胶掩膜，形成如图11所示的台面结构。可选地，台面宽度为15μm-100μm。
可选地，硬掩膜的材料可以为SiO2、SixNy、AlON、AlSiO、AlSiN或者SiON等，形成硬掩膜的工艺可以为ALD、LPCVD、RTCVD、MBE或MOCVD等。硬掩膜的生长温度可以为500℃-1000℃，厚度范围可以在400nm-800nm之间。可选地，硬掩膜为2000nm的SiO2。
可选地，该步骤中的光刻胶可以为AZ5214光刻胶，厚度为1.5μm～2μm；显影液可以为AZ显影液。在曝光显影后同样采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，采用ICP刻蚀机对硬掩膜和第三半导体掺杂层50进行了刻蚀，刻蚀硬掩膜的气体为CF3，刻蚀第三半导体掺杂层50的气体为Cl2及BCl3，刻蚀时间为5～30分钟，刻蚀深度1μm～6μm。可选地，采用BOE腐蚀工艺去除了硬掩膜和光刻胶掩膜，去除掩膜后，同样进行了去离子水冲洗和氮气吹干。
S103：在暴露出的第一半导体掺杂层表面形成阴极；
本发明的一些具体实施例中，先在暴露出的第一半导体掺杂层10表面形成光刻胶，对光刻胶进行曝光显影后形成光刻胶掩膜，该光刻胶掩膜暴露出待形成阴极区域的第一半导体掺杂层10，然后在光刻胶掩膜暴露出待形成阴极区域的第一半导体掺杂层10表面形成如图12所示的阴极60。
可选地，该步骤中的光刻胶可以为AZ5214光刻胶，厚度为1.5μm～2μm；显影液可以为AZ显影液。在曝光显影后同样采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，形成光刻胶掩膜之后，将形成光刻胶掩膜的结构放置在盐酸溶液中，对形成光刻胶掩膜的结构的表面进行了处理，并采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，阴极60包括Ti/Al/Ni/Au、Ti/Ni/Ti/Au、Ti/Al/Pt/Au、Ti/Al/Mo/Au或Ti/Al/Ti等金属，如阴极60为Ti/Al/Ni/Au四层金属形成的合金，或者为Ti/Ni/Ti/Au、Ti/Al/Pt/Au、Ti/Al/Mo/Au或Ti/Al/Ti等金属合金。其中，各层金属可以采用蒸发工艺、射频溅射或磁控溅射工艺形成。
一个具体实施例中，可以采用电子束蒸发工艺形成金属Ti/Al/Ni/Au，金属厚度分别为10nm/100nm/20nm/20nm；之后，采用标准剥离程序剥离金属，并采用AG610快速退火炉在氮气氛围中进行合金，合金温度为700℃，合金时间为20秒。
S104：在第三半导体掺杂层表面形成第二阳极，至少在第三半导体掺杂层和阴极之间形成绝缘介质层；
本发明的一些具体实施例中，先在第三半导体掺杂层50表面形成光刻胶，进行曝光显影后形成光刻胶掩膜，该光刻胶掩膜暴露出待形成第二阳极区域的第三半导体掺杂层50，然后在光刻胶掩膜暴露出待形成第二阳极区域的第三半导体掺杂层50表面形成如图13所示的第二阳极80。
可选地，该步骤中的光刻胶可以为AZP4330光刻胶，厚度为5μm～8μm；显影液可以为AZ显影液。在曝光显影后同样采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，形成光刻胶掩膜之后，将形成光刻胶掩膜的结构放置在盐酸溶液中，对形成光刻胶掩膜的结构的表面进行了处理，并采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，第二阳极80包括Ni/Au、Pt/Ti/Au、Al/Ni/Au或TiN等金属，如第二阳极80为Ni/Au金属合金，或者为Pt/Ti/Au金属合金、Al/Ni/Au金属合金或TiN金属。同样，各层金属可以采用蒸发工艺、射频溅射或磁控溅射工艺形成。
一个具体实施例中，可以采用电子束蒸发工艺形成金属Ni/Au，金属厚度分别为10nm/100nm；之后，采用标准剥离程序剥离金属，并采用AG610快速退火炉在氮气氛围中进行合金，合金温度为500℃，合金时间为1分钟。
在形成第二阳极之后，还包括：
本发明一些实施例中，形成第二阳极80之后，如图14所示，还包括：在所述阴极60表面形成引出电极层90。
本发明的一些具体实施例中，先在第一半导体掺杂层10和阴极60表面形成光刻胶，对光刻胶进行曝光显影后形成光刻胶掩膜，该光刻胶掩膜暴露出阴极60，然后在光刻胶掩膜暴露出的阴极60表面形成如图14所示的引出电极层90。
可选地，该步骤中的光刻胶可以为AZP4330光刻胶，厚度为6μm～10μm；显影液可以为TMAH显影液。在曝光显影后同样采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，采用电镀工艺在阴极60表面形成引出电极层90，该引出电极层90的材料为金属Au。可选地，引出电极层90的厚度为1μm～5μm。其中，可以采用酸腐蚀液和HF酸处理结合的方式刻蚀起镀层。
可选地，去除光刻胶掩膜的过程为：采用RIE刻蚀机进行干法去胶10分钟，丙酮溶液放置70度加热台加热浸泡30分钟后放入乙醇溶液超声清洗5分钟，去离子水冲洗，氮气吹干。
形成引出电极层90之后，如图15所示，至少在第三半导体掺杂层50和阴极60之间形成绝缘介质层70。具体地，可以采用PECVD工艺在第三半导体掺杂层50、第二阳极80和引出电极层90表面以及第三半导体掺杂层50和阴极60之间形成绝缘介质层，然后采用F基ICP刻蚀机对绝缘介质层进行开孔，暴露出第二阳极80和引出电极层90。
S105：对衬底的部分区域进行刻蚀，以暴露出第二半导体掺杂层；
本发明一些实施例中，可以采用CMP抛光机对衬底30进行背面研磨抛光，采用F基ICP刻蚀机对衬底30进行刻蚀开孔，形成如图16所示的台面结构。
S106：在暴露出的第二半导体掺杂层表面形成第一阳极；
本发明一些实施例中，可以先在暴露出的第二半导体掺杂层20表面形成光刻胶，进行曝光显影后形成光刻胶掩膜，该光刻胶掩膜暴露出待形成第一阳极的区域，之后在暴露出待形成第一阳极区域的第二半导体掺杂层20表面形成如图17所示的第一阳极40。
可选地，该步骤中的光刻胶可以为AZP4330光刻胶，厚度为5μm～8μm；显影液可以为AZ显影液。在曝光显影后同样采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，形成光刻胶掩膜之后，将形成光刻胶掩膜的结构放置在盐酸溶液中，对形成光刻胶掩膜的结构的表面进行了处理，并采用去离子水进行了冲洗，采用氮气进行了吹干。
可选地，第二阳极80包括Ni/Au、Pt/Ti/Au、Al/Ni/Au或TiN等金属，如第二阳极80为Ni/Au金属合金，或者为Pt/Ti/Au金属合金、Al/Ni/Au金属合金或TiN金属。同样，各层金属可以采用蒸发工艺、射频溅射或磁控溅射工艺形成。
一个具体实施例中，可以采用电子束蒸发工艺形成金属Ni/Au，金属厚度分别为10nm/100nm；之后，采用标准剥离程序剥离金属，并采用AG610快速退火炉在氮气氛围中进行合金，合金温度为500℃，合金时间为1分钟。
本发明实施例中，第一阳极40、第三半导体掺杂层20、第一半导体掺杂层10和阴极60构成第一个二极管，第二阳极80、第二半导体掺杂层20、第一半导体掺杂层10和阴极60构成第二个二极管，第一个二极管和第二个二极管并联，从而可以在不扩展晶圆面积的情况下，通过在衬底30另一侧制造第二个二极管的方式，实现了两个二极管的并联，提高了功率器件的功率密度，降低了功率器件的制造成本。并且，由于两个二极管之间的导通距离较短，即两个二极管的阴极为同一电极，因此，本发明中的功率器件具有较低的寄生参数和较高的电流通过能力，使得功率器件的性能更优异。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种功率器件模块，其特征在于，包括：
第一半导体掺杂层；
位于所述第一半导体掺杂层一侧表面的第二半导体掺杂层，所述第二半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度；
位于所述第二半导体掺杂层背离所述第一半导体掺杂层一侧表面的衬底和第一阳极；
位于所述第一半导体掺杂层另一侧表面的第三半导体掺杂层、阴极和绝缘介质层，所述第三半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度，所述绝缘介质层至少位于所述阴极与所述第三半导体掺杂层之间；
位于所述第三半导体掺杂层表面的第二阳极；
其中，所述第一阳极、所述第三半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第一个二极管，所述第二阳极、所述第二半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第二个二极管，所述第一个二极管和所述第二个二极管并联。
2.根据权利要求1所述的功率器件模块，其特征在于，所述第三半导体掺杂层背离所述第一半导体掺杂层的一侧具有工作区和终端区，所述终端区围绕所述工作区设置，所述第二阳极覆盖所述工作区和所述终端区的部分区域。
3.根据权利要求1所述的功率器件模块，其特征在于，至少部分绝缘介质层围绕所述第三半导体掺杂层和所述第二阳极设置，所述阴极围绕所述至少部分绝缘介质层设置。
4.根据权利要求1所述的功率器件模块，其特征在于，还包括位于所述阴极表面的引出电极层。
5.根据权利要求1所述的功率器件模块，其特征在于，所述第一半导体掺杂层、所述第二半导体掺杂层和所述第三半导体掺杂层都为N型氮化镓层。
6.根据权利要求5所述的功率器件模块，其特征在于，所述第二半导体掺杂层的掺杂浓度的数量级为1E15cm-3，所述第一半导体掺杂层的掺杂浓度的数量级为1E19cm-3，所述第三半导体掺杂层的掺杂浓度的数量级为1E15cm-3；所述第二半导体掺杂层的厚度为5μm～10μm，所述第一半导体掺杂层的厚度为1μm～6μm，所述第三半导体掺杂层的厚度为5μm～10μm。
7.根据权利要求1所述的功率器件模块，其特征在于，所述阴极包括Ti/Al/Ni/Au、Ti/Ni/Ti/Au、Ti/Al/Pt/Au、Ti/Al/Mo/Au或Ti/Al/Ti；
所述第一阳极或所述第二阳极包括Ni/Au、Pt/Ti/Au、Al/Ni/Au或TiN。
8.一种功率器件模块的制作方法，其特征在于，应用于权利要求1～7任一项所述的功率器件模块，所述制作方法包括：
提供外延结构，所述外延结构包括衬底，位于所述衬底一侧表面的第二半导体掺杂层、第一半导体掺杂层和第三半导体掺杂层，所述第二半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度，所述第三半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度；
对第三半导体掺杂层的部分区域进行刻蚀，以暴露出第一半导体掺杂层；
在暴露出的所述第一半导体掺杂层表面形成阴极；
在所述第三半导体掺杂层表面形成第二阳极，至少在所述第三半导体掺杂层和所述阴极之间形成绝缘介质层；
对衬底的部分区域进行刻蚀，以暴露出第二半导体掺杂层；
在暴露出的所述第二半导体掺杂层表面形成第一阳极；
其中，所述第一阳极、所述第三半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第一个二极管，所述第二阳极、所述第二半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第二个二极管，所述第一个二极管和所述第二个二极管并联。
9.根据权利要求8所述的方法，其特征在于，对第三半导体掺杂层的部分区域进行刻蚀之前，还包括：
在所述第三半导体掺杂层背离所述第一半导体掺杂层的一侧进行离子注入形成终端区。
10.根据权利要求8所述的方法，其特征在于，在形成第二阳极之后，还包括：
在所述阴极表面形成引出电极层。
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