JP3766799B2

JP3766799B2 - 半導体装置の製造方法

Info

Publication number: JP3766799B2
Application number: JP2001384261A
Authority: JP
Inventors: 靖雄山口; 邦宏中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-12-18
Filing date: 2001-12-18
Publication date: 2006-04-19
Anticipated expiration: 2021-12-18
Also published as: US20030113982A1; JP2003188296A; US6734040B2

Description

【０００１】
【発明の属する技術分野】
本発明は気密封止した半導体装置に関し、さらに詳しくは、半導体基板の表面に形成されたセンサ素子を空隙を介して被覆するキャップを有する容量式加速度センサ等として使用される半導体装置に関する。
【０００２】
【従来の技術】
表面型の容量式加速度センサでは、加速度センサウェーハ上に配置されたセンサ素子をキャップウェーハで被覆しており、キャップウェーハはウェーハ単位でセンサ素子に接合される。
【０００３】
図８乃至図１１は、従来の容量式加速度センサを模式的に示したものである。
図８及び図９は、加速度センサウェーハ１及び加速度センサ素子３をそれぞれ示しており、多数の加速度センサ素子３が、加速度センサウェーハ１上の加速度センサ素子配置部２（図８のハッチング部）に配置され接合される。図９は、互いに隣接配置された９個の加速度センサ素子３を示しており、加速度センサ素子３の各々には、外部に電気信号を取り出すための複数（図２では五つ）の加速度センサ素子電極部４が１列に配列されている。
【０００４】
図１０は、図９の加速度センサ素子３に接合されるキャップウェーハ５を示しており、同一方向に延びる多数のシリコン抜き部６が穿設され、隣接するシリコン抜き部６の間にはシリコン残し部７が設けられている。このキャップウェーハ５は、加速度センサウェーハ１とは別々に加工、製造され、加速度センサ素子３に重ね合わせて接合される。
【０００５】
図１１に示されるように、重ね合わせに際し、加速度センサ素子電極部４は外部に電気信号を取り出すための空隙を必要とし、この空隙として上記シリコン抜き部６が使用される。また、多数の加速度センサ素子３は同一方向に配列され、加速度センサ素子電極部４も所定の間隔で複数の列が直線状に配置されるため、キャップウェーハ５においても、シリコン抜き部６が加速度センサ素子電極部４の列間隔と同一間隔で同一方向に配列されている。
【０００６】
【発明が解決しようとする課題】
したがって、キャップウェーハ５においては、細い短冊状のシリコン抜き部６とシリコン残し部７が交互に並ぶことになり、キャップウェーハ５の製造時に割れやすいという問題や、接合が高温下（４５０℃程度）で行われることから、接合時に熱によって細い短冊部が歪みやすく接合が十分に行えないという問題があった。
【０００７】
本発明は、従来技術の有するこのような問題点に鑑みてなされたものであり、接合時の信頼性及び強度を向上させることにより特性精度を向上させることのできる半導体装置の製造方法を提供することを目的としている。
【０００８】
本発明の別の目的は、小型化あるいはコストダウンを達成することのできる半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明のうちで請求項１に記載の発明は、気密封止した半導体素子を有する半導体装置の製造方法であって、キャップウェーハの片面における半導体素子に対応する部分に第１のザグリ部を形成するとともに、キャップウェーハの前記片面における半導体素子の電極部に対応する部分に第１のザグリ部より深い第２のザグリ部を形成し、キャップウェーハを選択的に加工してキャップウェーハを貫通する複数のシリコン抜き部を形成することにより該複数のシリコン抜き部の間に第１の方向に延び第１のザグリ部を有する複数列の第１のシリコン残し部と第１の方向とは直交する第２の方向に延び第２のザグリ部を有する複数列の第２のシリコン残し部とをキャップウェーハに形成し、第１のザグリ部が半導体ウェーハに接合された半導体素子上に位置するとともに、第１及び第２のシリコン残し部の間に形成されたシリコン抜き部及び第２のザグリ部が半導体素子の電極部上に位置するようにキャップウェーハを半導体ウェーハに接合し、次にキャップウェーハを所定の厚さまで研磨することにより半導体素子を第１のザグリ部に気密封止する一方、第２のシリコン残し部を除去して半導体素子の電極部を開口するようにしたことを特徴とする。
【００１０】
なお、特開平７−２０１４７号公報には、半導体加速度センサの製造方法が開示されているが、上下ストッパウェーハとセンサウェーハとをシール用接着剤を格子状パターンに塗布して接着したもので、本願発明とは構成において異なるものである。
【００１１】
また、特開平２−３７７７９号公報にも、半導体加速度センサの製造方法が開示されているが、半導体センサ部の素子パターン形成に際し、各素子の裏面の溝エッチング部分がウェーハ裏面で連続してつながらないようにウェーハ上の素子パターンを形成したもので、この方法も本願発明とは構成において異なっている。
【００１２】
また、請求項２に記載の発明は、第２のシリコン残し部とダイシングラインを一致させ、第２のシリコン残し部に沿ってダイシングを行うようにしたことを特徴とする。
【００１４】
なお、特開平１０−４１９９号公報には、ダイシング用の切断刃が半導体ウェーハを切断する際に生じるチッピングを防止するために、半導体ウェーハを冷凍により固定したもので、請求項２に記載の発明は、この公報には開示されていない。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
本発明は、気密封止した半導体装置を製造するために使用されるが、以下の実施の形態では容量式加速度センサを例に取り説明する。
【００１７】
実施の形態１．
図１は、本発明の実施の形態１にかかる容量式加速度センサに取り付けられるキャップウェーハ５を示しており、第１の方向（図１では水平方向）に等間隔で延びる複数列の第１のシリコン残し部７ａと、この第１のシリコン残し部７ａを補強するために、第１の方向とは直交する第２の方向（図１では垂直方向）に等間隔で延びる複数列の第２のシリコン残し部７ｂが形成されている。
【００１８】
なお、多数の加速度センサ素子３が加速度センサウェーハ１上の加速度センサ素子配置部２に接合されるとともに、加速度センサウェーハ１とは別々に加工、製造されたキャップウェーハ５が加速度センサ素子３に重ね合わせて接合されるようにした構成等については、図８乃至図１１に示される従来例と同一なので、その説明は省略する。
【００１９】
図１のキャップウェーハ５においては、補強用の第２のシリコン残し部７ｂを設けたことで、図１０の従来例のような短冊状のシリコン残し部７がなく、十分な強度があることから、キャップウェーハ５の製造時における割れの発生を防止することができる。また、接合時においても、熱による歪がなく、特に細い短冊部の横方向の捩れに対して、ほとんど影響を受けることなく接合を行うことができる。
【００２０】
実施の形態２．
上述した実施の形態１においては、加速度センサ素子３は、加速度センサウェーハ１の加速度センサ素子配置部２に一様に配置されているため、補強用の第２のシリコン残し部７ｂの直下に位置する加速度センサ素子３は使用不能である。
【００２１】
本実施の形態は、このような使用不能な加速度センサ素子３をなくし、すべての加速度センサ素子３を使用可能にしたものである。
【００２２】
図２は、本実施の形態にかかるキャップウェーハ５の製造と接合までのフローを示しており、加速度センサウェーハ１の製造方法については省略している。
【００２３】
まず、図２（ａ）に示されるように、加速度センサウェーハ１の片面（図２（ａ）では下面）の加速度センサ素子可動部８（図２（ｇ１）参照）に対応する部分以外の部分に、写真製版によりレジスト膜（図示せず）を形成した後、このレジスト膜を用いて下地のシリコン酸化膜あるいはシリコン窒化膜を所望の形状に加工する。次に、図２（ｂ）に示されるように、この酸化膜あるいは窒化膜をシリコンエッチングマスク９として使用して、エッチング加工により２〜１００μｍ程度の深さで掘り下げ、第１のザグリ部１０を形成する。
【００２４】
同様にして、図２（ｃ）に示されるように、加速度センサウェーハ１の片面の加速度センサ素子電極部４に対応する部分以外の部分に、写真製版によりレジスト膜（図示せず）を形成した後、このレジスト膜を用いて下地のシリコン酸化膜あるいはシリコン窒化膜を所望の形状に加工する。さらに、図２（ｄ）に示されるように、この酸化膜あるいは窒化膜をシリコンエッチングマスク１１として使用して、エッチング加工により第１のザグリ部１０より深い１０〜２００μｍ程度の深さで掘り下げ、第２のザグリ部１２を形成する。
【００２５】
次に、図２（ｅ）に示されるように、加速度センサウェーハ１の片面に酸化膜あるいは窒化膜のシリコンエッチングマスク１３を形成するとともに、その反対面の加速度センサ素子電極部４に対応する部分以外の部分に、写真製版によりレジスト膜（図示せず）を形成した後、このレジスト膜を用いて下地のシリコン酸化膜あるいはシリコン窒化膜を所望の形状に加工する。さらに、この酸化膜あるいは窒化膜をシリコンエッチングマスク１４として使用して、図２（ｆ１）に示されるように、エッチング加工により掘り下げ、貫通してシリコン抜き部６を形成する。なお、図２（ｆ１）は図３の線Ａ−Ａに沿った断面図であり、図２（ｆ２）は図３の線Ｂ−Ｂに沿った断面図である。図２（ｆ２）に示されるように、キャップウェーハ５の一部分はシリコンの残し部としておき、この部分を第１のシリコン残し部７ａの補強用シリコン残し部７ｂとして形成する。
【００２６】
その後、エッチングマスクをすべて除去し、図２（ｇ１）及び（ｇ２）に示されるように、加速度センサウェーハ１とキャップウェーハ５を一体的に接合した後、破線で示される部分まで研磨し、図２（ｈ１）及び（ｈ２）に示されるように、キャップウェーハ５を薄くするとともに、加速度センサ素子電極部４を貫通（開口）させる。
【００２７】
図４は、研磨後の加速度センサを示しており、図５は、その一部を拡大したものである。両図において、７ｃは研磨後に残った第２のシリコン残し部７ｂの残存部である。
【００２８】
上述した実施の形態１においては、補強用の第２のシリコン残し部７ｂの直下に位置する加速度センサ素子３は使用不能であったが、本実施の形態では、上述したように、加速度センサウェーハ１とキャップウェーハ５を接合後、キャップウェーハ５を所定の厚さまで研磨して補強用の第２のシリコン残し部７ｂを除去したので、すべての加速度センサ素子３が使用可能になる。
【００２９】
実施の形態３．
上述した実施の形態２においては、エッチング加工の特性上、シリコン残し部７ｂの残存部７ｃが現れ、加速度センサ素子電極部４と重なって、組立て工程において行われるワイヤボンディングで干渉を起こすことがある。干渉を避けるためには、シリコン残し部７ｂの残存部７ｃと加速度センサ素子電極部４との間隔を広くする必要があるが、この間隔を広くするとチップサイズが大きくなる。
【００３０】
そこで、本実施の形態では、図６に示されるように、チップを切り出すダイシング工程において、補強用の第２のシリコン残し部７ｂとダイシングライン１５を一致させ、第２のシリコン残し部７ｂに沿ってダイシングを行うことによりシリコン残し部７ｂの残存部７ｃをなくすようにしている。
【００３１】
この場合、第２のシリコン残し部７ｂすなわちダイシングライン１５を各加速度センサ素子３の電極と一致しないようにし、電極と電極の間を通るように設定する。
【００３２】
実施の形態４．
本実施の形態では、キャップウェーハ５の全領域においてシリコン抜き部６を形成しないように、キャップウェーハ５を加工している。すなわち、キャップウェーハ５の全領域において、図２（ｅ）に示される断面形状となるようにキャップウェーハ５は加工される。
【００３３】
図７は、加速度センサ素子３とキャップウェーハ５を接合した後の１チップ分の斜視図であり、図２に示されるキャップウェーハ加工において、図２（ｆ１）のエッチング加工を削除したものである。さらに、キャップウェーハ５の加工において、シリコン抜き部６を形成しないため、上述した実施の形態１〜３におけるキャップウェーハ５よりも強度は大きくなる。
【００３４】
実施の形態５．
本実施の形態では、キャップウェーハ５のシリコン抜き部６をウェットエッチングにより加工している。
【００３５】
ウェットエッチングによるキャップウェーハ５の加工の場合、シリコンが図２に示されるような結晶方位を有しているため、シリコン抜き部６の側面はテーパー角を持った形状になる。
【００３６】
実施の形態６．
本実施の形態では、キャップウェーハ５のシリコン抜き部６をドライエッチングにより加工している。
【００３７】
ドライエッチングによるキャップウェーハ５の加工の場合、実施の形態５と異なり、シリコンの結晶面方位に関係なく行うことができ、ウェットエッチング時に生じる結晶面方位特有の形状にならないので、実施の形態５におけるシリコン抜き部６のテーパー状側面は現れることがなく、シリコン抜き部６の側面は垂直な側壁となる。したがって、マスクパターンの形状で加工できるので、設計が容易で実施の形態５のようにテーパー角で生じる形状分を考慮する必要がなく、チップサイズを小型化することが可能である。
【００３８】
なお、上記実施の形態は、容量式加速度センサを例に取り説明したが、本発明は加速度センサに限定されるものではなく、物理量を計測するための圧力センサ等の物理量センサや、アクチュエータ等のように半導体素子部が可動の半導体装置にも適用可能である。
【００３９】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
本発明のうちで請求項１に記載の発明によれば、第１の方向に延びる複数列の第１のシリコン残し部と第１の方向とは直交する第２の方向に延びる複数列の第２のシリコン残し部とをキャップウェーハに形成し、第１のシリコン残し部を第２のシリコン残し部により補強したので、これまでキャップウェーハの製造時に発生していた搬送やハンドリングによるウェーハの割れが防止されるとともに、接合時においても熱による歪、特に細い短冊部の横方向の捩れによる影響をほとんど受けることなく接合を行うことができる。したがって、接合時の信頼性及び強度が向上し特性精度の高い半導体装置を提供することができる。
【００４０】
また、キャップウェーハを半導体素子に接合した後、キャップウェーハを研磨することにより第２のシリコン残し部を除去するようにしたので、半導体ウェーハの全領域に設けられた全ての半導体素子が使用可能となり、歩留まりが向上する。
【００４１】
さらに、請求項２に記載の発明によれば、第２のシリコン残し部とダイシングラインを一致させ、第２のシリコン残し部に沿ってダイシングを行うようにしたので、チップサイズの小型化ひいてはコストダウンを達成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる容量式加速度センサに取り付けられるキャップウェーハの平面図である。
【図２】本発明の実施の形態２にかかる容量式加速度センサの製造工程を示す概略断面図である。
【図３】図２（ｆ１）及び（ｆ２）に示されるキャップウェーハの部分斜視図である。
【図４】キャップウェーハを研磨した後の加速度センサの部分斜視図である。
【図５】図４の部分拡大斜視図である。
【図６】本発明の実施の形態３にかかる容量式加速度センサの部分斜視図である。
【図７】本発明の実施の形態４にかかる容量式加速度センサの部分斜視図である。
【図８】従来の容量式加速度センサに使用されるセンサウェーハの平面図である。
【図９】図８のセンサウェーハに接合されるセンサ素子の斜視図である。
【図１０】図９のセンサ素子に接合されるキャップウェーハの平面図である。
【図１１】図８のセンサウェーハに図１０のキャップウェーハを重ね合わせた状態を示す縦断面図である。
【符号の説明】
１加速度センサウェーハ、２加速度センサ素子配置部、
３加速度センサ素子、４加速度センサ素子電極部、
５キャップウェーハ、６シリコン抜き部、
７ａ第１のシリコン残し部、７ｂ第２のシリコン残し部、
８加速度センサ素子可動部、９エッチングマスク、１０ザグリ部、
１１エッチングマスク、１２ザグリ部、１３エッチングマスク、
１４エッチングマスク、１５ダイシングライン

Claims

気密封止した半導体素子を有する半導体装置の製造方法であって、
キャップウェーハの片面における半導体素子に対応する部分に第１のザグリ部を形成するとともに、キャップウェーハの前記片面における半導体素子の電極部に対応する部分に第１のザグリ部より深い第２のザグリ部を形成し、キャップウェーハを選択的に加工してキャップウェーハを貫通する複数のシリコン抜き部を形成することにより該複数のシリコン抜き部の間に第１の方向に延び第１のザグリ部を有する複数列の第１のシリコン残し部と第１の方向とは直交する第２の方向に延び第２のザグリ部を有する複数列の第２のシリコン残し部とをキャップウェーハに形成し、第１のザグリ部が半導体ウェーハに接合された半導体素子上に位置するとともに、第１及び第２のシリコン残し部の間に形成されたシリコン抜き部及び第２のザグリ部が半導体素子の電極部上に位置するようにキャップウェーハを半導体ウェーハに接合し、次にキャップウェーハを所定の厚さまで研磨することにより半導体素子を第１のザグリ部に気密封止する一方、第２のシリコン残し部を除去して半導体素子の電極部を開口するようにしたことを特徴とする半導体装置の製造方法。
上記第２のシリコン残し部とダイシングラインを一致させ、上記第２のシリコン残し部に沿ってダイシングを行うようにした請求項１に記載の半導体装置の製造方法。