JPH03210478A - 半導体加速度センサ - Google Patents
半導体加速度センサInfo
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Classifications
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
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- G01P2015/0828—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass the mass being of the paddle type being suspended at one of its longitudinal ends
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Pressure Sensors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、バッチ処理で形成可能な半導体加速度セン
サのストッパ構造に関する。
サのストッパ構造に関する。
（従来の技術）
従来の半導体加速度センサとしては、例えば第６図に示
すようなものがある。詳しくはＩＥ＝Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ ｖｏｌ、ＥＤ−２６、Ｎｏ、１２
、Ｐ、１９１１、Ｄｅｃ、１７７９″Ａ Ｂａｔｃｈ
ＦａｂｒｉｃａｔｅｄＳｉｌｉｃｏｎ Ａｃｃｅ
ｌｅｒｏｍｅｔｅｒに述べられている。
すようなものがある。詳しくはＩＥ＝Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ ｖｏｌ、ＥＤ−２６、Ｎｏ、１２
、Ｐ、１９１１、Ｄｅｃ、１７７９″Ａ Ｂａｔｃｈ
ＦａｂｒｉｃａｔｅｄＳｉｌｉｃｏｎ Ａｃｃｅ
ｌｅｒｏｍｅｔｅｒに述べられている。
第６図（ａ）（ｂ）（ｃ）において、２１はＳｉ基板、
２２は片持ばり、２３はＳｉおもり、２４は空隙である
。
２２は片持ばり、２３はＳｉおもり、２４は空隙である
。
第６図（ａ）（ｂ）（ｃ）に示す半導体加速度センサに
おいては、加速度が加わったときにＳｔおもり２３が偏
位し、そのためＳｉ片持ばり２２に歪を生ずる。このＳ
ｉ片持ばり２２の表面にはピエゾ抵抗２５が形成されて
おり、片持ばり２２に歪を生ずるとピエゾ抵抗効果にお
りピエゾ抵抗２５の抵抗値が変化する。この抵抗値の変
化を検出することによって、加速度を検出することがで
きる。
おいては、加速度が加わったときにＳｔおもり２３が偏
位し、そのためＳｉ片持ばり２２に歪を生ずる。このＳ
ｉ片持ばり２２の表面にはピエゾ抵抗２５が形成されて
おり、片持ばり２２に歪を生ずるとピエゾ抵抗効果にお
りピエゾ抵抗２５の抵抗値が変化する。この抵抗値の変
化を検出することによって、加速度を検出することがで
きる。
またチップ実装構造としては第７図（ａ）（ｂ）に示す
ような構造が示されている。これは落下等の過大加速度
による片持ばり折れを防ぐための構造であり、Ｓｉ片持
ばり２２、Ｓｉおもり２３を有するＳｔ基板２１を空隙
２４を介して下部ストッパ３１及び、上部ストッパ３２
の２つのストッパではさんだ構造となっている。
ような構造が示されている。これは落下等の過大加速度
による片持ばり折れを防ぐための構造であり、Ｓｉ片持
ばり２２、Ｓｉおもり２３を有するＳｔ基板２１を空隙
２４を介して下部ストッパ３１及び、上部ストッパ３２
の２つのストッパではさんだ構造となっている。
また、第８図（ａ）（ｂ）（ｃ）に示す構造のものもあ
る。Ｓｉおもり部１２は、Ｓｔ支持部１１と一体の突起
部１６に対してＳｉおもり部１２と一体の突起部１５が
当接することによりストッパ部が構成されている。
る。Ｓｉおもり部１２は、Ｓｔ支持部１１と一体の突起
部１６に対してＳｉおもり部１２と一体の突起部１５が
当接することによりストッパ部が構成されている。
なお第８図（ａ）（ｂ）（ｃ）において、１１はＳｔ支
持部、１３はＳｉ片持ばり、１４はピエゾ抵抗、１７は
空隙である。又、α１は第８図（ａ）で紙の裏面に向う
加速度、α２は表面に向う加速度である。
持部、１３はＳｉ片持ばり、１４はピエゾ抵抗、１７は
空隙である。又、α１は第８図（ａ）で紙の裏面に向う
加速度、α２は表面に向う加速度である。
さらに、第９図（ａ）（ｂ）に示す構造のものもある。
これらの図において、１１゛は質量部（Ｓｉおもり部）
、１２”は支持フレーム部（支持部）、１３−はポリＳ
ｉ部、１４″は第１ビーム（ストッパ）、１５−は第２
ビーム（ストッパ）１６−はギャップ（空隙）、１７−
はピエゾ抵抗である。
、１２”は支持フレーム部（支持部）、１３−はポリＳ
ｉ部、１４″は第１ビーム（ストッパ）、１５−は第２
ビーム（ストッパ）１６−はギャップ（空隙）、１７−
はピエゾ抵抗である。
従来のものは以上に示す構造により加速度を検出するこ
とができるものである。
とができるものである。
（発明が解決しようとする課題）
しかしながら、このような従来の第６図（ａ）（ｂ）（
ｃ）に示すような半導体加速度センサにあっては、スト
ッパがないので、落下等の過大加速時に片持ばりが折損
するという問題がある。この問題を解決するものとして
第７図〜第９図に示すものがある。
ｃ）に示すような半導体加速度センサにあっては、スト
ッパがないので、落下等の過大加速時に片持ばりが折損
するという問題がある。この問題を解決するものとして
第７図〜第９図に示すものがある。
しかしながら、このような従来の第７図（ａ）（ｂ）に
示すような半導体加速度センサにあっては、過大加速度
によりＳｉ片持ばりの破損を防ぐためのストッパをセン
サチップ形成後に付加する構造となっていたため、 ■センサチップ形成時およびストッパ形成するまでの間
、Ｓｉ片持ばりが破損し易く製造歩留が悪い。
示すような半導体加速度センサにあっては、過大加速度
によりＳｉ片持ばりの破損を防ぐためのストッパをセン
サチップ形成後に付加する構造となっていたため、 ■センサチップ形成時およびストッパ形成するまでの間
、Ｓｉ片持ばりが破損し易く製造歩留が悪い。
■センサチップ形成後、個別にストッパを取り付けてい
たため、実装コストが高い（半導体ウェハを用いたバッ
チ処理ができない）。
たため、実装コストが高い（半導体ウェハを用いたバッ
チ処理ができない）。
■上部ストッパ３２とＳｉおもり２３、下部ストッパ３
１とＳｌおもり２３の間隔中の精度が出しに＜＜、はり
部の設計によってはこれを数μｍ〜数１０μｍの精度で
制御する必要があり、高度の接着技術を必要とする。
１とＳｌおもり２３の間隔中の精度が出しに＜＜、はり
部の設計によってはこれを数μｍ〜数１０μｍの精度で
制御する必要があり、高度の接着技術を必要とする。
という問題点があった。
第８図（ａ）（ｂ）（ｃ）、第９図（ａ）（ｂ）に示す
ような構造により、上記の問題点の一部は解決されるも
のの、第８図（ａ）（ｂ）（ｃ）のものでは、ストッパ
としての突起部１５．１６がＳｉおもり部１２に比して
小さいうえ、ストッパの構造上、過大加速度が加わった
際、特定の突起部に応力が集中し易く、破損をまねき品
く、これは、製造歩留を低下させると同時に、使用中で
の故障の原因となるという問題点がある。
ような構造により、上記の問題点の一部は解決されるも
のの、第８図（ａ）（ｂ）（ｃ）のものでは、ストッパ
としての突起部１５．１６がＳｉおもり部１２に比して
小さいうえ、ストッパの構造上、過大加速度が加わった
際、特定の突起部に応力が集中し易く、破損をまねき品
く、これは、製造歩留を低下させると同時に、使用中で
の故障の原因となるという問題点がある。
又、第９図（ａ）（ｂ）のものではさらにストッパを基
板と一体の単結晶では形成できず、その強度、信頼性に
おいて充分でなく流体あるいは、固体突起部がおもり部
に直接作用しやすく破損を招きやすいという問題点があ
った。
板と一体の単結晶では形成できず、その強度、信頼性に
おいて充分でなく流体あるいは、固体突起部がおもり部
に直接作用しやすく破損を招きやすいという問題点があ
った。
この発明は、精度良好で耐衝撃度が高いストッパを内蔵
した、安価で、しかも信頼性の高い半導体加速度センサ
を提供することにより前記問題点を解決することを目的
としている。
した、安価で、しかも信頼性の高い半導体加速度センサ
を提供することにより前記問題点を解決することを目的
としている。
［発明の構成］
（Ｒ題を解決するための手段）
この発明は、前記目的を達成するため、加速度印加時に
ひずむ単数もしくは複数のはり部と前記はり部の先端に
設けられた単一のおもり部と、前記はり部の他端が接続
され、前記おもり部の外周を取り囲むように形成された
支持部とからなり前記おもり部の変位を検出する半導体
加速度センサにおいて、前記おもり部の上下の少なくと
も一方側に前記おもり部と所定の空隙を介して重なり合
うように該支持部と一体化した薄膜部が該おもり部を覆
う構成にて形成されているものである。
ひずむ単数もしくは複数のはり部と前記はり部の先端に
設けられた単一のおもり部と、前記はり部の他端が接続
され、前記おもり部の外周を取り囲むように形成された
支持部とからなり前記おもり部の変位を検出する半導体
加速度センサにおいて、前記おもり部の上下の少なくと
も一方側に前記おもり部と所定の空隙を介して重なり合
うように該支持部と一体化した薄膜部が該おもり部を覆
う構成にて形成されているものである。
（作用）
過大加速度が印加された場合、Ｓｉおもりがストッパ（
薄膜部）により受けとめられて、はり部の破損を防止す
ることは勿論であり、更に、ストッパがＳｉおちりを広
く覆う構成にしであるため、製造中の溶液等の流体の流
れをこのストッパが遮ぎり、これによりはり部の流体流
れによる応力を減少することができる。又、ストッパは
Ｓｉおもりを覆う広い面積を占めるため、センサチップ
製造中に形成でき従って実装工程を短縮でき安価となる
。
薄膜部）により受けとめられて、はり部の破損を防止す
ることは勿論であり、更に、ストッパがＳｉおちりを広
く覆う構成にしであるため、製造中の溶液等の流体の流
れをこのストッパが遮ぎり、これによりはり部の流体流
れによる応力を減少することができる。又、ストッパは
Ｓｉおもりを覆う広い面積を占めるため、センサチップ
製造中に形成でき従って実装工程を短縮でき安価となる
。
（実施例）
以下、この発明の一実施例を図面に基づいて説明する。
第１図（ａ）〜（ｉ）は、この発明の第１の実施例を示
す図である。
す図である。
まず構成を説明すると、ｓｉ単結晶基板１に一体的にＳ
ｉ片持ばり２、ＳＬおもり３が形成されＳｔおもり３の
上下にそれぞれ基板１と一体形の上部ストッパ（薄膜部
）３０１、下部ストッパ（薄膜部）４０１が形成されて
いる。４は空隙、１１は支持部（支持フレーム部）、２
４は空隙、２５はピエゾ抵抗、２４０は傾斜側面、４０
２は下部ストッパ支え、５０１及び８００は空隙である
。第１図＜１）で示すごとく、上部ストッパ３０１の厚
みやＳｌおもり３と上部ストッパ３０１の空隙６０２の
幅は数１０μｍ〜数μｍのオーダーで制御されており、
上部ストッパ３０１は基板１に充分堅固に一体化されて
いる。さらに上部ストッパ３０１の第１図（ａ）におけ
る左方へのはり出し長さならびに第１図（ｂ）における
形状は本図に限らず様々のバリエイジョンが考えられ、
Ｓｉ片持ばり２、Ｓｔおもり３の形状、ピエゾ抵抗２５
の作り込みとその他の制御回路部の作り込みに合わせて
充分フレキシブルに変更可能である。
ｉ片持ばり２、ＳＬおもり３が形成されＳｔおもり３の
上下にそれぞれ基板１と一体形の上部ストッパ（薄膜部
）３０１、下部ストッパ（薄膜部）４０１が形成されて
いる。４は空隙、１１は支持部（支持フレーム部）、２
４は空隙、２５はピエゾ抵抗、２４０は傾斜側面、４０
２は下部ストッパ支え、５０１及び８００は空隙である
。第１図＜１）で示すごとく、上部ストッパ３０１の厚
みやＳｌおもり３と上部ストッパ３０１の空隙６０２の
幅は数１０μｍ〜数μｍのオーダーで制御されており、
上部ストッパ３０１は基板１に充分堅固に一体化されて
いる。さらに上部ストッパ３０１の第１図（ａ）におけ
る左方へのはり出し長さならびに第１図（ｂ）における
形状は本図に限らず様々のバリエイジョンが考えられ、
Ｓｉ片持ばり２、Ｓｔおもり３の形状、ピエゾ抵抗２５
の作り込みとその他の制御回路部の作り込みに合わせて
充分フレキシブルに変更可能である。
例えば第１図（ｄ）に示すように配線、素子領域７００
を除いて３０１０のように最大限おおっても良いし、ま
た、第１図（ｅ）のごとく穴３０１２を所定部３０１１
に形成し、製造中でのエツチング洗浄等を容易とするた
めの液抜きとしても良い。なお第１図（ｅ）中、８０１
は空隙である。
を除いて３０１０のように最大限おおっても良いし、ま
た、第１図（ｅ）のごとく穴３０１２を所定部３０１１
に形成し、製造中でのエツチング洗浄等を容易とするた
めの液抜きとしても良い。なお第１図（ｅ）中、８０１
は空隙である。
また第１図（ｇ）のように上部ストッパ３０１を小さく
しかつ、必要に応じていくつか（図では３個）に分割し
ても良い。又第１図（ｈ）のようにしてもよい。これら
の上部ストッパ３０１は、図中水したｇ１方向の過大加
速度が印加された時Ｓｉおもり３の変位を止めＳｉ片持
ばり２が破壊に到ることを防止する。
しかつ、必要に応じていくつか（図では３個）に分割し
ても良い。又第１図（ｈ）のようにしてもよい。これら
の上部ストッパ３０１は、図中水したｇ１方向の過大加
速度が印加された時Ｓｉおもり３の変位を止めＳｉ片持
ばり２が破壊に到ることを防止する。
一方、下部ストッパ４０１も、それ自体の厚みやＳｉお
もり３との空隙５０１の幅は数１０μｍ〜数μｍのオー
ダーで制御されており、下部ストッパ４０１は基板１に
下部ストッパ支え４０２で連結され一体化されている。
もり３との空隙５０１の幅は数１０μｍ〜数μｍのオー
ダーで制御されており、下部ストッパ４０１は基板１に
下部ストッパ支え４０２で連結され一体化されている。
ｊ１１図（ａ）の底面図である第１図（Ｃ）に示すもの
は、支え４０２が６本である一例であり、この本数や形
は、ストッパを支えるための強度、加工時の制限により
決定すれば良く、例えば第１図（ｆ）の様なメツシュ状
に形成してもよい。第１図（ｆ）において、８０２．８
０３は空隙、４０１１は下部ストッパ、４０２１はメツ
シュ状の下部ストッパ支え、４０２２は穴、４１００は
小孔である。
は、支え４０２が６本である一例であり、この本数や形
は、ストッパを支えるための強度、加工時の制限により
決定すれば良く、例えば第１図（ｆ）の様なメツシュ状
に形成してもよい。第１図（ｆ）において、８０２．８
０３は空隙、４０１１は下部ストッパ、４０２１はメツ
シュ状の下部ストッパ支え、４０２２は穴、４１００は
小孔である。
第１図（ａ）に於て、下部ストッパ４０１は、図中に示
したｇ２方向の過大加速度が印加された時、Ｓｔおもり
３の変位を止めＳｉ片持ばり２が破壊に到ることを防止
する。製造法については後述するが！ｓ１図（ｆ）のス
トッパ部４０１１はこれをマスクにしたセルファライン
により、Ｓｉおもり３を選択エツチングすることにより
形成するためＳｉおもり３の下面形状とほぼ同一形状と
なる。なおこのストッパ４０１１に、エツチング時、洗
浄時にそれらを促進するために小孔４１００をうがっで
ある。
したｇ２方向の過大加速度が印加された時、Ｓｔおもり
３の変位を止めＳｉ片持ばり２が破壊に到ることを防止
する。製造法については後述するが！ｓ１図（ｆ）のス
トッパ部４０１１はこれをマスクにしたセルファライン
により、Ｓｉおもり３を選択エツチングすることにより
形成するためＳｉおもり３の下面形状とほぼ同一形状と
なる。なおこのストッパ４０１１に、エツチング時、洗
浄時にそれらを促進するために小孔４１００をうがっで
ある。
さらに、また、第１図（ｉ）に示すように上部ストッパ
８０００を１つの電極とし、おもり部３の上表層部８０
０２をもう１つの電極として静電容量ｃｌ ｃ２をと
りだし、印加加速度によるおもり部３の変位によるスペ
ース８００１の変化量に対応した、両極間の静電容量の
変化としてとりだし加速度を測定する方式とした構造の
静電容量型としてもよい。この方式によれば、ストッパ
は同時に電極としての役割も果すことになる。なお前記
電極８０００及び８００２は半導体ｎ型拡散層とし、他
の支持部等を含む基板８００３はＰ型半導体領域とする
。
８０００を１つの電極とし、おもり部３の上表層部８０
０２をもう１つの電極として静電容量ｃｌ ｃ２をと
りだし、印加加速度によるおもり部３の変位によるスペ
ース８００１の変化量に対応した、両極間の静電容量の
変化としてとりだし加速度を測定する方式とした構造の
静電容量型としてもよい。この方式によれば、ストッパ
は同時に電極としての役割も果すことになる。なお前記
電極８０００及び８００２は半導体ｎ型拡散層とし、他
の支持部等を含む基板８００３はＰ型半導体領域とする
。
第２図（ａ）（ｂ）は第２の実施例で、上部ストッパ３
１１の上部表面がピエゾ抵抗２５を形成するはり部２の
面と同一になっているもので、上面図（ｂ）に示すよう
に、両側の支持部１１の表面と連続した一平面となって
いるものである。３０はＳｔおちりである。上部ストッ
パ３１１の長さや形については第１図のものに比べれば
限定されるが様々なバリエイジョンが有ることはいうま
でもない。本構造は、主として製造法の差異により、第
１図に示すものと異なっている。下部ストッパ４０１は
第１図のものと同様であり、例えば第１図（ｃ）（ｆ）
に示すようになる。
１１の上部表面がピエゾ抵抗２５を形成するはり部２の
面と同一になっているもので、上面図（ｂ）に示すよう
に、両側の支持部１１の表面と連続した一平面となって
いるものである。３０はＳｔおちりである。上部ストッ
パ３１１の長さや形については第１図のものに比べれば
限定されるが様々なバリエイジョンが有ることはいうま
でもない。本構造は、主として製造法の差異により、第
１図に示すものと異なっている。下部ストッパ４０１は
第１図のものと同様であり、例えば第１図（ｃ）（ｆ）
に示すようになる。
この他、第３図（ａ）、（ｂ）、（ｃ）にて示すように
、必要に応じて、 （ａ）：下部ストッパのみ （ｂ）：第１図（ａ）の上部ストッパのみ（Ｃ）：第２
図（ａ）の上部ストッパのみの構造としてもよいことは
いうまでもない。
、必要に応じて、 （ａ）：下部ストッパのみ （ｂ）：第１図（ａ）の上部ストッパのみ（Ｃ）：第２
図（ａ）の上部ストッパのみの構造としてもよいことは
いうまでもない。
このようにすれば製造が容易となるものである。
次に製造法について述べる。第４図は第１図（ａ）（ｂ
）（ｃ）のものの製造法を示し、第５図は１２図（ａ）
（ｂ）のものの製造法を示す。
）（ｃ）のものの製造法を示し、第５図は１２図（ａ）
（ｂ）のものの製造法を示す。
まず、第４図（ａ） 〜（ｉ）により１１図（ａ）〜（
ｃ）のものを製造する第１の方法を説明する。
ｃ）のものを製造する第１の方法を説明する。
（ａ） 例えば、Ｓｉの１０Ω・ｃｍ（１００）方位
のＰ型Ｓｉ基板１０を用意し、この上に（２Ω・ＣＩＩ
Ｉ）ｎ型の第１のエピタキシャル層１００を堆積し、第
１図（ａ）の空隙２４となる可き処に２１層（例えば、
不純物濃度１０２１０２０ａ以上）をフォト工程とイオ
ン注入と熱拡散の方法により左ハツチで示すＰ＋拡散層
１０１を形成する。
のＰ型Ｓｉ基板１０を用意し、この上に（２Ω・ＣＩＩ
Ｉ）ｎ型の第１のエピタキシャル層１００を堆積し、第
１図（ａ）の空隙２４となる可き処に２１層（例えば、
不純物濃度１０２１０２０ａ以上）をフォト工程とイオ
ン注入と熱拡散の方法により左ハツチで示すＰ＋拡散層
１０１を形成する。
（ｂ） 第２のエピタキシャル層（２Ω・ｃａｎ型）
２００を堆積し、右ハツチで示す部分ｎ＋拡散層２０１
を形成する。
２００を堆積し、右ハツチで示す部分ｎ＋拡散層２０１
を形成する。
（Ｃ） 第３のエピタキシャル層（ｎ型２Ω・ｃｍ）
３００を堆積する。
３００を堆積する。
（ｄ） 第１図（ａ）の上部ストッパ部３０１となる
部分以外の各ｎ型Ｓｉ層１００，２００，３００ともエ
ツチングする。
部分以外の各ｎ型Ｓｉ層１００，２００，３００ともエ
ツチングする。
このとき、■マスク材として例えばＬＰＣＶＤ（Ｌｏｗ
Ｐｒｅｓｓｕｒｅ ＣｈｅｍｉｃａｌＶａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）Ｓｉ３Ｎ４又はＰＣＶＤ
（ｐ ｌ ａ ｓｍａ ＣＶＤ） Ｓ ｉ Ｎ膜等を
堆積する。
Ｐｒｅｓｓｕｒｅ ＣｈｅｍｉｃａｌＶａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）Ｓｉ３Ｎ４又はＰＣＶＤ
（ｐ ｌ ａ ｓｍａ ＣＶＤ） Ｓ ｉ Ｎ膜等を
堆積する。
■マスク材のパターン形状グをする。
■ｎｎ型Ｓｉ層００をＲＩＥ （リアクテイヴイオンエ
ッチング）により選択エツチングする（３０２が残る）
。
ッチング）により選択エツチングする（３０２が残る）
。
■ｎｎ型Ｓｉ層００を例えばＨＦ （４９，２３％水溶
液）：ＨＮＯ３（６９，５１％水溶液）：ＣＨ３Ｃ０Ｏ
Ｈ（９９％）−１：３：８（容量比）で３０２をマスク
として選択エツチングしｎ＋拡散層２０１の一部を選択
的に溶解しｎ＋拡散層２１１とする。
液）：ＨＮＯ３（６９，５１％水溶液）：ＣＨ３Ｃ０Ｏ
Ｈ（９９％）−１：３：８（容量比）で３０２をマスク
として選択エツチングしｎ＋拡散層２０１の一部を選択
的に溶解しｎ＋拡散層２１１とする。
（６） ｎ−エピタキシャル層（ｎ型Ｓｉ層）４００
を堆積する。このとき、ｉ′″埋込層４１０及び４２０
を形成する。但し、この層４１０及び４２０はパターン
形状としては例えば第４図（ｅ）゛に示すようなもので
、第１図（Ｃ）の下部ストッパ４０１及び下部ストッパ
支え４０２を形成するｎ型Ｓｉ層４００の下側を選択エ
ツチングするためのものである。
を堆積する。このとき、ｉ′″埋込層４１０及び４２０
を形成する。但し、この層４１０及び４２０はパターン
形状としては例えば第４図（ｅ）゛に示すようなもので
、第１図（Ｃ）の下部ストッパ４０１及び下部ストッパ
支え４０２を形成するｎ型Ｓｉ層４００の下側を選択エ
ツチングするためのものである。
更に、ピエゾ抵抗としてＰ″層２５を熱拡散法により形
成する。
成する。
（ｆ ） Ｌ Ｐ Ｇ Ｖ Ｄ ｌ：：より、窒化膜
（Ｓ ｉ３ Ｎ４ ）５００．５０１および５０２を堆
積する。ｐｃｖＤによりＳｉＮを堆積してもよい。但し
、この前に窒化膜５０２の下に、ピエゾ抵抗２５からの
信号とり出し回路および処理回路をＡｌ１又はＡｇ合金
を用いて形成してもよい。その際は、ＬＰＧＶＤ （Ｎ
ｕｓ ／Ｓ ｉ Ｈ２ＯＮ ２系ガスを用いてもＳＬ
Ｈ４／ Ｎ Ｈ３／ Ｈ２系ガスを用いても７００℃は
必要）でなく、ＰＣＶＤ （プラズマＣＶＤ）により堆
積される５ｉＮ（例えば、Ｓｉ／Ｎｕ３／Ｎ２系ガスを
用いた場合的３８０℃で堆積可能。）を用いる。
（Ｓ ｉ３ Ｎ４ ）５００．５０１および５０２を堆
積する。ｐｃｖＤによりＳｉＮを堆積してもよい。但し
、この前に窒化膜５０２の下に、ピエゾ抵抗２５からの
信号とり出し回路および処理回路をＡｌ１又はＡｇ合金
を用いて形成してもよい。その際は、ＬＰＧＶＤ （Ｎ
ｕｓ ／Ｓ ｉ Ｈ２ＯＮ ２系ガスを用いてもＳＬ
Ｈ４／ Ｎ Ｈ３／ Ｈ２系ガスを用いても７００℃は
必要）でなく、ＰＣＶＤ （プラズマＣＶＤ）により堆
積される５ｉＮ（例えば、Ｓｉ／Ｎｕ３／Ｎ２系ガスを
用いた場合的３８０℃で堆積可能。）を用いる。
なお、Ａｌ系でな（、より高温の融点を有するシリサイ
ド又は金属あるいはＹの合金を配線、電極に用いればこ
の限りでない。例えばＭｏ（ｍ。
ド又は金属あるいはＹの合金を配線、電極に用いればこ
の限りでない。例えばＭｏ（ｍ。
ｐ、（融点）２６１０℃） 、Ｗ （ｍ、ｐ、３４１０
） 、Ｔｉ （ｍ、ｐ、１６６８）Ｃｕ （ｍ、 ｐ
。
） 、Ｔｉ （ｍ、ｐ、１６６８）Ｃｕ （ｍ、 ｐ
。
１０８３）などである。
更に、窒化膜５００を第４図（ｆ）゛に示すようなバタ
ーニングを行ない、窒化膜５１０，５１１．５１２を形
成する。その際はフォト工程と熱リン酸によるエツチン
グ、又はフォト工程とＣＦ４系ガスによるドライエツチ
ングを行なう。
ーニングを行ない、窒化膜５１０，５１１．５１２を形
成する。その際はフォト工程と熱リン酸によるエツチン
グ、又はフォト工程とＣＦ４系ガスによるドライエツチ
ングを行なう。
（ｇ） 窒化膜５００のパターン化された窒化シリコ
ン膜をマスクとしてｎ型Ｓｉ層４００をＲＩＥ（リアク
テイヴイオンエッチング）により埋込層４１０の上端面
に到達するまでエツチングする。
ン膜をマスクとしてｎ型Ｓｉ層４００をＲＩＥ（リアク
テイヴイオンエッチング）により埋込層４１０の上端面
に到達するまでエツチングする。
次に、例えば（ｄ）項説明の１：３：８（ＨＦ：ＨＮＯ
３： ＣＨ３Ｃ００Ｈ）液で下部ストッパ支え４０２部
の上部に残存する埋込層４２０部を選択的にエツチング
し空隙４３０を形成する。このとき埋込層４１０の端部
も少しエツチングされ層４１１となるが、両側の食い込
みの和が支え４０２の巾より大きくなることはない。尚
、ＲＩＥのかわりにフッ酸系の液によるエツチングでも
可で例えば容量比１：２ニア （ＨＦ：ＨＮＯ３：ＣＨ
３Ｃ００Ｈ）によってもよい。
３： ＣＨ３Ｃ００Ｈ）液で下部ストッパ支え４０２部
の上部に残存する埋込層４２０部を選択的にエツチング
し空隙４３０を形成する。このとき埋込層４１０の端部
も少しエツチングされ層４１１となるが、両側の食い込
みの和が支え４０２の巾より大きくなることはない。尚
、ＲＩＥのかわりにフッ酸系の液によるエツチングでも
可で例えば容量比１：２ニア （ＨＦ：ＨＮＯ３：ＣＨ
３Ｃ００Ｈ）によってもよい。
（ｈ） アルカリエツチング液を用いるエレクトロケ
ミカルエツチング法（特開昭６１−９７５７２参照）に
より、第４図（ｆ）の窒化膜５１０及び５１２並びに層
４１１をマスクとしてエツチングし、空隙４４０を形成
し第１図（ａ）の空隙２４とする。この図で２ははり部
、１１は支持部、２１１はｎゝ拡散層である。このとき
窒化膜５１１の下では埋込層４１０が抜けているので窒
化膜５１１はマスクとならない。またｎ”Ｓｉ五層１１
はアルカリエツチング液にほとんど不溶である。
ミカルエツチング法（特開昭６１−９７５７２参照）に
より、第４図（ｆ）の窒化膜５１０及び５１２並びに層
４１１をマスクとしてエツチングし、空隙４４０を形成
し第１図（ａ）の空隙２４とする。この図で２ははり部
、１１は支持部、２１１はｎゝ拡散層である。このとき
窒化膜５１１の下では埋込層４１０が抜けているので窒
化膜５１１はマスクとならない。またｎ”Ｓｉ五層１１
はアルカリエツチング液にほとんど不溶である。
（ｉ） 例えば（ｄ）項説明の１：３：８液でｎ”拡
散層２１１、ｎ＋埋込層４１１を選択エツチングするこ
とにより空隙６０１．．６０２を形成する。窒化膜は必
要に応じて除去すればよい。これにより、Ｓ１片持ばり
２、Ｓｉおもり３、支持部１１、ピエゾ抵抗２５、上部
ストッパ３０１下部ストッパ４０１及び下部ストッパ支
え４０２が形成されることになる。
散層２１１、ｎ＋埋込層４１１を選択エツチングするこ
とにより空隙６０１．．６０２を形成する。窒化膜は必
要に応じて除去すればよい。これにより、Ｓ１片持ばり
２、Ｓｉおもり３、支持部１１、ピエゾ抵抗２５、上部
ストッパ３０１下部ストッパ４０１及び下部ストッパ支
え４０２が形成されることになる。
以上、（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）（
ｈ）（ｉ）による工程を説明したが、（ｄ）工程のｎ型
ｓｉ層３００．２０１の選択エツチング、（ｅ）工程の
ピエゾ抵抗（Ｐ＋層）２５の形成は、（ｆ）工程以降ど
の工程で行なってもよい。また、ｎ型Ｓｉ層を積む順序
も各ｎ型Ｓ五層を１００→４００→２００→３００の順
としても良いし、又、１００→２００→４００→３００
としても良いことは云うまでもない。
ｈ）（ｉ）による工程を説明したが、（ｄ）工程のｎ型
ｓｉ層３００．２０１の選択エツチング、（ｅ）工程の
ピエゾ抵抗（Ｐ＋層）２５の形成は、（ｆ）工程以降ど
の工程で行なってもよい。また、ｎ型Ｓｉ層を積む順序
も各ｎ型Ｓ五層を１００→４００→２００→３００の順
としても良いし、又、１００→２００→４００→３００
としても良いことは云うまでもない。
また、ｎ４″拡散層２０１は、口型Ｓｉ層２００を積ま
ずにｎ型Ｓ１層１００の表面付近に熱拡散層により形成
してもよい。ただ一般にｎ型Ｓｉ層２００を形成した方
がＳｔ片持ばり２の厚み、上部ストッパ３０１の厚み、
空隙６０２の巾等のコントロールは容易となる。また、
ｎ＋埋込層４１０の形成もｎ型Ｓｔ層４００の下（基板
側）にエピタキシャル膜（口型）を形成し熱拡散により
ｎゝ埋込層４１０を形成するようにしてもよい。また、
ｎ型Ｓｉ層２００をｎ＋層として堆積し、ｎゝ拡散層２
０１に相当する部分以外にＰ型不純物（Ｂ ｓ Ａ Ｉ
ＳＧ ａ等）を高濃度で拡散しＰ＋層としてもよい。
ずにｎ型Ｓ１層１００の表面付近に熱拡散層により形成
してもよい。ただ一般にｎ型Ｓｉ層２００を形成した方
がＳｔ片持ばり２の厚み、上部ストッパ３０１の厚み、
空隙６０２の巾等のコントロールは容易となる。また、
ｎ＋埋込層４１０の形成もｎ型Ｓｔ層４００の下（基板
側）にエピタキシャル膜（口型）を形成し熱拡散により
ｎゝ埋込層４１０を形成するようにしてもよい。また、
ｎ型Ｓｉ層２００をｎ＋層として堆積し、ｎゝ拡散層２
０１に相当する部分以外にＰ型不純物（Ｂ ｓ Ａ Ｉ
ＳＧ ａ等）を高濃度で拡散しＰ＋層としてもよい。
また、１：３：８液によるｎ＋層の選択エツチングのか
わりに他の選択エツチング法を用いてもよい。例えばフ
ッ酸溶液を用いるエレクトロケミカルエツチング法を用
いてもよい。（例えばＭ。
わりに他の選択エツチング法を用いてもよい。例えばフ
ッ酸溶液を用いるエレクトロケミカルエツチング法を用
いてもよい。（例えばＭ。
１、Ｊ、Ｔｈｅｕｎｉｓｓｅｎ：Ｊ、Ｅｌｅｃｔｒｏｃ
ｈｅｍｉｃａｌ Ｓｏｃ、１１９ （ｖｏｌ）Ｐ、３
５１ （１９７２）参照） また、ｎＷＩｓｉ層２００，３００の双方又は−方は多
結晶膜としてもよい（ＬＰＣＶＤなどにより形成する）
。この場合、ｎ型Ｓｔ層２００を多結晶膜とすれば、ｎ
型りｔ層３００は必然的に多結晶となる。Ｙの場合、ｎ
型Ｓｉ層２００と３００の間にエツチングストッパとし
て、例えば窒化膜を形成してもよい。つまり、（Ｌ）工
程におけるｎ＋拡散層２１１のエツチングによる空隙６
０２の形成に有効である。また、空隙６０２の巾によっ
ては、ｎ型Ｓｉ層２００を酸化膜等のシリコン結晶とは
エツチング特性の大巾に異なるもので形成し、ｎ“拡散
層２０１をＰＳＧ又はＢＳＧとしてｎ１拡散層２１１を
選択エツチングしてもよい。また、ｎ型Ｓｉ層２００を
単結晶とした場合でも、多結晶とした場合でもｎ＋拡散
層２１１を選択的に酸化し、酸化膜（ｎ＋拡散層）２０
１を選択エツチングしてもよい。さらにｎ型りｔ層４０
０を多結晶としてもよい。
ｈｅｍｉｃａｌ Ｓｏｃ、１１９ （ｖｏｌ）Ｐ、３
５１ （１９７２）参照） また、ｎＷＩｓｉ層２００，３００の双方又は−方は多
結晶膜としてもよい（ＬＰＣＶＤなどにより形成する）
。この場合、ｎ型Ｓｔ層２００を多結晶膜とすれば、ｎ
型りｔ層３００は必然的に多結晶となる。Ｙの場合、ｎ
型Ｓｉ層２００と３００の間にエツチングストッパとし
て、例えば窒化膜を形成してもよい。つまり、（Ｌ）工
程におけるｎ＋拡散層２１１のエツチングによる空隙６
０２の形成に有効である。また、空隙６０２の巾によっ
ては、ｎ型Ｓｉ層２００を酸化膜等のシリコン結晶とは
エツチング特性の大巾に異なるもので形成し、ｎ“拡散
層２０１をＰＳＧ又はＢＳＧとしてｎ１拡散層２１１を
選択エツチングしてもよい。また、ｎ型Ｓｉ層２００を
単結晶とした場合でも、多結晶とした場合でもｎ＋拡散
層２１１を選択的に酸化し、酸化膜（ｎ＋拡散層）２０
１を選択エツチングしてもよい。さらにｎ型りｔ層４０
０を多結晶としてもよい。
次に、第４図（ａ）、（ｂ）−１，（ｂ）−ＩＩ、（ｃ
）−１，（ｄ） 〜（ｉ）により第１図（ａ）〜（ｃ）
のものを製造する第２の方法を説明する。
）−１，（ｄ） 〜（ｉ）により第１図（ａ）〜（ｃ）
のものを製造する第２の方法を説明する。
なお、第１の方法と同一の工程の説明は省略し異なる工
程のみ説明する。
程のみ説明する。
（ｂ）−１ｎ型Ｓｔ層１００の表面を酸化することによ
り、熱酸化膜を形成し、ＳＬ片持ばり２の表面を含む表
面にのみ酸化シリコン層１１０を残す。この層１１０は
窒化シリコンでも良い。そして、エピタキシャル膜２０
０堆積する。但し、酸化シリコン層１１０の上はポリ（
多結晶）シリコン化した層２１０とする。
り、熱酸化膜を形成し、ＳＬ片持ばり２の表面を含む表
面にのみ酸化シリコン層１１０を残す。この層１１０は
窒化シリコンでも良い。そして、エピタキシャル膜２０
０堆積する。但し、酸化シリコン層１１０の上はポリ（
多結晶）シリコン化した層２１０とする。
（ｂ）−ｎ ０２層を形成する。即ち、ポリシリコン
中の０２層としてｎ＋ポリシリコン層２１１を形成し、
更に、エピタキシャル中のｎ＋層としてｎ＋拡散層２０
１を形成する。
中の０２層としてｎ＋ポリシリコン層２１１を形成し、
更に、エピタキシャル中のｎ＋層としてｎ＋拡散層２０
１を形成する。
（ｃ） −１エピタキシャル膜（ｎＷｌｓｉ層）３００
を堆積する。但し、ｎ＋ポリシリコン層２１１の上はポ
リシリコン化したポリシリコン層３１０となる。
を堆積する。但し、ｎ＋ポリシリコン層２１１の上はポ
リシリコン化したポリシリコン層３１０となる。
（ｄ） 前工程のポリシリコン層３１０、ポリシリコ
ン層２１０、酸化シリコン層１１０をエツチング除去す
る。ポリシリコンは、エピタキシャル層よりエツチング
容易である。方法は、第１の方法（ｄ）と同一でよい。
ン層２１０、酸化シリコン層１１０をエツチング除去す
る。ポリシリコンは、エピタキシャル層よりエツチング
容易である。方法は、第１の方法（ｄ）と同一でよい。
ｓ ｉ Ｏ，２は例えばＮＨ４Ｆ：ＨＦ−７：１．２５
℃のエツチング液で、５ｉ０２下のエピタキシャル層を
ほとんど溶解することなく選択溶解できる。
℃のエツチング液で、５ｉ０２下のエピタキシャル層を
ほとんど溶解することなく選択溶解できる。
このようにすることにより、この工程（ｄ）後にＳｔ片
持ばり２の厚みを精度良くコントロールでき、又、その
表面をより平坦化できる。
持ばり２の厚みを精度良くコントロールでき、又、その
表面をより平坦化できる。
その他の注意は、第１の方法と同一である。ただし、以
上に述べた第４図による方法は、（ｈ）（ｉ）工程で示
すように下部ストッパ４０１をマスクとして上方向きの
セルファライン的におもり部３、片持ばり２、上部スト
ッパ３０１を形成するようにしたものであるが、上部ス
トッパ３０１をマスクとした下方向きのセルファライン
工程により、おもり部３、片持ばり２、下部ストッパ４
０１を形成するようにしてもよいことは云うまでもない
。
上に述べた第４図による方法は、（ｈ）（ｉ）工程で示
すように下部ストッパ４０１をマスクとして上方向きの
セルファライン的におもり部３、片持ばり２、上部スト
ッパ３０１を形成するようにしたものであるが、上部ス
トッパ３０１をマスクとした下方向きのセルファライン
工程により、おもり部３、片持ばり２、下部ストッパ４
０１を形成するようにしてもよいことは云うまでもない
。
次に第５図（ａ）（ｆ）（ｇ）（ｈ）（ｉ）により′Ｍ
４２図（ａ）（ｂ）のものを製造する方法について述べ
る。
４２図（ａ）（ｂ）のものを製造する方法について述べ
る。
（ａ）例えば１０Ω・ｃＩｎＰ型ＳＬ基板（１００）を
用意する。その上にｎ＋埋込層１００２を形成しながら
、ｎ１２ｎえば２Ω・１の第１のエピタキシャル層１０
００を堆積する。このとき、黒く塗りつぶした部分のｎ
＋拡散層１００１を形成する。
用意する。その上にｎ＋埋込層１００２を形成しながら
、ｎ１２ｎえば２Ω・１の第１のエピタキシャル層１０
００を堆積する。このとき、黒く塗りつぶした部分のｎ
＋拡散層１００１を形成する。
（ｆ）■下部ストッパ用のｎ＋埋込層４１００、下部ス
トッパ支え用のｎ＋埋込層４２００ （パターンは、例
えば第４図（ｅ″）と同様）を形成しながら、ｎ型エピ
タキシャル層４０００を形成する。
トッパ支え用のｎ＋埋込層４２００ （パターンは、例
えば第４図（ｅ″）と同様）を形成しながら、ｎ型エピ
タキシャル層４０００を形成する。
■ピエゾ抵抗用Ｐ“層２５を形成する。
■Ｌ Ｐ ＣＶ Ｄ ｌ：： ヨり窒化膜（Ｓｉ３Ｎ４
膜）５０００．５００１を堆積し ■窒化膜５０００に対して第４図（ｆ）工程と同様に１
１４図（ｆ゛）に示すパターニングで行なう。
膜）５０００．５００１を堆積し ■窒化膜５０００に対して第４図（ｆ）工程と同様に１
１４図（ｆ゛）に示すパターニングで行なう。
（ｇ）パターン化された窒化膜５０００をマスクとして
エピタキシャル層４０００を例えばＲＩＥによりｎ１埋
込層４１００，４２００に到達するまでエツチングし下
部ストッパ４０１０及び下部ストッパ支え４０２０用の
上部空隙４３００を形成する。ＲＩＥのかわりにフッ酸
系の液によるエツチングでも勿論面である。
エピタキシャル層４０００を例えばＲＩＥによりｎ１埋
込層４１００，４２００に到達するまでエツチングし下
部ストッパ４０１０及び下部ストッパ支え４０２０用の
上部空隙４３００を形成する。ＲＩＥのかわりにフッ酸
系の液によるエツチングでも勿論面である。
次に例えば、１：３：８液（前述）でｎ“埋込層４２０
０を選択的にエツチングする。ｎ＋埋込層４１００の端
部４１０１も少しエツチングされるが両側の食い込みの
和がｎ”埋込層４２００の巾より大きくなることはない
。
０を選択的にエツチングする。ｎ＋埋込層４１００の端
部４１０１も少しエツチングされるが両側の食い込みの
和がｎ”埋込層４２００の巾より大きくなることはない
。
（ｈ）アルカリエツチング液を用いるエレクトロケミカ
ルエツチング法（特開昭６１−９７５７２参照）により
、窒化膜５０００をマスクとしてエツチングし空隙４４
００を形成する。
ルエツチング法（特開昭６１−９７５７２参照）により
、窒化膜５０００をマスクとしてエツチングし空隙４４
００を形成する。
なお、窒化膜５０００の支え用部分第４図（ｆ′）の符
号５１１相当部分はその下はｎ“埋込層４２００が抜け
ているのでマスクとはならない。
号５１１相当部分はその下はｎ“埋込層４２００が抜け
ているのでマスクとはならない。
そして、窒化膜５０００のうちのれ＋拡散層１００１上
の窒化膜部分をパターンエツチングする空隙５１００を
形成する。
の窒化膜部分をパターンエツチングする空隙５１００を
形成する。
この図において、２は片持ばり、１１は支持部となるも
のである。
のである。
（ｉ）例えば１：３：８液で前工程のｎ＋埋込層４１０
１．１００２及びｎ４′拡散層１００１を選択的にエツ
チングすることにより空隙５０１０゜６０２０．２５０
０を形成する。窒化膜は必要に応じて除去すればよい。
１．１００２及びｎ４′拡散層１００１を選択的にエツ
チングすることにより空隙５０１０゜６０２０．２５０
０を形成する。窒化膜は必要に応じて除去すればよい。
これによりＳｔ片持ばり２、Ｓｉおもり３０、支持部１
１、上部ストッパ３０２０、下部ストッパ４０１０、下
部ストッパ支え４０２０が形成されることになる。
１、上部ストッパ３０２０、下部ストッパ４０１０、下
部ストッパ支え４０２０が形成されることになる。
以上、（ａ）（ｆ）（ｇ）（ｈ）（ｉ）による工程を説
明したがｎ型２９３２層１０００、ｎ１拡散層１００１
、ｎゝ埋込層１００２とｎ型９９３２層４０００、ｎ＋
埋込層４１００．４２００を形成する順は、逆にしても
良い。
明したがｎ型２９３２層１０００、ｎ１拡散層１００１
、ｎゝ埋込層１００２とｎ型９９３２層４０００、ｎ＋
埋込層４１００．４２００を形成する順は、逆にしても
良い。
又ｎ＋埋込層１００２を形成するためにＰ型シリコン基
板１００の下側にエピタキシャル膜（ｎ型）を形成しそ
の一部分を熱拡散によりｎ＋層とすることによりエピタ
キシャル膜厚とほぼ等しい厚さのｎ＋埋込層１００２を
形成するようにしてもよい。この場合は空隙６０２０の
巾の精度が向上する。
板１００の下側にエピタキシャル膜（ｎ型）を形成しそ
の一部分を熱拡散によりｎ＋層とすることによりエピタ
キシャル膜厚とほぼ等しい厚さのｎ＋埋込層１００２を
形成するようにしてもよい。この場合は空隙６０２０の
巾の精度が向上する。
又１：３：８液によるエツチングはＨＦ溶液によるエレ
クトロケミカルエツチング法でもよい。
クトロケミカルエツチング法でもよい。
更にｎ型９９３２層４０００は多結晶シリコンでもよい
。
。
第３図（ａ）、（ｂ）、（ｃ）の製造法は、（ａ）及び
（ｂ）については第４図の方法に、（Ｃ）については第
５図の方法に準するようにすればよい。
（ｂ）については第４図の方法に、（Ｃ）については第
５図の方法に準するようにすればよい。
次に前記実施例の作用を説明する。
第１図（ａ） 〜（ｉ）及び第２図（ａ）（ｂ）に示す
第１、第２の実施例共に第１図（ａ）、第２図（ａ）中
のｇ１方向ｇ２方向の過大加速度が印加された場合、そ
れぞれ上部ストッパ３０１゜３１１、下部ストッパ４０
１によりＳｉおもり３又は３０の変位を止め、Ｓ１片持
ばり２が破壊に至るのを防止する。これは、前述の製造
工程で説明したように、Ｓｌおもり３又は３０が独立に
形成されるのとほぼ同時に、上部ストッパ３０１、又は
３１１、下部ストッパ４０１が形成されるため、製造中
でのＳｔおもり３又は３０の破損を防止すると同時にチ
ップ形成後の実装工程中および使用中もその効果が継続
することを意味するものであることは云うまでもない。
第１、第２の実施例共に第１図（ａ）、第２図（ａ）中
のｇ１方向ｇ２方向の過大加速度が印加された場合、そ
れぞれ上部ストッパ３０１゜３１１、下部ストッパ４０
１によりＳｉおもり３又は３０の変位を止め、Ｓ１片持
ばり２が破壊に至るのを防止する。これは、前述の製造
工程で説明したように、Ｓｌおもり３又は３０が独立に
形成されるのとほぼ同時に、上部ストッパ３０１、又は
３１１、下部ストッパ４０１が形成されるため、製造中
でのＳｔおもり３又は３０の破損を防止すると同時にチ
ップ形成後の実装工程中および使用中もその効果が継続
することを意味するものであることは云うまでもない。
また、従来例のｊＩ８図（ｉ）（ｂ）（ｃ）及び第９図
（ａ）（ｂ）のものにくらべ第１図（ｂ）及び第２図（
ｂ）で示した様に上部ストッパ３０１．３１１、下部ス
トッパ４０１がＳｉおもり３又は３０を大きく覆って保
護しているため、製造中のｇｌ、ｇ２方向の流体の流れ
による応力を受けに＜＜、当然ＳＬおもり３又は３０へ
の固体突起物による直接の接触も防止することが出来る
ものである。
（ａ）（ｂ）のものにくらべ第１図（ｂ）及び第２図（
ｂ）で示した様に上部ストッパ３０１．３１１、下部ス
トッパ４０１がＳｉおもり３又は３０を大きく覆って保
護しているため、製造中のｇｌ、ｇ２方向の流体の流れ
による応力を受けに＜＜、当然ＳＬおもり３又は３０へ
の固体突起物による直接の接触も防止することが出来る
ものである。
また、第１図（ａ）及び第２図（ａ）と第７図（ａ）（
ｂ）を比較しても明らかであるように、本発明の実施例
は第７図（ａ）（ｂ）にて示した実装により形成された
上下ストッパ３１．．３２に近いものが即ち、薄膜部（
上下ストッパ）３０１゜３１１．４０１が支持部１１と
一体的に形成されていることになり、チップ製造後です
でに実装工程の何割かを了えてしまっていることになる
。また、このことより、実装工程の歩留りをも向上させ
る可能性が大である。一般に、センサ製造においては、
チップ形成工程原価に比し実装工程原価が通常のＩＣ等
に比較し著じるしく高いと云われており、その観点から
みても本実施例は大巾に製造原価を低減させうるちので
ある。
ｂ）を比較しても明らかであるように、本発明の実施例
は第７図（ａ）（ｂ）にて示した実装により形成された
上下ストッパ３１．．３２に近いものが即ち、薄膜部（
上下ストッパ）３０１゜３１１．４０１が支持部１１と
一体的に形成されていることになり、チップ製造後です
でに実装工程の何割かを了えてしまっていることになる
。また、このことより、実装工程の歩留りをも向上させ
る可能性が大である。一般に、センサ製造においては、
チップ形成工程原価に比し実装工程原価が通常のＩＣ等
に比較し著じるしく高いと云われており、その観点から
みても本実施例は大巾に製造原価を低減させうるちので
ある。
なお、第１の実施例は、第２の実施例に比し上部ストッ
パの形状に自由度が大きく、おもり部３の保護の点では
、第２の実施例より有利である。
パの形状に自由度が大きく、おもり部３の保護の点では
、第２の実施例より有利である。
一方、第２の実施例は、第１の実施例に比べその製造工
程が少ない。ことに、エピタキシャル層の堆積回数にお
いて少なくなっている。その点で、第１の実施例よりは
有利である。なお、第２の実施例において、上部ストッ
パ３１１を大きくすればおもり部３０の構造、特に片持
ばり２へのとり付は部分の強度が多少脆弱になる傾向が
あり、このため、それ以上のストッパによる保護の増大
はその構成を加速度印加時にひずむ単数もしくは複数の
はり部と前記はり部の先端に設けられた単一のおもり部
と、前記はり部の他端が接続され、前記おもり部の外周
を取り囲むように形成された支持部とからなり前記おも
り部の変位を検出する半導体加速度センサにおいて、前
記おもり部の上下の少なくとも一方側に前記おもり部と
所定の空隙を介して重なり合うように該支持部と一体化
した薄膜部が該おもり部を覆う構成にて形成されている
構成としたため、精度良好で耐衝撃度が高いストッパを
内蔵した、信頼性の高い半導体加速度センサを高歩留り
でしかも安価に製造できるという効果が得られる。
程が少ない。ことに、エピタキシャル層の堆積回数にお
いて少なくなっている。その点で、第１の実施例よりは
有利である。なお、第２の実施例において、上部ストッ
パ３１１を大きくすればおもり部３０の構造、特に片持
ばり２へのとり付は部分の強度が多少脆弱になる傾向が
あり、このため、それ以上のストッパによる保護の増大
はその構成を加速度印加時にひずむ単数もしくは複数の
はり部と前記はり部の先端に設けられた単一のおもり部
と、前記はり部の他端が接続され、前記おもり部の外周
を取り囲むように形成された支持部とからなり前記おも
り部の変位を検出する半導体加速度センサにおいて、前
記おもり部の上下の少なくとも一方側に前記おもり部と
所定の空隙を介して重なり合うように該支持部と一体化
した薄膜部が該おもり部を覆う構成にて形成されている
構成としたため、精度良好で耐衝撃度が高いストッパを
内蔵した、信頼性の高い半導体加速度センサを高歩留り
でしかも安価に製造できるという効果が得られる。
第１図（ａ）〜（ｉ）はこの発明の第１の実施例を示す
もので、第１図（ａ）は第１図（ｂ）のＡ−Ａ−線によ
る断面図、第１図（ｂ）は第１図（ａ）の平面図、第１
図（ｃ）は第１図（ａ）の底面図、第１図（ｄ）（ｅ）
（ｇ）（ｈ）は夫々第１図（ｂ）と同様の平面図で上部
ストッパの変形例を示すもの、第１図（ｆ）は第１図（
ｃ）と同様の底面図で下部ストッパの変形例を示すもの
、第１図（ｉ）は第１図（ａ）と同様の断面図で静電容
量型の例を示すもの、第２図（ａ）（ｂ）はこの発明の
第２の実施例を示すもので第２図（ａ）は第２図（ｂ）
のＡ−Ａ−線による断面図、第２図（ｂ）は第２図（ａ
）の平面図、第３図（ａ）（ｂ）（ｃ）はこの発明の第
３の実施例を示すもので、第３図（ａ）（ｂ）は夫々第
１図（ａ）と同様の断面図で上部及び下部ストッパの省
略例を示すもの、第３図（ｃ）は第２図（ａ）と同様の
断面図で下部ストッパの省略例を示すもの、第４図（ａ
） 〜（ｉ）は第１図（ａ）（ｂ）（ｃ）に示す第１の
実施例のものの第１の製造方法の工程を示す断面図、第
４図（ｅ） （ｆ）−は夫々第４図（ｅ）（ｆ）の
工程時の下部ストッパのパターン形状を示す底面図、第
４図（ｂ）−Ｉ、（ｂ）−■、（ｃ）−１は第１図（ａ
）（ｂ）（ｃ）に示す第１の実施例のものの第２の製造
方法の主要工程を表わす断面図、第５図（ａ）（ｆ）（
ｇ）（ｈ）（ｉ）は第２図（ａ）（ｂ）に示す第２の実
施例のものの製造方法の各工程を表わす断面図、第６図
（ａ）（ｂ）（ｃ）は従来の第１例を示すもので、第６
図（ａ）は斜視図、第６図（ｂ）は第６図（ａ）のＡ−
Ａ−線による断面図、第６図（ｃ）は第６図（ａ）のＢ
−Ｂ−線による断面図、第７図（ａ）（ｂ）は従来の第
２例を示すもので、第７図（ａ）は一部破断した斜視図
、第７図（ｂ）は第７図（ａ）のＸ−Ｘ−線による断面
図、第８図（ａ）（ｂ）（ｃ）は従来の第３例を示すも
ので、第８図（ａ）は平面図、第８図（ｂ）はＡ−Ａ線
による断面図、第８図（Ｃ）は第８図（ａ）のＢ−Ｂ−
線による断面図、第９図（ａ）（ｂ）は従来の第４例を
示すもので、第９図（ａ）は部分的斜視図、第９図（ｂ
）は全部的平面図である。 図面に現われた符号の説明 １・・・Ｓｔ基板 ２・・・Ｓｔ片持ばり（はり部） ３・・・ＳＬおもり（おもり部） ４・・・空隙 １１・・・支持部 ２４・・・空隙 ２５・・・ピエゾ抵抗 ３０・・・Ｓｉおもり（おもり部） ３０１・・・上部ストッパ（薄膜部） ４０１・・・下部ストッパ（薄膜部） ２・・・下部ス ツバ支え １・・・空隙 ０ ２・・・空隙
もので、第１図（ａ）は第１図（ｂ）のＡ−Ａ−線によ
る断面図、第１図（ｂ）は第１図（ａ）の平面図、第１
図（ｃ）は第１図（ａ）の底面図、第１図（ｄ）（ｅ）
（ｇ）（ｈ）は夫々第１図（ｂ）と同様の平面図で上部
ストッパの変形例を示すもの、第１図（ｆ）は第１図（
ｃ）と同様の底面図で下部ストッパの変形例を示すもの
、第１図（ｉ）は第１図（ａ）と同様の断面図で静電容
量型の例を示すもの、第２図（ａ）（ｂ）はこの発明の
第２の実施例を示すもので第２図（ａ）は第２図（ｂ）
のＡ−Ａ−線による断面図、第２図（ｂ）は第２図（ａ
）の平面図、第３図（ａ）（ｂ）（ｃ）はこの発明の第
３の実施例を示すもので、第３図（ａ）（ｂ）は夫々第
１図（ａ）と同様の断面図で上部及び下部ストッパの省
略例を示すもの、第３図（ｃ）は第２図（ａ）と同様の
断面図で下部ストッパの省略例を示すもの、第４図（ａ
） 〜（ｉ）は第１図（ａ）（ｂ）（ｃ）に示す第１の
実施例のものの第１の製造方法の工程を示す断面図、第
４図（ｅ） （ｆ）−は夫々第４図（ｅ）（ｆ）の
工程時の下部ストッパのパターン形状を示す底面図、第
４図（ｂ）−Ｉ、（ｂ）−■、（ｃ）−１は第１図（ａ
）（ｂ）（ｃ）に示す第１の実施例のものの第２の製造
方法の主要工程を表わす断面図、第５図（ａ）（ｆ）（
ｇ）（ｈ）（ｉ）は第２図（ａ）（ｂ）に示す第２の実
施例のものの製造方法の各工程を表わす断面図、第６図
（ａ）（ｂ）（ｃ）は従来の第１例を示すもので、第６
図（ａ）は斜視図、第６図（ｂ）は第６図（ａ）のＡ−
Ａ−線による断面図、第６図（ｃ）は第６図（ａ）のＢ
−Ｂ−線による断面図、第７図（ａ）（ｂ）は従来の第
２例を示すもので、第７図（ａ）は一部破断した斜視図
、第７図（ｂ）は第７図（ａ）のＸ−Ｘ−線による断面
図、第８図（ａ）（ｂ）（ｃ）は従来の第３例を示すも
ので、第８図（ａ）は平面図、第８図（ｂ）はＡ−Ａ線
による断面図、第８図（Ｃ）は第８図（ａ）のＢ−Ｂ−
線による断面図、第９図（ａ）（ｂ）は従来の第４例を
示すもので、第９図（ａ）は部分的斜視図、第９図（ｂ
）は全部的平面図である。 図面に現われた符号の説明 １・・・Ｓｔ基板 ２・・・Ｓｔ片持ばり（はり部） ３・・・ＳＬおもり（おもり部） ４・・・空隙 １１・・・支持部 ２４・・・空隙 ２５・・・ピエゾ抵抗 ３０・・・Ｓｉおもり（おもり部） ３０１・・・上部ストッパ（薄膜部） ４０１・・・下部ストッパ（薄膜部） ２・・・下部ス ツバ支え １・・・空隙 ０ ２・・・空隙
Claims (1)
- （１）加速度印加時にひずむ単数もしくは複数のはり部
と前記はり部の先端に設けられた単一のおもり部と、前
記はり部の他端が接続され、前記おもり部の外周を取り
囲むように形成された支持部とからなり前記おもり部の
変位を検出する半導体加速度センサにおいて、前記おも
り部の上下の少なくとも一方側に前記おもり部と所定の
空隙を介して重なり合うように該支持部と一体化した薄
膜部が該おもり部を覆う構成にて形成されていることを
特徴とする半導体加速度センサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003548A JPH03210478A (ja) | 1990-01-12 | 1990-01-12 | 半導体加速度センサ |
| DE4100451A DE4100451A1 (de) | 1990-01-12 | 1991-01-09 | Halbleiterbeschleunigungsmesser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003548A JPH03210478A (ja) | 1990-01-12 | 1990-01-12 | 半導体加速度センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03210478A true JPH03210478A (ja) | 1991-09-13 |
Family
ID=11560475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003548A Pending JPH03210478A (ja) | 1990-01-12 | 1990-01-12 | 半導体加速度センサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03210478A (ja) |
| DE (1) | DE4100451A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010281776A (ja) * | 2009-06-08 | 2010-12-16 | Dainippon Printing Co Ltd | 力学量センサ、力学量センサの製造方法及び力学量センサを用いた電子機器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4129218A1 (de) * | 1991-09-03 | 1993-03-04 | Deutsche Aerospace | Beschleunigungssensor, auf mikromechanischem wege hergestellt |
| JP2804196B2 (ja) * | 1991-10-18 | 1998-09-24 | 株式会社日立製作所 | マイクロセンサ及びそれを用いた制御システム |
| US5275048A (en) * | 1992-01-21 | 1994-01-04 | Sundstrand Corporation | Acceleration overload protection mechanism for sensor devices |
| DE4222472C2 (de) * | 1992-07-09 | 1998-07-02 | Bosch Gmbh Robert | Beschleunigungssensor |
| SE9203378L (sv) * | 1992-11-12 | 1994-01-10 | Bofors Ab | Sätt och anordning för bestämning av en projektil tillryggalagd flygsträcka |
| DE4309206C1 (de) * | 1993-03-22 | 1994-09-15 | Texas Instruments Deutschland | Halbleitervorrichtung mit einem Kraft- und/oder Beschleunigungssensor |
| JP2999088B2 (ja) * | 1993-04-28 | 2000-01-17 | 株式会社日立製作所 | エアバッグシステム |
| DE4439238A1 (de) * | 1994-11-03 | 1996-05-09 | Telefunken Microelectron | Kapazitiver Beschleunigungssensor |
| GB9426363D0 (en) * | 1994-12-29 | 1995-03-01 | Lynxvale Ltd | A micromechanical accelerometer |
| DE69806010T2 (de) * | 1998-10-29 | 2003-01-02 | Sensonor Asa Horten | Mikromechanischer Beschleunigungsschalter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI81915C (fi) * | 1987-11-09 | 1990-12-10 | Vaisala Oy | Kapacitiv accelerationsgivare och foerfarande foer framstaellning daerav. |
| FR2627592B1 (fr) * | 1988-02-22 | 1990-07-27 | Sagem | Accelerometre pendulaire non asservi a poutre resonante |
-
1990
- 1990-01-12 JP JP2003548A patent/JPH03210478A/ja active Pending
-
1991
- 1991-01-09 DE DE4100451A patent/DE4100451A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010281776A (ja) * | 2009-06-08 | 2010-12-16 | Dainippon Printing Co Ltd | 力学量センサ、力学量センサの製造方法及び力学量センサを用いた電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4100451A1 (de) | 1991-07-25 |
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