JPH0590258A - 配線構造及び配線の形成方法 - Google Patents
配線構造及び配線の形成方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Abstract
(57)【要約】
【目的】 本発明は、絶縁膜に配線が埋め込まれた配線
において、配線を高信頼化する事を目的とする。 【構成】 絶縁膜に、下部コーナー部の曲率半径が５０
オングストローム以上となる溝を形成し、その溝部にバ
リアメタルおよび低抵抗金属膜を堆積し、最後に配線パ
ターン以外の不要な金属膜を除去し、埋込配線を形成す
る。 【効果】 本発明によれば、配線不良率を小さくし、配
線の信頼性を向上させることができる。
において、配線を高信頼化する事を目的とする。 【構成】 絶縁膜に、下部コーナー部の曲率半径が５０
オングストローム以上となる溝を形成し、その溝部にバ
リアメタルおよび低抵抗金属膜を堆積し、最後に配線パ
ターン以外の不要な金属膜を除去し、埋込配線を形成す
る。 【効果】 本発明によれば、配線不良率を小さくし、配
線の信頼性を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
微細配線の形成方法に関する。
微細配線の形成方法に関する。
【０００２】
【従来の技術】近年のシリコン集積回路における高密度
化に伴い、素子表面の凹凸は益々増大し、配線、幅は、
微細化の一途を辿っている。その結果、回路パターンの
形成が益々困難になると同時に、配線の信頼性が低下す
るという深刻な問題が生じている。表面凹凸に対する、
従来の対策として、配線を形成した後、絶縁膜を形成
し、その表面凹凸をエッチバックなどの方法によりエッ
チングして、表面を平坦化する方法が広く用いられてい
る。しかしながら、この方法では、素子表面を広い領域
に亘って完全に平坦化することは極めて難しく、且つ、
工程数の増大を招くなど、今後の微細化には適用できな
いという欠点があった。
化に伴い、素子表面の凹凸は益々増大し、配線、幅は、
微細化の一途を辿っている。その結果、回路パターンの
形成が益々困難になると同時に、配線の信頼性が低下す
るという深刻な問題が生じている。表面凹凸に対する、
従来の対策として、配線を形成した後、絶縁膜を形成
し、その表面凹凸をエッチバックなどの方法によりエッ
チングして、表面を平坦化する方法が広く用いられてい
る。しかしながら、この方法では、素子表面を広い領域
に亘って完全に平坦化することは極めて難しく、且つ、
工程数の増大を招くなど、今後の微細化には適用できな
いという欠点があった。
【０００３】一方、配線の微細化および薄膜化にともな
い、配線に加わる応力が増加し、配線の信頼性は益々劣
化する傾向にある。特に、配線のコーナー部に集中する
応力は配線の微細化に伴い著しく増加する方向にあり、
例えば、０．８μｍ幅のＡｌ配線では信頼性に問題がな
かたものが、配線幅が０．３−０．５μｍ以下になる
と、配線コーナー部の応力集中により、ストレスマイグ
レーションやエレクトロマイグレーションが加速され、
信頼性が著しく低下する。
い、配線に加わる応力が増加し、配線の信頼性は益々劣
化する傾向にある。特に、配線のコーナー部に集中する
応力は配線の微細化に伴い著しく増加する方向にあり、
例えば、０．８μｍ幅のＡｌ配線では信頼性に問題がな
かたものが、配線幅が０．３−０．５μｍ以下になる
と、配線コーナー部の応力集中により、ストレスマイグ
レーションやエレクトロマイグレーションが加速され、
信頼性が著しく低下する。
【０００４】また、配線の信頼性低下に対しては、従来
のＡｌ配線に代わって、Ｃｕ、Ａｕなどの配線を使うこ
とが試みられている。しかしながら、これらの配線材料
においては、下地酸化膜と密着性不良、あるいは、熱処
理における、下地酸化膜中への金属原子の拡散などを防
止するため、バリアメタルとして、Ｃｒ、Ｎｂなどを用
いる必要がある。しかし、図６に示すように、下地酸化
膜（２）とＣｕ、Ａｕ、Ａｇ配線（４）の間にバリアメ
タル（３）を敷くことはできても、配線（４）の上面お
よび側面は、露出しているため上層の絶縁膜、例えば酸
化膜と直接接することになり、酸化膜中へのＣｕ、Ａ
ｕ、Ａｇ拡散が起こりうる。酸化膜中へのＣｕ、Ａｕ、
Ａｇ拡散はその酸化膜を介して、他の素子領域に拡散
し、ＰＮ接合特性の劣化を招いたり、上層にＣＶＤ法で
絶縁膜を成長させる際に、異常成長を起こしたりすると
いう問題があった。
のＡｌ配線に代わって、Ｃｕ、Ａｕなどの配線を使うこ
とが試みられている。しかしながら、これらの配線材料
においては、下地酸化膜と密着性不良、あるいは、熱処
理における、下地酸化膜中への金属原子の拡散などを防
止するため、バリアメタルとして、Ｃｒ、Ｎｂなどを用
いる必要がある。しかし、図６に示すように、下地酸化
膜（２）とＣｕ、Ａｕ、Ａｇ配線（４）の間にバリアメ
タル（３）を敷くことはできても、配線（４）の上面お
よび側面は、露出しているため上層の絶縁膜、例えば酸
化膜と直接接することになり、酸化膜中へのＣｕ、Ａ
ｕ、Ａｇ拡散が起こりうる。酸化膜中へのＣｕ、Ａｕ、
Ａｇ拡散はその酸化膜を介して、他の素子領域に拡散
し、ＰＮ接合特性の劣化を招いたり、上層にＣＶＤ法で
絶縁膜を成長させる際に、異常成長を起こしたりすると
いう問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、かかる従来
技術の問題点に鑑みなされたもので、その目的は、表面
の凹凸を平坦化するとともに、応力を大幅に緩和、か
つ、バリアメタルに起因する諸問題を解決できる、高信
頼性配線の形成を可能ならしめることにある。
技術の問題点に鑑みなされたもので、その目的は、表面
の凹凸を平坦化するとともに、応力を大幅に緩和、か
つ、バリアメタルに起因する諸問題を解決できる、高信
頼性配線の形成を可能ならしめることにある。
【０００６】
【課題を解決するための手段】本発明の骨子は、上記目
的を達成するため、配線コーナー部を丸め、配線全面を
バリアメタルで被覆し、かつ配線部を埋め込むことにあ
る。ここで、配線幅が０．５μｍ以下の場合、配線のコ
ーナー部が、５０オングストローム以上の曲率半径を有
することが、信頼性を確保する上で重要であることを本
発明者らは見出した。
的を達成するため、配線コーナー部を丸め、配線全面を
バリアメタルで被覆し、かつ配線部を埋め込むことにあ
る。ここで、配線幅が０．５μｍ以下の場合、配線のコ
ーナー部が、５０オングストローム以上の曲率半径を有
することが、信頼性を確保する上で重要であることを本
発明者らは見出した。
【０００７】
【作用】本発明によれば、埋込配線の溝を曲率半径５０
オングストローム以上を有するように、配線下部のコー
ナー部を丸く加工することができるために、ストレスの
集中を緩和し、信頼性の高い配線を形成することができ
る。また、配線全面にバリアメタルを被覆することがで
きるため、絶縁膜と配線の直接の接触を避けることがで
き、従来のバリアメタルに付随する諸問題は発生せず、
高信頼性の埋込配線形成が可能となる。さらに、配線が
絶縁膜中に埋め込まれているため、平坦な素子表面を実
現でき、配線の信頼性はさらに向上する。
オングストローム以上を有するように、配線下部のコー
ナー部を丸く加工することができるために、ストレスの
集中を緩和し、信頼性の高い配線を形成することができ
る。また、配線全面にバリアメタルを被覆することがで
きるため、絶縁膜と配線の直接の接触を避けることがで
き、従来のバリアメタルに付随する諸問題は発生せず、
高信頼性の埋込配線形成が可能となる。さらに、配線が
絶縁膜中に埋め込まれているため、平坦な素子表面を実
現でき、配線の信頼性はさらに向上する。
【０００８】
【実施例】本発明による構造の具体的な作り方を図面を
用いて説明する。
用いて説明する。
【０００９】まず、最初に、埋込配線の形成方法を説明
する。図２において、被処理基板（１）は、膜厚５００
０オングストロームの被加工膜（例えばＳｉＯ2 等）
（２）を堆積したＳｉウェハーを用いる。そして、前記
被加工膜（２）上にマスクしてフォトレジスト膜（５）
を５０００オングストロームの膜厚で塗布し、１５０℃
の大気中で３０分間のベークを行った。次いで、図２の
（ｂ）に示すように、前記フォトレジスト膜（５）上
に、膜厚６０００オングストロームの非晶質Ｓｉ膜
（６）をＤＣスパッタリングで形成した。次に、前記非
晶質Ｓｉ膜（６）上にフォトレジスト膜（７）を１．８
μｍの膜厚で塗布し、１１５℃で、２分プリベークし
た。
する。図２において、被処理基板（１）は、膜厚５００
０オングストロームの被加工膜（例えばＳｉＯ2 等）
（２）を堆積したＳｉウェハーを用いる。そして、前記
被加工膜（２）上にマスクしてフォトレジスト膜（５）
を５０００オングストロームの膜厚で塗布し、１５０℃
の大気中で３０分間のベークを行った。次いで、図２の
（ｂ）に示すように、前記フォトレジスト膜（５）上
に、膜厚６０００オングストロームの非晶質Ｓｉ膜
（６）をＤＣスパッタリングで形成した。次に、前記非
晶質Ｓｉ膜（６）上にフォトレジスト膜（７）を１．８
μｍの膜厚で塗布し、１１５℃で、２分プリベークし
た。
【００１０】次いで、前記の如く形成したフォトレジス
ト膜（７）上に配線パターンのマスクを用いて露光し
た。次いで、専用現像液中に１分間浸漬し、現像処理を
行った（図２（ｃ））。次に、配線幅を決める、非晶質
Ｓｉ膜（６）の加工をＣＦ4 のＲＩＥにより行った（図
２（ｄ））。
ト膜（７）上に配線パターンのマスクを用いて露光し
た。次いで、専用現像液中に１分間浸漬し、現像処理を
行った（図２（ｃ））。次に、配線幅を決める、非晶質
Ｓｉ膜（６）の加工をＣＦ4 のＲＩＥにより行った（図
２（ｄ））。
【００１１】次に、非晶質Ｓｉ膜（６）をマスクとし
て、自己整合的に、フォトレジスト膜（５）および絶縁
膜ＳｉＯ2 （２）をエッチングした。ここで、配線下部
コーナー（９）（１０）の曲率半径を５０オングストロ
ーム以上にするため、絶縁膜ＳｉＯ2 （２）をエッチン
グする際、エッチングの初期においてはイオンの直進性
を強め、エッチング終了付近ではイオンの直進性を弱め
るという、二段階エッチングを用いた。具体的には、Ｃ
Ｆ4 とＯ2 の混合ガスを用いたＲＩＥにおいて、チャン
バ圧力でイオンの直進性を調整した。すなわち、エッチ
ング初期は５ｍＴｏｒｒ，エッチング終了付近では５０
ｍＴｏｒｒであった。ＲＦ電力は１００Ｗ、合計４０分
間エッチングした（図２（ｅ））。配線下部コーナー
（９）（１０）の曲率半径の制御は第二段階のエッチン
グ時間を変えることによって可能である。またイオンの
直進性の制御はＲＦ電力または基板に加えるバイアスを
変えることによっても可能である。
て、自己整合的に、フォトレジスト膜（５）および絶縁
膜ＳｉＯ2 （２）をエッチングした。ここで、配線下部
コーナー（９）（１０）の曲率半径を５０オングストロ
ーム以上にするため、絶縁膜ＳｉＯ2 （２）をエッチン
グする際、エッチングの初期においてはイオンの直進性
を強め、エッチング終了付近ではイオンの直進性を弱め
るという、二段階エッチングを用いた。具体的には、Ｃ
Ｆ4 とＯ2 の混合ガスを用いたＲＩＥにおいて、チャン
バ圧力でイオンの直進性を調整した。すなわち、エッチ
ング初期は５ｍＴｏｒｒ，エッチング終了付近では５０
ｍＴｏｒｒであった。ＲＦ電力は１００Ｗ、合計４０分
間エッチングした（図２（ｅ））。配線下部コーナー
（９）（１０）の曲率半径の制御は第二段階のエッチン
グ時間を変えることによって可能である。またイオンの
直進性の制御はＲＦ電力または基板に加えるバイアスを
変えることによっても可能である。
【００１２】次に、バリアメタルとしてＴｉＷ（Ｔｉ１
０ｗｔ％−Ｗ９０ｗｔ％）（３）をスパッタリングによ
り膜厚３００オングストロームで堆積した。次に、配線
材料（例えばＣｕ、Ａｕ、Ａｇ、Ａｌ等）（４）をスパ
ッタリングにより膜厚４０００オングストロームで堆積
した。同図（ｆ）は、配線材料を堆積した後、さらにバ
リアメタルを堆積させたものである。また、バリアメタ
ル（３）にＮｂやＴａなどを用いた場合、配線形成後、
７５０℃、３０分間の高温熱処理を行うことにより、配
線（４）の上面および側面にバリアメタル（３）を析出
させることも可能である。尚、ここで行なう、配線材料
（４）およびバリアメタル（３）のスパッタリングは、
飛行粒子の異方性（直進性）が強いスパッタリング方法
が望ましい。その方法として低圧力下、例えば１０-3Ｔ
ｏｒｒ以下の真空度で、ＡｒまたはＸｅ、Ｋｒガスを用
いてスパッタリングする方法が有効である。その理由は
飛粒子の平均自由工程が長くなり、飛粒子同志または飛
粒子とスパッタリングガスの衝突頻度が減少して、飛粒
子の直進性が向上するためである。１０-3Ｔｏｒｒ以下
の真空度でスパッタリング行うためには、電子ビームを
ターゲットと基板との間に照射する方法がある。電子ビ
ーム照射により、ターゲットからスパッタされた原子ま
たはクラスタのイオン化効率が向上し、低圧力下でも放
電が起こる。金属膜を堆積した後、最後にエチレングリ
コールを用い、１１０℃ボイルを１０分間行い、フォト
レジスト膜（５）を溶解し、配線以外のメタルを除去し
た。これにより、図１に示した構造の埋込配線が完成し
た（図２（ｇ））。
０ｗｔ％−Ｗ９０ｗｔ％）（３）をスパッタリングによ
り膜厚３００オングストロームで堆積した。次に、配線
材料（例えばＣｕ、Ａｕ、Ａｇ、Ａｌ等）（４）をスパ
ッタリングにより膜厚４０００オングストロームで堆積
した。同図（ｆ）は、配線材料を堆積した後、さらにバ
リアメタルを堆積させたものである。また、バリアメタ
ル（３）にＮｂやＴａなどを用いた場合、配線形成後、
７５０℃、３０分間の高温熱処理を行うことにより、配
線（４）の上面および側面にバリアメタル（３）を析出
させることも可能である。尚、ここで行なう、配線材料
（４）およびバリアメタル（３）のスパッタリングは、
飛行粒子の異方性（直進性）が強いスパッタリング方法
が望ましい。その方法として低圧力下、例えば１０-3Ｔ
ｏｒｒ以下の真空度で、ＡｒまたはＸｅ、Ｋｒガスを用
いてスパッタリングする方法が有効である。その理由は
飛粒子の平均自由工程が長くなり、飛粒子同志または飛
粒子とスパッタリングガスの衝突頻度が減少して、飛粒
子の直進性が向上するためである。１０-3Ｔｏｒｒ以下
の真空度でスパッタリング行うためには、電子ビームを
ターゲットと基板との間に照射する方法がある。電子ビ
ーム照射により、ターゲットからスパッタされた原子ま
たはクラスタのイオン化効率が向上し、低圧力下でも放
電が起こる。金属膜を堆積した後、最後にエチレングリ
コールを用い、１１０℃ボイルを１０分間行い、フォト
レジスト膜（５）を溶解し、配線以外のメタルを除去し
た。これにより、図１に示した構造の埋込配線が完成し
た（図２（ｇ））。
【００１３】次に、より単純な方法による、埋込配線形
成法を図３に示す。図３でも図２同様、Ｓｉ基板（１）
上に被加工膜ＳｉＯ2 （２）を５０００オングストロー
ムの膜厚に堆積した。次に、前記被加工膜（２）上にフ
ォトレジスト膜（５）を２μｍの膜厚に塗布し、１１５
℃の大気中で２分間プリベークを行った。次に、このフ
ォトレジスト膜（５）上にパターンを露光した。次い
で、専用現像液中に１分間浸漬し、現像処理を行う（図
３（ｃ））。次に、ＲＦ電力７５０Ｗ、チャンバ圧力
１．８〜１．９Ｔｏｒｒの、ＳＦ6 とＣＨＦ3 からなる
混合ガスのＲＩＥを用い、エッチングを行った。その
際、エッチングを終点以前で止めると、図３（ｄ）のよ
うな、溝の下部コーナーが丸い形状となる。以下、図２
の実施例同様、配線材料およびバリアメタルをスパッタ
リングし、マスク（５）を除去し、埋込配線を形成し
た。
成法を図３に示す。図３でも図２同様、Ｓｉ基板（１）
上に被加工膜ＳｉＯ2 （２）を５０００オングストロー
ムの膜厚に堆積した。次に、前記被加工膜（２）上にフ
ォトレジスト膜（５）を２μｍの膜厚に塗布し、１１５
℃の大気中で２分間プリベークを行った。次に、このフ
ォトレジスト膜（５）上にパターンを露光した。次い
で、専用現像液中に１分間浸漬し、現像処理を行う（図
３（ｃ））。次に、ＲＦ電力７５０Ｗ、チャンバ圧力
１．８〜１．９Ｔｏｒｒの、ＳＦ6 とＣＨＦ3 からなる
混合ガスのＲＩＥを用い、エッチングを行った。その
際、エッチングを終点以前で止めると、図３（ｄ）のよ
うな、溝の下部コーナーが丸い形状となる。以下、図２
の実施例同様、配線材料およびバリアメタルをスパッタ
リングし、マスク（５）を除去し、埋込配線を形成し
た。
【００１４】以上の実施例では、不要金属膜除去に有機
溶剤を用いたが、レジストによるエッチバック法、ある
いは機械的ラッピングなどの方法でも可能である。ま
た、本発明は埋込配線を形成する方法であるが、本発明
は基板上に形成するコンタクトおよびビアホールの埋め
込みにも適用することができる。さらに、基板はＧａＡ
ｓでも、その他の化合物半導体でも本発明の効力が同様
であることはいうまでもない。
溶剤を用いたが、レジストによるエッチバック法、ある
いは機械的ラッピングなどの方法でも可能である。ま
た、本発明は埋込配線を形成する方法であるが、本発明
は基板上に形成するコンタクトおよびビアホールの埋め
込みにも適用することができる。さらに、基板はＧａＡ
ｓでも、その他の化合物半導体でも本発明の効力が同様
であることはいうまでもない。
【００１５】図４、図５は、本発明を用いて行った、配
線構造と配線不良率の関係を示す実験結果である。図４
では、従来構造の配線に対するデータも示す。配線断面
アスペクト比は１、すなわち配線膜厚が配線幅と同じで
あり、配線長は１ｍｍであった。配線下部コーナー部の
曲率半径は１００オングストロームの場合である。図４
から、絶縁膜表面に金属膜を堆積して形成した従来型配
線の場合、配線幅が０．４μｍ以下になると１５０℃、
１０００時間の加速試験により、配線不良率は１０％に
も達することがわかる。これに対し、絶縁膜に溝を形成
し埋め込んだ本発明による配線の場合、同加速試験にお
いて配線不良率は、配線幅０．４μｍでは０．１％以
下、配線幅０．２μｍでも２％にしか達しない事が分か
る。
線構造と配線不良率の関係を示す実験結果である。図４
では、従来構造の配線に対するデータも示す。配線断面
アスペクト比は１、すなわち配線膜厚が配線幅と同じで
あり、配線長は１ｍｍであった。配線下部コーナー部の
曲率半径は１００オングストロームの場合である。図４
から、絶縁膜表面に金属膜を堆積して形成した従来型配
線の場合、配線幅が０．４μｍ以下になると１５０℃、
１０００時間の加速試験により、配線不良率は１０％に
も達することがわかる。これに対し、絶縁膜に溝を形成
し埋め込んだ本発明による配線の場合、同加速試験にお
いて配線不良率は、配線幅０．４μｍでは０．１％以
下、配線幅０．２μｍでも２％にしか達しない事が分か
る。
【００１６】従来型配線の場合、配線形成後、配線上に
堆積するパッシベーション膜の圧縮応力と、該パッシベ
ーション膜をＣＶＤ法により堆積させる際、発生する熱
応力が加わり、配線には強い引っ張り応力が働くことが
確認された。詳しく解析した結果、この引っ張り応力は
配線を横切る粒界に集中するため、配線幅が狭くなるほ
ど、配線を横切る粒界の割合が増加し、その結果、配線
不良率が増加したことが分かった。しかし、埋込配線の
場合、パッシベーション膜堆積時の熱応力は配線の上面
のみに加わるために、配線の受ける圧縮応力は著しく緩
和されることも実験で確認された。
堆積するパッシベーション膜の圧縮応力と、該パッシベ
ーション膜をＣＶＤ法により堆積させる際、発生する熱
応力が加わり、配線には強い引っ張り応力が働くことが
確認された。詳しく解析した結果、この引っ張り応力は
配線を横切る粒界に集中するため、配線幅が狭くなるほ
ど、配線を横切る粒界の割合が増加し、その結果、配線
不良率が増加したことが分かった。しかし、埋込配線の
場合、パッシベーション膜堆積時の熱応力は配線の上面
のみに加わるために、配線の受ける圧縮応力は著しく緩
和されることも実験で確認された。
【００１７】図５は、断面のアスペクト比が１の埋込配
線における配線不良率と配線コーナー部の曲率半径の関
係を示したものである。配線不良率は、配線コーナー部
の曲率半径が５０オングストローム以下になると急激に
増加している。この理由は、配線コーナー部が鋭くなる
と該コーナー部に応力が集中するために、粒界拡散が加
速されることが確認された。さらに、本発明の配線形成
方法を用いることにより、素子表面の凹凸は著しく改善
され、その結果、配線の信頼性は従来法に較べ格段に向
上した。
線における配線不良率と配線コーナー部の曲率半径の関
係を示したものである。配線不良率は、配線コーナー部
の曲率半径が５０オングストローム以下になると急激に
増加している。この理由は、配線コーナー部が鋭くなる
と該コーナー部に応力が集中するために、粒界拡散が加
速されることが確認された。さらに、本発明の配線形成
方法を用いることにより、素子表面の凹凸は著しく改善
され、その結果、配線の信頼性は従来法に較べ格段に向
上した。
【００１８】
【発明の効果】本発明によれば、配線不良率を小さく
し、配線の信頼性を向上できる。
し、配線の信頼性を向上できる。
【図１】 本発明による配線断面図。
【図２】 本発明による実施例を説明するための工程断
面図。
面図。
【図３】 本発明による他の実施例を説明するための工
程断面図。
程断面図。
【図４】 本発明の効果を示す実験結果の曲線図。
【図５】 本発明の効果を示す他の実験結果の曲線図。
【図６】 従来型配線断面図。
１ 基板Ｓｉ ２ 絶縁膜 ３ バリアメタル（例えばＴｉＷ等） ４ 配線材料（例えばＣｕ等） ５ フォトレジスト膜 ６ スペーサ材料（例えばＳｉ等） ７ フォトレジスト膜 ８ バリアメタル（例えばＴｉＷ等） ９、１０ 絶縁膜溝のコーナー部
Claims (5)
- 【請求項１】 絶縁膜に配線が埋め込まれた埋込配線構
造において、配線下部の各部の曲率半径が、５０オング
ストローム以上であることを特徴とする配線構造。 - 【請求項２】 配線がＡｌ、Ａｕ、Ａｇ、Ｃｕを主成分
とする材料からなる事を特徴とする請求項１記載の配線
構造。 - 【請求項３】 配線がＡｌ、Ａｕ、Ａｇ、Ｃｕを主成分
とし、その周面を囲むＶ，Ｎｂ，Ｔａ、Ｔｉ、Ｚｒ、Ｈ
ｆまたはそれらの窒化物、炭化物、硼化物からなる事を
特徴とする請求項１記載の配線構造。 - 【請求項４】 埋込配線構造を形成する方法において、
半導体基板上の絶縁膜に開口部を設けるためのマスクを
形成する工程と、次いで絶縁膜を配線の厚みと同等の厚
みで、かつ、底部コーナー部を曲率半径５０オングスト
ローム以上となるようにエッチングする工程と、次い
で、方向性の強い金属種を用いて金属膜を堆積する工程
と、埋込配線構造以外の不要の金属膜を前記マスクと共
に除去する工程を具備することを特徴とする配線の形成
方法。 - 【請求項５】 配線がＡｌ、Ａｕ、Ａｇ、Ｃｕを主成分
とし、その周面を囲むＶ，Ｎｂ，Ｔａ、Ｔｉ、Ｚｒ、Ｈ
ｆまたはそれらの窒化物、炭化物、硼化物からなる事を
特徴とする請求項４記載の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25171191A JPH0590258A (ja) | 1991-09-30 | 1991-09-30 | 配線構造及び配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25171191A JPH0590258A (ja) | 1991-09-30 | 1991-09-30 | 配線構造及び配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590258A true JPH0590258A (ja) | 1993-04-09 |
Family
ID=17226858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25171191A Pending JPH0590258A (ja) | 1991-09-30 | 1991-09-30 | 配線構造及び配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590258A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0929099A2 (en) * | 1998-01-06 | 1999-07-14 | International Business Machines Corporation | Method for reducing stress in metallization of an integrated circuit |
| JP2006049816A (ja) * | 2004-07-05 | 2006-02-16 | Sumitomo Metal Mining Co Ltd | 多孔質バルブ金属薄膜、その製造方法および薄膜キャパシタ |
| JP2006108531A (ja) * | 2004-10-08 | 2006-04-20 | Sumitomo Metal Mining Co Ltd | 薄膜キャパシタおよび薄膜抵抗を有する回路部品ならびにその製造方法 |
-
1991
- 1991-09-30 JP JP25171191A patent/JPH0590258A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0929099A2 (en) * | 1998-01-06 | 1999-07-14 | International Business Machines Corporation | Method for reducing stress in metallization of an integrated circuit |
| EP0929099A3 (en) * | 1998-01-06 | 1999-09-08 | International Business Machines Corporation | Method for reducing stress in metallization of an integrated circuit |
| US6208008B1 (en) | 1998-01-06 | 2001-03-27 | International Business Machines Corporation | Integrated circuits having reduced stress in metallization |
| JP2006049816A (ja) * | 2004-07-05 | 2006-02-16 | Sumitomo Metal Mining Co Ltd | 多孔質バルブ金属薄膜、その製造方法および薄膜キャパシタ |
| JP2006108531A (ja) * | 2004-10-08 | 2006-04-20 | Sumitomo Metal Mining Co Ltd | 薄膜キャパシタおよび薄膜抵抗を有する回路部品ならびにその製造方法 |
| JP4561293B2 (ja) * | 2004-10-08 | 2010-10-13 | 住友金属鉱山株式会社 | 薄膜キャパシタおよび薄膜抵抗を有する回路部品ならびにその製造方法 |
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