JPH05235004A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH05235004A JPH05235004A JP4035495A JP3549592A JPH05235004A JP H05235004 A JPH05235004 A JP H05235004A JP 4035495 A JP4035495 A JP 4035495A JP 3549592 A JP3549592 A JP 3549592A JP H05235004 A JPH05235004 A JP H05235004A
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Abstract
(57)【要約】 （修正有）
【目的】 エピタキシャル層の周縁にクラウンの発生の
無い、エクストリンシックゲッタリング層を有する半導
体基板を得んとするものである。 【構成】 面取り工程を経たシリコンウエハ２０の裏面
側より多結晶シリコン膜２１，ＳｉＯ2保護膜２２を形
成し、ウエハ周面部のエッチングを行なうに際し、Ｓｉ
／ＳｉＯ2エッチ比が１以上となるエッチング液を用い
ることにより、ウエハ周面部の多結晶シリコン膜２１，
ＳｉＯ2保護膜２２を完全に除去し、エピタキシャル層
２３の周縁にクラウンが生じるのを防止した。
無い、エクストリンシックゲッタリング層を有する半導
体基板を得んとするものである。 【構成】 面取り工程を経たシリコンウエハ２０の裏面
側より多結晶シリコン膜２１，ＳｉＯ2保護膜２２を形
成し、ウエハ周面部のエッチングを行なうに際し、Ｓｉ
／ＳｉＯ2エッチ比が１以上となるエッチング液を用い
ることにより、ウエハ周面部の多結晶シリコン膜２１，
ＳｉＯ2保護膜２２を完全に除去し、エピタキシャル層
２３の周縁にクラウンが生じるのを防止した。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板の製造方
法に関し、更に詳しくは、エクストリンシックゲッタリ
ングを施したシリコンウエハの製造方法に係わる。
法に関し、更に詳しくは、エクストリンシックゲッタリ
ングを施したシリコンウエハの製造方法に係わる。
【０００２】
【従来の技術】現在、半導体素子の製造プロセスは、ク
ラス１００以下の超クリーンルーム内で行なわれている
が、半導体処理装置やガス、水などからの不純物汚染
は、ある程度避けられず、１０12ａｔｍｓ／ｃｍ2程度
の重金属汚染が実際には発生している。半導体基板の素
子活性領域に、これら不純物や欠陥などが存在すると素
子特性が著しく劣化するため、これら欠陥や不純物を除
去するゲッタリング技術が用いられている。ゲッタリン
グには、シリコン結晶内に含有されている酸素を利用す
るイントリンシックゲッタリング（ＩＧ）と、ウエハ裏
面にリン（Ｐ）拡散層，多結晶シリコン膜，ＳｉＮ膜等
を形成したり、サンドブラスト，イオン注入等で欠陥を
形成してゲッタリング層とするエクストリンシックゲッ
タリング（ＥＧ）とがある。エクストリンシックゲッタ
リングの場合、使用するシリコン基板中の酸素濃度に依
存しないので、ＦＺ結晶やＭＣＺ結晶のゲッタリングに
は不可欠となっているばかりでなく、工程が簡単なわり
にゲッタ効果が大きいのでＣＺ結晶にも広く用いられて
いる。また、エクストリンシックゲッタリング技術のな
かでも、ウエハ裏面に多結晶シリコン膜を形成する技術
は、ウエハ加工工程との相性の良さと、発塵性が小さい
点で、サンドブラストによる欠陥層形成の代替技術とし
て主流となっている。
ラス１００以下の超クリーンルーム内で行なわれている
が、半導体処理装置やガス、水などからの不純物汚染
は、ある程度避けられず、１０12ａｔｍｓ／ｃｍ2程度
の重金属汚染が実際には発生している。半導体基板の素
子活性領域に、これら不純物や欠陥などが存在すると素
子特性が著しく劣化するため、これら欠陥や不純物を除
去するゲッタリング技術が用いられている。ゲッタリン
グには、シリコン結晶内に含有されている酸素を利用す
るイントリンシックゲッタリング（ＩＧ）と、ウエハ裏
面にリン（Ｐ）拡散層，多結晶シリコン膜，ＳｉＮ膜等
を形成したり、サンドブラスト，イオン注入等で欠陥を
形成してゲッタリング層とするエクストリンシックゲッ
タリング（ＥＧ）とがある。エクストリンシックゲッタ
リングの場合、使用するシリコン基板中の酸素濃度に依
存しないので、ＦＺ結晶やＭＣＺ結晶のゲッタリングに
は不可欠となっているばかりでなく、工程が簡単なわり
にゲッタ効果が大きいのでＣＺ結晶にも広く用いられて
いる。また、エクストリンシックゲッタリング技術のな
かでも、ウエハ裏面に多結晶シリコン膜を形成する技術
は、ウエハ加工工程との相性の良さと、発塵性が小さい
点で、サンドブラストによる欠陥層形成の代替技術とし
て主流となっている。
【０００３】以下、このような多結晶シリコン膜を用い
たエクストリンシックゲッタリング工程を含むシリコン
ウエハの製造方法を説明する。
たエクストリンシックゲッタリング工程を含むシリコン
ウエハの製造方法を説明する。
【０００４】先ず、切断工程で切られたシリコンウエハ
１を、図４に示すように、面取りする。同図中、２はシ
リコンウエハ１を支持し、且つ回転させるウエハチャッ
クであり、３はシリコンウエハ１の周面を面取りする断
面凹状の砥石３ａを備えたローラである。
１を、図４に示すように、面取りする。同図中、２はシ
リコンウエハ１を支持し、且つ回転させるウエハチャッ
クであり、３はシリコンウエハ１の周面を面取りする断
面凹状の砥石３ａを備えたローラである。
【０００５】次に、面取りされたシリコンウエハ１に順
次、ラッピング工程，エッチング工程を施し、最終的に
数百μｍの厚さになったシリコンウエハの片面（裏面）
に、図５に示すような（ＣＶＤ）装置を用いて多結晶シ
リコン膜を１〜２μｍの厚さに堆積させる。図５中、４
はウエハ搬送装置、５はヒータ、６は未処理ウエハを収
納するカセット、７は処理ウエハを収納するカセット、
８はガス供給部、９はガス吐出部、１０は排気パイプ、
１１はパージガス供給部を示している。
次、ラッピング工程，エッチング工程を施し、最終的に
数百μｍの厚さになったシリコンウエハの片面（裏面）
に、図５に示すような（ＣＶＤ）装置を用いて多結晶シ
リコン膜を１〜２μｍの厚さに堆積させる。図５中、４
はウエハ搬送装置、５はヒータ、６は未処理ウエハを収
納するカセット、７は処理ウエハを収納するカセット、
８はガス供給部、９はガス吐出部、１０は排気パイプ、
１１はパージガス供給部を示している。
【０００６】次に、上記多結晶シリコン膜上に、保護膜
としてＳｉＯ2膜（厚さ〜０．５μｍ）を同様の装置を
用いてＣＶＤ法にて形成する。このＳｉＯ2膜は、加工
の後工程や素子プロセスでウエハ裏面の多結晶シリコン
膜が目減りしてゲッタ能力が低下するのを防止する目的
で形成する。しかしながら、このＳｉＯ2膜がウエハの
面取り部や表面側に残っていると表面を研磨する時にス
クラッチが発生するため、ウエハ周辺部はフッ酸液でエ
ッチングする。この時裏面のＳｉＯ2膜がエッチオフさ
れないように、図１６に示すように、シリコンウエハ１
を塩化ビニル板１２で両側から挟み、エッチング液１３
がウエハ周辺部以外に接触しないようにする。
としてＳｉＯ2膜（厚さ〜０．５μｍ）を同様の装置を
用いてＣＶＤ法にて形成する。このＳｉＯ2膜は、加工
の後工程や素子プロセスでウエハ裏面の多結晶シリコン
膜が目減りしてゲッタ能力が低下するのを防止する目的
で形成する。しかしながら、このＳｉＯ2膜がウエハの
面取り部や表面側に残っていると表面を研磨する時にス
クラッチが発生するため、ウエハ周辺部はフッ酸液でエ
ッチングする。この時裏面のＳｉＯ2膜がエッチオフさ
れないように、図１６に示すように、シリコンウエハ１
を塩化ビニル板１２で両側から挟み、エッチング液１３
がウエハ周辺部以外に接触しないようにする。
【０００７】次に、シリコンウエハを一次研磨，二次研
磨した後、最終洗浄を行なってシリコンウエハの処理が
終了する。
磨した後、最終洗浄を行なってシリコンウエハの処理が
終了する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
たシリコンウエハの製造方法においては、ウエハ周辺部
をフッ酸液でエッチングする工程で図３に示すように、
保護膜として形成したＳｉＯ2膜１５はエッチングされ
るものの、多結晶シリコン膜１４はエッチングされずに
残ってしまうため、同図に示すように、シリコンウエハ
１表面側にエピタキシャル層１６を形成した場合、ウエ
ハ周辺部に残っている多結晶シリコン膜１４とエピタキ
シャル層１６との境界にエピタキシャル層の異常成長が
生じ、クラウンと呼ばれる突起１６ａが形成される問題
があった。この突起１６ａが発生すると、カケやダスト
の発生原因となり、例えば、レジスト塗布時に支障が出
てしまう問題が生ずる。
たシリコンウエハの製造方法においては、ウエハ周辺部
をフッ酸液でエッチングする工程で図３に示すように、
保護膜として形成したＳｉＯ2膜１５はエッチングされ
るものの、多結晶シリコン膜１４はエッチングされずに
残ってしまうため、同図に示すように、シリコンウエハ
１表面側にエピタキシャル層１６を形成した場合、ウエ
ハ周辺部に残っている多結晶シリコン膜１４とエピタキ
シャル層１６との境界にエピタキシャル層の異常成長が
生じ、クラウンと呼ばれる突起１６ａが形成される問題
があった。この突起１６ａが発生すると、カケやダスト
の発生原因となり、例えば、レジスト塗布時に支障が出
てしまう問題が生ずる。
【０００９】本発明は、このような従来の問題点に着目
して創案されたものであって、多結晶シリコンを用いた
エクストリンシックゲッタリングウエハにおいて、エピ
タキシャル層形成時にクラウンの発生がない半導体基板
の製造方法を得んとするものである。
して創案されたものであって、多結晶シリコンを用いた
エクストリンシックゲッタリングウエハにおいて、エピ
タキシャル層形成時にクラウンの発生がない半導体基板
の製造方法を得んとするものである。
【００１０】
【課題を解決するための手段】そこで、本発明は、半導
体ウエハの裏面側より多結晶シリコン膜，ＳｉＯ2保護
膜を順次形成し、次に、前記半導体ウエハの周面部のみ
をエッチング液を用いてエッチングした後、該半導体ウ
エハの表面にエピタキシャル層を形成する半導体基板の
製造方法において、前記エッチング液は、ＳｉＯ2保護
膜のエッチング速度が多結晶シリコン膜のエッチング速
度より小さいことを、その解決方法としている。
体ウエハの裏面側より多結晶シリコン膜，ＳｉＯ2保護
膜を順次形成し、次に、前記半導体ウエハの周面部のみ
をエッチング液を用いてエッチングした後、該半導体ウ
エハの表面にエピタキシャル層を形成する半導体基板の
製造方法において、前記エッチング液は、ＳｉＯ2保護
膜のエッチング速度が多結晶シリコン膜のエッチング速
度より小さいことを、その解決方法としている。
【００１１】
【作用】半導体ウエハの周面部に形成されているＳｉＯ
2保護膜及び多結晶シリコン膜は、半導体ウエハの裏面
側より形成されるため、その膜厚が薄く完全に除去され
る。このため、半導体ウエハの表面にエピタキシャル層
を形成した場合、エピタキシャル層の周縁部にクラウン
が生じるのを防止できる。また、半導体ウエハの裏面の
ＳｉＯ2保護膜は、膜厚がウエハ周面部よりも厚くなっ
ているため、エッチングで除去されにくくなっている共
に、エッチング液が、ＳｉＯ2保護膜のエッチング速度
が多結晶シリコン膜のエッチング速度より小さく設定さ
れているため、ウエハ周面部の薄いＳｉＯ2保護膜がエ
ッチオフされた後は、ウエハの周面部の多結晶シリコン
膜が速やかにエッチオフされるため、ウエハ裏面のＳｉ
Ｏ2保護膜は、エッチング液に晒される時間も短縮され
る。
2保護膜及び多結晶シリコン膜は、半導体ウエハの裏面
側より形成されるため、その膜厚が薄く完全に除去され
る。このため、半導体ウエハの表面にエピタキシャル層
を形成した場合、エピタキシャル層の周縁部にクラウン
が生じるのを防止できる。また、半導体ウエハの裏面の
ＳｉＯ2保護膜は、膜厚がウエハ周面部よりも厚くなっ
ているため、エッチングで除去されにくくなっている共
に、エッチング液が、ＳｉＯ2保護膜のエッチング速度
が多結晶シリコン膜のエッチング速度より小さく設定さ
れているため、ウエハ周面部の薄いＳｉＯ2保護膜がエ
ッチオフされた後は、ウエハの周面部の多結晶シリコン
膜が速やかにエッチオフされるため、ウエハ裏面のＳｉ
Ｏ2保護膜は、エッチング液に晒される時間も短縮され
る。
【００１２】
【実施例】以下、本発明に係る半導体基板の製造方法の
詳細を図面に示す実施例について説明する。
詳細を図面に示す実施例について説明する。
【００１３】先ず、本実施例は、図１（Ａ）に示すよう
に、ＣＺ−Ｓｉ結晶のシリコンインゴットを切断した
後、面取り，ラッピング，エッチング工程を経たシリコ
ンウエハ２０を用意する。
に、ＣＺ−Ｓｉ結晶のシリコンインゴットを切断した
後、面取り，ラッピング，エッチング工程を経たシリコ
ンウエハ２０を用意する。
【００１４】次に、従来と同様に、図５に示すようなＣ
ＶＤ装置を用いて、シリコンウエハ２０の裏面側より、
エクストリンシックゲッタリング層となる多結晶シリコ
ン膜２１（膜厚１．５μｍ）及びＳｉＯ2保護膜２２
（膜厚０．５μｍ）を常圧ＣＶＤ法にて積層する。この
とき、図１（Ｂ）に示すように、シリコンウエハ２０の
周面部には、薄い、多結晶シリコン膜２１，ＳｉＯ2保
護膜２２が順次付着する。
ＶＤ装置を用いて、シリコンウエハ２０の裏面側より、
エクストリンシックゲッタリング層となる多結晶シリコ
ン膜２１（膜厚１．５μｍ）及びＳｉＯ2保護膜２２
（膜厚０．５μｍ）を常圧ＣＶＤ法にて積層する。この
とき、図１（Ｂ）に示すように、シリコンウエハ２０の
周面部には、薄い、多結晶シリコン膜２１，ＳｉＯ2保
護膜２２が順次付着する。
【００１５】次に、図６に示すようなエッチング槽に、
ＨＦ濃度が０．１％のＨＮＯ3水溶液（６０％）を入れ
て、４０℃で１５分間のウエハ周面部のエッチングを行
なう。このとき、多結晶シリコン／ＳｉＯ2のエッチ比
は約１０であり、多結晶シリコン膜２１は約０．８μ
ｍ，ＳｉＯ2保護膜２２は約８０ｎｍエッチオフされ
た。その結果、ウエハ周面部（面取り部）の表面側の多
結晶シリコン膜２１，ＳｉＯ2保護膜２２の薄い部分で
は、両膜とも完全に除去され、裏面のＳｉＯ2保護膜２
２はわずか１／６減少しただけであった（図１
（Ｃ））。
ＨＦ濃度が０．１％のＨＮＯ3水溶液（６０％）を入れ
て、４０℃で１５分間のウエハ周面部のエッチングを行
なう。このとき、多結晶シリコン／ＳｉＯ2のエッチ比
は約１０であり、多結晶シリコン膜２１は約０．８μ
ｍ，ＳｉＯ2保護膜２２は約８０ｎｍエッチオフされ
た。その結果、ウエハ周面部（面取り部）の表面側の多
結晶シリコン膜２１，ＳｉＯ2保護膜２２の薄い部分で
は、両膜とも完全に除去され、裏面のＳｉＯ2保護膜２
２はわずか１／６減少しただけであった（図１
（Ｃ））。
【００１６】このような処理を施した後、シリコンウエ
ハ２０の表面側にＳｉのエピタキシャル層２３を成長さ
せると、図１（Ｄ）に示すように、クラウンの発生は全
く見られなかった。
ハ２０の表面側にＳｉのエピタキシャル層２３を成長さ
せると、図１（Ｄ）に示すように、クラウンの発生は全
く見られなかった。
【００１７】図２は、Ｓｉ／ＳｉＯ2エッチ比のＨＦ濃
度依存性を示すグラフであるが、シリコンウエハの周面
部（面取り部）におけるＳｉＯ2，多結晶シリコンの残
存量に応じて任意のＨＦ濃度を選択すれば、良好なエッ
チングが可能であることが判る。
度依存性を示すグラフであるが、シリコンウエハの周面
部（面取り部）におけるＳｉＯ2，多結晶シリコンの残
存量に応じて任意のＨＦ濃度を選択すれば、良好なエッ
チングが可能であることが判る。
【００１８】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。
【００１９】例えば、上記実施例においては、エッチン
グ液としてＨＦ／ＨＮＯ3系溶液を用いたが、多結晶シ
リコン／ＳｉＯ2のエッチ比が１以上であれば、即ち、
ＳｉＯ2のエッチング速度が多結晶シリコンのエッチン
グ速度より小さくなるような溶液系であれば、他の液を
用いることも勿論可能である。
グ液としてＨＦ／ＨＮＯ3系溶液を用いたが、多結晶シ
リコン／ＳｉＯ2のエッチ比が１以上であれば、即ち、
ＳｉＯ2のエッチング速度が多結晶シリコンのエッチン
グ速度より小さくなるような溶液系であれば、他の液を
用いることも勿論可能である。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
に係る半導体基板の製造方法によれば、半導体ウエハ表
面にエピタキシャル層を形成してもクラウンの発生しな
い良好なエクストリンゲッタリングウエハが得られる効
果がある。このため、半導体プロセスにおける歩留りを
向上する効果を奏する。
に係る半導体基板の製造方法によれば、半導体ウエハ表
面にエピタキシャル層を形成してもクラウンの発生しな
い良好なエクストリンゲッタリングウエハが得られる効
果がある。このため、半導体プロセスにおける歩留りを
向上する効果を奏する。
【図１】（Ａ）〜（Ｄ）は本発明の実施例の各工程を示
す断面説明図。
す断面説明図。
【図２】多結晶シリコン／ＳｉＯ2エッチ比のＨＦ濃度
依存性を示すグラフ。
依存性を示すグラフ。
【図３】従来の半導体基板の断面説明図。
【図４】半導体基板の面取り工程の説明図。
【図５】ＣＶＤ工程の説明図。
【図６】エッチング槽でのエッチング工程を示す説明
図。
図。
２０…シリコンウエハ、２１…多結晶シリコン膜、２２
…ＳｉＯ2保護膜、２３…エピタキシャル層。
…ＳｉＯ2保護膜、２３…エピタキシャル層。
Claims (1)
- 【請求項１】 半導体ウエハの裏面側より多結晶シリコ
ン膜，ＳｉＯ2保護膜を順次形成し、次に、前記半導体
ウエハの周面部のみをエッチング液を用いてエッチング
した後、該半導体ウエハの表面にエピタキシャル層を形
成する半導体基板の製造方法において、 前記エッチング液は、ＳｉＯ2保護膜のエッチング速度
が多結晶シリコン膜のエッチング速度より小さいことを
特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035495A JPH05235004A (ja) | 1992-02-24 | 1992-02-24 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035495A JPH05235004A (ja) | 1992-02-24 | 1992-02-24 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235004A true JPH05235004A (ja) | 1993-09-10 |
Family
ID=12443335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035495A Pending JPH05235004A (ja) | 1992-02-24 | 1992-02-24 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235004A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011076954A1 (de) * | 2011-06-06 | 2012-03-15 | Siltronic Ag | Fertigungsablauf für Halbleiterscheiben mit Rückseiten-Getter |
| JP2012129312A (ja) * | 2010-12-14 | 2012-07-05 | Canon Inc | 半導体装置の製造方法 |
| CN112864013A (zh) * | 2021-01-18 | 2021-05-28 | 长鑫存储技术有限公司 | 半导体器件处理方法 |
-
1992
- 1992-02-24 JP JP4035495A patent/JPH05235004A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129312A (ja) * | 2010-12-14 | 2012-07-05 | Canon Inc | 半導体装置の製造方法 |
| DE102011076954A1 (de) * | 2011-06-06 | 2012-03-15 | Siltronic Ag | Fertigungsablauf für Halbleiterscheiben mit Rückseiten-Getter |
| CN112864013A (zh) * | 2021-01-18 | 2021-05-28 | 长鑫存储技术有限公司 | 半导体器件处理方法 |
| CN112864013B (zh) * | 2021-01-18 | 2023-10-03 | 长鑫存储技术有限公司 | 半导体器件处理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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