JPH05211140A - 基板周辺材料の除去方法 - Google Patents

基板周辺材料の除去方法

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JPH05211140A
JPH05211140A JP4221869A JP22186992A JPH05211140A JP H05211140 A JPH05211140 A JP H05211140A JP 4221869 A JP4221869 A JP 4221869A JP 22186992 A JP22186992 A JP 22186992A JP H05211140 A JPH05211140 A JP H05211140A
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wafer
layer
backside
substrate
semiconductor
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JP4221869A
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Jeffrey T Koze
トーマス コーツ ジェフレイ
Drew J Kuhn
ジョン クン ドリュー
John D Labarre
ドナルド ラボアー ジョン
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AT&T Corp
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American Telephone and Telegraph Co Inc
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Abstract

(57)【要約】 【目的】 基板の周辺から材料を除去する技術を提供す
る。 【構成】 基板を積上げてプラズマエッチングすること
によって基板から周辺材料を除去する。応用例として
は、シリコンウエハ誘電体キャップ（４１）（典型的に
はシリコンナイトライド）の周辺（４２）を、ウエハ
（３１、３２、……）を密着して積上げこれらウエハを
エッチャ槽内でエッチングすることによって、除去して
いる。制御よくキャップ周辺が除去され、後の動作でウ
エハ端部に滑らかなエピタキシャル堆積が可能となる。
他の利点は基板の周端部が滑らかになることであり、ウ
エハ容器や他の取扱い装置のスクラッチを減少させるこ
とである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は基板の周辺から材料を除
去する技術に関する。
【０００２】
【従来の技術】半導体デバイスの製造において、単結晶
半導体基板上にエピタキシャル材料層を成長させること
がしばしば望ましいこととなる。例えば、シリコン、ゲ
ルマニウムあるいはＩＩＩ価とＶ価の半導体材料がシリ
コンウエハ上にエピタキシャル成長される。自己ドーピ
ングを防止するために、ウエハの表面のエピタキシャル
成長前にウエハの裏面に″キャップ″材料を形成するこ
とは知られている。すなわち典型的にはシリコンダイオ
キサイド、シリコンナイトライドあるいは両者でなるキ
ャップは、ウエハ内のドーパントがウエハの裏面から拡
散してでていき前面のエピタキシャル材料を不用意にド
ーピングするのを防いでいる。ウエハ上にシリコンダイ
オキサイド／シリコンナイトライドのキャップを形成す
る方法は本発明と同じ譲受人になる米国特許第４，６８
７，６８２号に開示されており、また他の技術も当該分
野で知られている。さらにキャップはシリコン（あるい
は他のエピタキシャル堆積半導体材料）がウエハの裏面
に形成されるのも防いでいる。
【０００３】しかしキャップ材料のピンホールによって
ウエハの裏面に小さなシリコンの固まりが堆積すること
が見出された。これらの小さな固まりはキャップ材料が
除去された後にもウエハ面の不規則性として残ってい
る。ピンホールは種々の誘電体堆積や成長プロセスにお
いて本来形成される傾向にある。さらに取扱い装置（例
えば、トゥイーザ、真空ピックアップ機構等）との接触
によって、ピンホールはウエハの端部近くによりひんぱ
んに形成されることが多い。さらに、エピタキシャル成
長雰囲気中では、ウエハがエピタキシャル堆積室のサセ
プタに置かれた時にこの雰囲気はウエハの中央では枯渇
する傾向にあるので、ピンホールはウエハの端部近くに
よりひんぱんに形成される。ウエハの裏面の周辺での小
さな固まりは特に困ったもので、ウエハが後のプロセス
で固定される時にウエハの平面性を歪曲させる。例え
ば、ウエハの裏面の周辺に形成された小さな固まりによ
って生じた平面性の欠如によってリソグラフィ動作が損
なわれる。
【０００４】ウエハの周辺に小さな固まりが形成される
のを防ぐために、ウエハの周辺のキャップ材料ストリッ
プを除去することが当該分野で知られている。これによ
って後のエピタキシャル堆積プロセスがウエハの裏面
（と表面）に対して行える。エピタキシャル堆積材料は
比較的滑らかな均一面を形成するので、後のリソグラフ
ィ動作において平面性を歪曲することなくウエハの周辺
を固定することができる。しかし、キャップ材料の周辺
ストリップを除去する従来技術は、望む程には早くなく
あるいは均一ではない。例えば、ウエハの周辺ストリッ
プを露出して中央部を覆うマスクを裏面に取付けた後、
エッチングプロセスによって所望のキャップ材料ストリ
ップを除去できる。しかし、このプロセスは比較的遅
く、各ウエハ毎にマスキングとエッチングの両動作を必
要とする。他の可能性としては、フッ酸（ＨＦ）の液槽
中にウエハを端面方向にして入れ、酸によってすべての
周辺キャップ材料がエッチングされるまでウエハを回転
させておく。しかしこの方法はキャップ材料ストリップ
を望むほどには滑らかに除去できず、またウエハ当たり
の作業時間ならびに操作者の注意がかなり要求される。
従って、ウエハの周辺からキャップ材料ストリップをよ
り均一な方法およびまたはより経済的な方法で除去する
ことが望ましい。
【０００５】さらに、半導体技術の最近の傾向は半導体
ウエハの周端部を磨いて丸い滑らかな端部を得ている。
このことはウエハを収納する容器あるいは処理装置をウ
エハが摩耗するのを防止するのに望ましい。このような
摩耗は望ましくない極めて小さい粒子をつくり、ウエハ
に形成された集積回路、特にサプミクロン処理技術で形
成された集積回路の歩どまりを悪化させる。従来技術で
はホイールと研磨スラリを用いてウエハ一枚毎にその端
部を研磨して滑らかにしていた。これは非常に滑らかな
端部を作れるが、非常に時間がかかる。あるいは、液体
の研磨用酸の中でウエハのバッチ（例えば２５枚）を回
転させて端部を滑らかにした後清浄ならびにリンス動作
を行う方法が知られている。
【０００６】
【発明の概要】基板の周辺から材料を除去する方法を本
発明者等は提供する。第１の基板の一面を同等の大きさ
の第２の基板の一面と接触させて置き、気体エッチング
雰囲気中に曝す。少なくとも第１の基板から材料ストリ
ップが除去されるに充分な期間曝される。代表的な実施
例では、複数枚の半導体ウエハを積み、プラズマエッチ
ング雰囲気中に曝して、エピタキシャル堆積動作を行う
前に誘電体キャップの周辺ストリップを除去する。
【０００７】
【実施例】以下の詳細な説明は種々のアプリケーション
に用いられる、基板の周辺から材料を除去する方法に関
する。半導体ウエハから誘電体キャップの周辺ストリッ
プを除去する場合を例示する。この動作はウエハの周端
部をも滑らかにする。しかし、平滑化動作は、以下に述
べるように、もし望むならばキャップ除去と独立して行
うこともできる。
【０００８】図１に示す実施例において、積上げられた
シリコンウエハは最上部のウエハ１０と、底部のウエハ
１２と中間部のウエハ１１とより構成されている。これ
らウエハは、例えば約１５度の角度θで傾けられた底板
１４を有する保持具上に積上げられている。この傾きに
よってウエハは支持ピン１５と１６（図２に示す）に向
かって滑ってゆきこれらピンと接触する。底板と支持ピ
ンは典型的には石英であるが他の材料でもよい。典型的
には石英である頂板１３は積上げられたウエハ上に置か
れ、充分な重みを与えてウエハの湾曲を平坦にする。積
上げられたウエハを頂板１３の垂直方向から見た平面図
を図２に示す。もし望むならばシリコンウエハに通常形
成されるフラット２１を頂板に形成してもよい。積上げ
られたウエハは典型的には反応槽である適当なエッチン
グ装置に置かれ、以下説明するように、誘電体キャップ
材料の周辺ストリップが除去される。
【０００９】誘電体キャップ材料は上述したように典型
的にはシリコンダイオキサイドとシリコンナイトライド
である。この誘電体キャップ材料は通常ウエハの一面の
みに形成され、図３に示すように、炉ボート３０上に背
中合わせに載せることによって形成できる。この従来技
術によって、ウエハ（３１、３２）の所与の一対の外表
面（３３、３４）上にキャップ材料を成長およびまたは
堆積し、その一対の接触している内表面にキャップ材料
が形成されるのを防ぐことができる。本発明を実施する
には、図１の構成に示すように、典型的には約５０枚の
ウエハをボートの全負荷として積上げると便利である。
さらに必要ではないが各ウエハ対を同一背中合わせ方向
に維持すると便利である。従って、積上げられた状態で
は、ウエハ３２の外表面（キャップされた表面）３４は
ウエハ３５の外表面（キャップされた表面）３７と接
し、ウエハ対３１、３２と３５、３６の内表面（キャッ
プされていない表面）は図示のように接触したまゝであ
る。しかし、もし望むならば、ウエハを図１に示すよう
な方向に積上げて各ウエハのキャップされた側が隣接す
るウエハのキャップされていない側に接するようにする
こともできる。
【００１０】エッチング動作後のウエハ（４０）の裏面
は図４に示すようになる。誘電体キャップ（４１）はウ
エハの裏面の中央部に残り、周辺ストリップ４２からキ
ャップが除去されている。シリコンウエハの現在の市場
動向では、除去される周辺ストリップの幅は少なくとも
１mmであるが、典型的には１０mm未満である。しかしこ
れより広くてもよい。大抵のエッチング動作ではウエハ
（図示せず）の前面から通常無視できないシリコンスト
リップが除去される。しかし、当該分野で知られている
原理によれば、通常後のプロセスで裸のシリコンの前面
は研磨される。この研磨によって通常前面は平滑化さ
れ、前面から除去された周辺ストリップによる異物が排
除される。例えば、ウエハを研磨して滑らかで平坦な表
面を得る技術は本発明と同一譲受人になる米国特許第
４，８７４，４６３号に開示されている。このプロセス
を用いるなら、この特許に開示された等方性エッチング
動作後に本発明による周辺ストリップを除去してもよ
い。上述した原理を以下の実施例によってさらに詳しく
説明する。
【００１１】
【実施例】この実施例に用いたテスト用ウエハは直径１
５０mm（６インチ）のウエハである。各ウエハ５０mm
（５００オングストローム）厚のＳｉＮ層で覆われた２
５mm（２５０オングストローム）厚のＳｉＯ2 裏面キャ
ップを有している。４０枚のテスト用ウエハを図１に示
す装置に積上げた。積上げたウエハの頂部に１０枚のブ
ランクウエハより成る頂板を置いて、約０．５Kgの重さ
をかけた。積上げられたウエハをエッチング槽（３００
０Ｃコントローラを有したブランソンのモデルＰＭ１１
０２０）に入れ、エッチング室を５０ミリトールの圧力
に真空引きした。６２０cm3／分の流速でＣＦ4ガスを導
入しながら圧力を１トールに増加した。７００ワットの
電力レベルでプラズマをこのガス内に生成した。約３mm
幅のオキサイド／ナイトライドキャップの周辺ストリッ
プを除去するには１０分間のエッチング時間で充分であ
った。この後エッチング動作を終了した。
【００１２】除去した周辺ストリップは極めて均一であ
り、従来技術の除去プロセスによる結果よりもより平坦
であった。さらに周辺ストリップはウエハの中心と正確
に同心である。これらの利点は接触するウエハ表面間を
エッチャントガスが驚くほど均一に拡散するからと思わ
れる。この拡散は時間とともに増加するので、長い拡散
時間によってより幅の広いストリップが得られる。バッ
チ動作によって多数のウエハを一度に好便に処理でき、
個々のウエハを処理するのと比較すればより経済的であ
り、特に各ウエハに対してマスクステップを必要とする
場合に較べれば経済的である。しかし望むならば本発明
を一度に一枚のウエハのみに対して実施してもよい。例
えば、キャップ層を有したウエハを、これと同じかある
いは大きい直径の石英ディスク等のブランクディスクと
接触させて置く。望ましくはウエハとブランクの良好な
接触を保ちウエハの湾曲を減らすに充分な力を加える。
１５０〜２００mm（６〜８インチ）の範囲の直径を有し
た半導体ウエハに対しては、ウエハ表面に対して均一に
少なくとも１ニュートン（０．２ポンド）の力を加える
ことを勧める。上述したブランクディスクの重みあるい
は他の手段によって力を好便に得ることができる。その
後エッチング動作を上述したように行ってウエハのキャ
ップの周辺ストリップを除去する。
【００１３】誘電体キャップの周辺ストリップを除去し
たのち、半導体技術で知られている方法によってエピタ
キシャル堆積プロセスを行う。ウエハの裸の（キャップ
されていない）表面にエピタキシャル堆積を行うと、ウ
エハの裏面の周辺ストリップにも通常滑らかなエピタキ
シャル堆積が行われる。従って、リソグラフィ装置（例
えば光学ステッパ、Ｘ線ステッパあるいは電子ビーム装
置）においてウエハを固定する必要のある後続するリソ
グラフィ動作をウエハの平面性を損なうことなく行え
る。この平面性はウエハ周辺に制御されないで存在する
小さなシリコンの固まりによって損なわれる。
【００１４】エッチング雰囲気に曝すことは、誘電体キ
ャップ材料の周辺ストリップを除去するだけでなく、ウ
エハの周端部をも滑らかにする。例えば図５に示すよう
に、従来技術のエッジ研磨によって得られたウエハ５０
の端部５１は多数の鋭い角度を有している（この荒い端
部表面の寸法はわかりやすいように非常に拡大されてい
る）。この荒い端部はウエハを取り扱う装置やウエハを
保管する装置あるいはウエハが置かれる製造装置を摩耗
させ、上述した問題をひき起こす。対照的に、本発明に
よれば図６に示すようにより滑らかな端部をつくり、こ
の摩耗問題が緩和される。大抵の場合、端部の平滑化は
周辺ストリップの除去の結果からくるものであり、特別
な他の動作は必要としない。しかし本発明はキャップ材
料を除去する必要がない場合でも端部の平滑化のみを目
的としてウエハに対して実施することもできる。このよ
うなすべての応用は、ここで使用したように周辺材料の
除去とみなされる。
【００１５】実施例では半導体デバイス（例えば集積回
路）の生産に使用するシリコンウエハについて述べた
が、本発明は他の応用にも適用できる。例えば、光学
的、磁気的あるいは他の型式の基板から誘電体、導電
体、光学材料、接着材あるいは他の材料を除去するのに
本発明の技術を用いることができる。基板はしばしばデ
ィスクの形状をしているが他の形状でも可能であり、例
えば方形でもよい。さらに、エッチング雰囲気は典型的
にはプラズマであるが、除去する材料によってプラズマ
以外（例えばＨＦガス）でもよい。
【図面の簡単な説明】
【図１】複数のウエハを積上げた実施例の構造を示す側
面図。
【図２】実施例の頂板の構造を示す平面図。
【図３】ウエハの裏面にキャップを形成する間背中合わ
せに積上げられたウエハを担持した典型的なウエハポー
トを示す図。
【図４】周辺ストリップを除去した典型的なウエハを示
す図。
【５図】従来技術によって形成したウエハの荒い端部を
示す図。
【６図】本発明によって形成したウエハの比較的滑らか
な端部を示す図。
【符号の説明】
１０、１１、１２ ウエハ １３ 頂板 １４ 底板 １５、１６ 支持ピン ３０ ボート ３１、３２、３５、３６ ウエハ ４０ ウエハ ４１ 誘電体キャップ ４２ 周辺ストリップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフレイ トーマス コーツ アメリカ合衆国 18049 ペンシルヴァニ ア，エマウス，ライムポート ロード 5731 (72)発明者 ドリュー ジョン クン アメリカ合衆国 18052 ペンシルヴァニ ア，ホワイトホール，シャット アヴェニ ュー 1871 (72)発明者 ジョン ドナルド ラボアー アメリカ合衆国 18088 ペンシルヴァニ ア，ウォルナットポート，ロング レーン ロード 651

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 所与の大きさの広い表面を有した第１の
    基板の周辺（４２）の材料層を除去する方法であって、 該第１の基板（３１）の広い表面を該所与の大きさの第
    ２の基板（３２）の広い表面と接触させて置き、該周辺
    （４２）から所望の材料層が除去されるまで該第１と第
    ２の基板を気体エッチング雰囲気に曝すステップより成
    る方法。
  2. 【請求項２】 該第１の基板は半導体ウエハである請求
    項１の方法。
  3. 【請求項３】 除去する該材料層は該半導体ウエハの広
    い表面に形成された誘電体材料ストリップである請求項
    ２の方法。
  4. 【請求項４】 除去する該材料層は該半導体ウエハのエ
    ッジの半導体材料であってもってエッジを滑らかとする
    請求項２の方法。
  5. 【請求項５】 第１の半導体ウエハの裏面に誘電体材料
    のキャップ層（４１）を形成し、 該第１のウエハの裏面から該誘電体材料の周辺ストリッ
    プ（４２）を除去し、その後該第１のウエハの表面と、
    裏面の周辺ストリップとに半導体層をエピタキシャル形
    成するステップより成る半導体ウエハの製造方法であっ
    て、 該第１のウエハ（３１）の裏面を第２のウエハ（３２）
    の所与の面と接触させて置き、そして該周辺ストリップ
    から所望の材料層が除去されるまで該第１と第２のウエ
    ハをエッチング雰囲気に曝すステップより成る方法。
  6. 【請求項６】 該材料層を除去する前に該第２のウエハ
    の裏面に誘電体材料のキャップ層を形成し、該誘電体材
    料の周辺ストリップを該第２のウエハの裏面から除去
    し、そして該第２のウエハの表面と、裏面の周辺ストリ
    ップとに半導体層をエピタキシャル形成する請求項５の
    方法。
  7. 【請求項７】 該第２のウエハの裏面は該第１のウエハ
    と接触して置かれた所与の面である請求項６の方法。
  8. 【請求項８】 該第２のウエハの表面は該第１のウエハ
    と接触して置かれた所与の面である請求項６の方法。
  9. 【請求項９】 該半導体ウエハはシリコンウエハである
    請求項６の方法。
  10. 【請求項１０】 エピタキシャル形成される該半導体層
    はシリコン層である請求項９の方法。
  11. 【請求項１１】 該誘電体材料のキャップ層はシリコン
    ダイオキサイドとシリコンナイトライドの群より選ばれ
    た少くとも一種類の誘電体である請求項１０の方法。
  12. 【請求項１２】 該周辺ストリップは１mmから１０mmの
    範囲の幅を有する請求項１１の方法。
  13. 【請求項１３】 該ウエハをリソグラフィ装置に固定
    し、リソグラフィ動作を行って集積回路の素子を形成す
    るステップをさらに有する請求項５の方法。
  14. 【請求項１４】 第１の半導体ウエハをリソグラフィ装
    置に固定し、リソグラフィ動作を行ってエピタキシャル
    層の形成された該ウエハの表面に集積回路の素子を形成
    するステップより成る集積回路製造方法であって、該第
    １のウエハは周辺ストリップ（４２）を除去した誘電体
    キャップ層（４１）を裏面に形成しており、 該第１のウエハ（３１）の裏面を第２のウエハ（３２）
    の所与の面と接触して置き、そして所望の材料層が該周
    辺ストリップから除去されるまで該第１と第２のウエハ
    をエッチング雰囲気に曝すステップより成る方法。
  15. 【請求項１５】 該第２のウエハは表面にエピタキシャ
    ル層が形成され裏面に誘電体材料のキャップ層が形成さ
    れている請求項１４の方法。
  16. 【請求項１６】 該第２のウエハの裏面は該第１のウエ
    ハと接触して置かれた所与の面である請求項１５の方
    法。
  17. 【請求項１７】 該第２のウエハの表面は該第１のウエ
    ハと接触して置かれた所与の面である請求項１５の方
    法。
  18. 【請求項１８】 該半導体ウエハはシリコンウエハであ
    る請求項１５の方法。
  19. 【請求項１９】 エピタキシャル形成される該半導体層
    はシリコン層である請求項１８の方法。
  20. 【請求項２０】 該誘電体材料のキャップ層はシリコン
    ダイオキサイドとシリコンナイトライドの群より選ばれ
    た少くとも一種類の誘電体である請求項１９の方法。
  21. 【請求項２１】 該周辺ストリップは１mmから１０mmの
    範囲の幅を有する請求項２０の方法。
JP4221869A 1991-08-22 1992-08-21 基板周辺材料の除去方法 Withdrawn JPH05211140A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6837963B2 (en) 2001-05-10 2005-01-04 Renesas Technology Corp. Semiconductor device, method of producing a semiconductor device, and semiconductor substrate cleaning apparatus used for the production method

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6132522A (en) * 1996-07-19 2000-10-17 Cfmt, Inc. Wet processing methods for the manufacture of electronic components using sequential chemical processing
TW345681B (en) * 1996-12-13 1998-11-21 Taiwan Semiconductor Mfg Co Ltd Method for removing covering layer on the peripheral edge portion of wafer
US5723385A (en) * 1996-12-16 1998-03-03 Taiwan Semiconductor Manufacturing Company, Ltd Wafer edge seal ring structure
US5783097A (en) * 1997-06-09 1998-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Process to avoid dielectric damage at the flat edge of the water
CA2295069A1 (en) 1997-06-24 1998-12-30 Eugene A. Fitzgerald Controlling threading dislocation densities in ge on si using graded gesi layers and planarization
US5966628A (en) * 1998-02-13 1999-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Process design for wafer edge in vlsi
US6094965A (en) 1998-05-29 2000-08-01 Vlsi Technology, Inc. Semiconductor calibration structures and calibration wafers for ascertaining layer alignment during processing and calibrating multiple semiconductor wafer coating systems
US6204917B1 (en) 1998-09-22 2001-03-20 Kla-Tencor Corporation Backside contamination inspection device
TW392228B (en) * 1999-01-19 2000-06-01 United Microelectronics Corp Method for removing photoresist on wafer edge in manufacturing semiconductor devices
US6660643B1 (en) * 1999-03-03 2003-12-09 Rwe Schott Solar, Inc. Etching of semiconductor wafer edges
US6376156B1 (en) * 1999-11-22 2002-04-23 Taiwan Semiconductor Manufacturing Company Prevent defocus issue on wafer with tungsten coating on back-side
US6503773B2 (en) * 2000-01-20 2003-01-07 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
WO2004019391A2 (en) * 2002-08-23 2004-03-04 Amberwave Systems Corporation Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US7594967B2 (en) * 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
US6820349B2 (en) * 2002-09-30 2004-11-23 August Technology Corp. End effector alignment tool for substrate handling system
EP1588406B1 (en) * 2003-01-27 2019-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with structural homogeneity
US20040157461A1 (en) * 2003-02-10 2004-08-12 Seh America, Inc. Method for fabricating a wafer including dry etching the edge of the wafer
US20060014624A1 (en) * 2004-07-15 2006-01-19 Biljana Mikijelj High dielectric strength monolithic Si3N4
US7256148B2 (en) * 2005-05-12 2007-08-14 International Business Machines Corporation Method for treating a wafer edge
US8398778B2 (en) 2007-01-26 2013-03-19 Lam Research Corporation Control of bevel etch film profile using plasma exclusion zone rings larger than the wafer diameter
US7943007B2 (en) * 2007-01-26 2011-05-17 Lam Research Corporation Configurable bevel etcher
US7858898B2 (en) * 2007-01-26 2010-12-28 Lam Research Corporation Bevel etcher with gap control
US8580078B2 (en) * 2007-01-26 2013-11-12 Lam Research Corporation Bevel etcher with vacuum chuck
US20090004865A1 (en) * 2007-06-29 2009-01-01 Kastenmeier Bernd E E Method for treating a wafer edge
US7910484B2 (en) * 2008-01-11 2011-03-22 International Business Machines Corporation Method for preventing backside defects in dielectric layers formed on semiconductor substrates
CN101981664B (zh) 2008-03-31 2013-08-28 Memc电子材料有限公司 蚀刻硅晶片边缘的方法
CN102282647A (zh) 2008-11-19 2011-12-14 Memc电子材料有限公司 剥除半导体晶片边缘的方法和系统
US20120073650A1 (en) * 2010-09-24 2012-03-29 David Smith Method of fabricating an emitter region of a solar cell
CN102437043B (zh) * 2011-12-15 2013-09-25 天津中环领先材料技术有限公司 采用划磨方式去除igbt用抛光片晶圆边缘氧化膜的方法
US8853054B2 (en) 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE362838C (de) * 1922-10-31 Stohrer Fa W Fleischereimaschine
US3951728A (en) * 1974-07-30 1976-04-20 Hitachi, Ltd. Method of treating semiconductor wafers
US4141811A (en) * 1978-04-24 1979-02-27 Atlantic Richfield Company Plasma etching process for the manufacture of solar cells
US4687682A (en) * 1986-05-02 1987-08-18 American Telephone And Telegraph Company, At&T Technologies, Inc. Back sealing of silicon wafers
DE3717440A1 (de) * 1987-05-23 1988-12-01 Osaka Titanium Halbleiter-plaettchen und verfahren zu seiner herstellung
US4925809A (en) * 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
JP2645478B2 (ja) * 1988-10-07 1997-08-25 富士通株式会社 半導体装置の製造方法
US4875989A (en) * 1988-12-05 1989-10-24 Texas Instruments Incorporated Wafer processing apparatus
US4874463A (en) * 1988-12-23 1989-10-17 At&T Bell Laboratories Integrated circuits from wafers having improved flatness
US4900395A (en) * 1989-04-07 1990-02-13 Fsi International, Inc. HF gas etching of wafers in an acid processor
DE4033683A1 (de) * 1989-11-30 1991-06-06 Motorola Inc Verfahren zur herstellung von wafern mit einer epitaxialen schicht

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6837963B2 (en) 2001-05-10 2005-01-04 Renesas Technology Corp. Semiconductor device, method of producing a semiconductor device, and semiconductor substrate cleaning apparatus used for the production method

Also Published As

Publication number Publication date
SG67879A1 (en) 1999-10-19
US5425846A (en) 1995-06-20
EP0529888A1 (en) 1993-03-03

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