JPH069194B2 - 改良された平坦さを持つウェーハからの集積回路 - Google Patents

改良された平坦さを持つウェーハからの集積回路

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JPH069194B2
JPH069194B2 JP1331425A JP33142589A JPH069194B2 JP H069194 B2 JPH069194 B2 JP H069194B2 JP 1331425 A JP1331425 A JP 1331425A JP 33142589 A JP33142589 A JP 33142589A JP H069194 B2 JPH069194 B2 JP H069194B2
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Description

【発明の詳細な説明】 発明の分野 本発明は改良された平坦さを持つウェーハから集積回路
を製造するための方法に関する。
従来技術 集積回路は半導体ウェーハから当分野において周知の様
々な技術によって製造される。但し、一つの普遍のプロ
セスとして、ウェーハ上に回路の形状を定義する一つあ
るいは複数のリソグラフイー ステップがある。典型的
なリソグラフィック プロセスにおいては、光学放射が
要求される形状を含む“マスク”を通じてウェーハのレ
ジストがコーティングされた表面上に投影される。これ
ら形状が、最小の歪にて定義されることが非常に重要で
あるが、これら歪は、焦点がずれた状態を含む様々な光
学収差に起因する。現在の技術の状態においては、シリ
コン半導体ウェーハは約１２５から１５０ミリメートル
（５から６インチ）の直径を持ち、ヒ化ガリウム ウェ
ーハは、恐らく、５０から１００ミリメーター（２から
４インチ）の直径を持つ。これに対して、各々の集積回
路上に光学的に再生されるべき形状は、典型的には、１
マイクロメーターあるいはこれ以下の寸法を持つ。比較
的大きなウェーハ上の全てのサイトを通じてこのような
小さな形状を均一に再生する能力における制約要因に
は、ウェーハ表面の平坦さ及び平行度が含まれる。これ
らはリソグラフィック装置が、必然的に、最も小さなリ
ソグラフィック形状のオーダーの焦点の深さを持つため
に制約となる。ウェーハの表面を横断しての複数のサイ
ト上に複数のイメージを生成するリソグラフィック”ス
テッパー”のために通常使用される自動再フォーカシン
グでさえも、任意の露出野内の偏差を補償することはな
い。従って、ウェーハの平坦さ及び平行度に対する任様
はますます厳しいものとなってきており、典型的には、
例えば、０．６マイクロメーターあるいはそれ以下の裏
側基準サイト平坦さ(back side referenced site flatn
ess)を要求する。
然し、平坦なウェーハを製造するための能力は、ウェー
ハを製造するために要求される様々な成形及び表面調整
作業によって制限される。つまり、シリコン ウェーハ
に対するプロセスの典型的なシーケンスにおいては、ウ
ェーハが最初に、周知の技術によって成長された円筒状
のインゴットからダイヤモンド鋸などによってカットさ
れる。このウェーハは、次に、典型的なＡｌ２Ｏ３スラ
リー内において鋸による損傷を除去し、平坦さを得るた
めにラッピングされる。これは次に水酸化カリウム（Ｋ
ＯＨ）の溶液内においてラッピング作業によって与えら
れた表面の損傷及び破片を除去するためにエッチングさ
れる。この時点において、ウェーハの正面及び背面の両
方とも比較的平坦ではあるが、但し、このラッピング及
びエッチング プロセスに起因する溝及びピットを持
つ。つまり、ラッピング プロセスは表面内に微細な溝
を形成する傾向を持ち、これは、エッチング プロセス
によって深く、広くされる。ウェーハの表側が、次に、
これらピットを除去するためにポリッシングされる。こ
のポリッシングは、典型的には、ウェーハをバッキング
パッド上に搭載し、表側を柔らかなポリマー パッド
に対してこすりながらこの上にコロイド状のシリカ ス
ラリーを流すことによって達成される。但し、このポリ
ッシング プロセスは、実際には、主にウェーハを横断
しての少しの圧力の偏差、及びシリカ スラリーの流れ
の変動のために表面の平坦さを低下させる。従って、ウ
ェーハの表（つまり、ポリッシュされた）面は、平坦さ
及び平行度の点で少し平でなくなる。従って、要求され
る滑らかさ及び改良された平坦さ及び平行度を持つウェ
ーハを得ることが望まれる。
発明の要旨 我々は集積回路を製造するために使用されるウェーハを
成形するための改良された方法を発見した。ウェーハが
耐エッチング材料、例えば、シリコン ウェーハのケー
スにおいては、窒化シリコンにてコーティングされる。
このコーティングがウェーハの高い所に位置する表面か
ら除去され、ウェーハの低い所に位置する部分（例え
ば、ピットなどのへこみ）の側壁上の耐エッチング コ
ーティングが残される。等方性エッチング プロセス、
典型的には、ＫＯＨ内での湿式エッチングによってウェ
ーハのコーティングされてない部分から材料が除去さ
れ、これによって、ビットの側壁上の耐エッチング コ
ーティングがアンダーカットされる。オプションとし
て、エッチング プロセスの後に残された小さな突起を
除去するためにポリッシング プロセスが使用される。
詳細な説明 以下の詳細な説明はウェーハを集積回路の製造に対して
調整するための向上された方法に関する。第１図に示す
ように、半導体ウェーハ１０の表面１１内にはへこみ、
例えば、ピット１２が存在する。表面１１は、通常、
“上側(top)”或は“表側(front)”と呼ばれ、この中に
アクティブ デバイス（トランジスタ、光学デバイス、
等）が形成される。このピットは、最も一般的には、上
に説明のラッピング作業による研磨の結果として形成さ
れるが、他のソースによることもあり、典典型的には、
ウェーハの表面全体に分布する。
第２図においては、耐エッチング コーティング２１が
ウェーハの表面上に形成される。用語“エッチング(etc
h resistant)”は、以下に説明されるその他の等方性エ
ッチング作業においてウェーハ１０の材料と比較して除
去速度が遅いことを意味する。この目的に対しては、コ
ーティング２１は、典型的には、ウェーハ１０がシリコ
ンの場合は窒化シリコンから成る。但し、他の材料も可
能である。窒化シリコンの形成は当分野において周知の
様な方法による。一つの適当な方法は、ウェーハを窒素
雰囲気を含む炉の中で加熱する方法である。例えば、Ｎ
Ｈ３を３００立方センチ／分、そしてＳｉＨ２Ｃｌ２を
３０立方センチ／分の速度にて７７５℃の炉内に導入す
ると、２９０ミリトルの圧力において約２．９ナノメー
ター／分の堆積速度で窒化シリコンが得られる。１７分
の堆積時間で５０ナノメーターの厚さの窒化シリコンが
形成される。一般に、１０から１００ナノメーターのレ
ンジの厚さの窒化シリコンが本発明の実現に対して適当
であると堆測される。コーティング２１内に他の材料を
含むことも可能である。例えば、最初に二酸化シリコン
を表面１１上に形成し、その後、窒化シリコンを形成す
ることもできる。
窒化シリコンはまたウェーハの裏側にその後の表側への
半導体材料のエピタキシャル堆積の準備のために形成さ
れることもある。この窒化シリコンは、ウェーハの裏側
からのドーパントのアウト拡散(outdiffusing)による表
側のオートドーピンク(autdoping)を阻止するための裏
側の“キャップ(cap)”として機能する。二酸化シリコ
ン／窒化シリコン キャップを形成するための一つの便
利な方法が本発明と同一の譲渡人の合衆国特許第４，６
８７，６８２号において開示されているが、他の方法を
使用することも可能である。先行技術による窒化物キャ
ップの形成においては、二つのウェーハが（正面がコン
タクトするように）ウェーハ ボート内に対面して入れ
られ、これによって、露出された裏側のみに窒化物が沈
殿することが許される。別の方法として、エピタキシャ
ル堆積が遂行されない場合は、ウェーハは裏側が対面す
るように入れ、窒化シリコンが正面側のみに堆積するよ
うにすることも、あるいは両側をコートし、ポリッシン
グの後に裏側からコーティングを剥すこともできる。
第３図に移り、除去作業によってウェーハの高い所に横
たわる水平の表面から耐エッチング コーティングが除
去され、ピットの側壁上の部分３２、３３、及びピット
の底の所の部分３４が残される。この除去作業は好まし
い実施態様においては従来のポリッシング技術を使用し
て遂行することができる。一例としての実施態様におい
ては、ｐＨ８．５のコロイド状のシリカ スラリーを用
いて約１から５分の機械的ポリッシングがこれら高い所
に位置する表面から約５０ナノメーターの厚さの窒化シ
リコンを除去するために適当である。これに加えて、こ
の除去作業を達成するために使用されるポリッシング
は、又、少しの厚さのウェーハ材料、典型的には、第２
図に示されるコートされたピットの深さｄ１ の約１０％
を除去する。これはウェーハ上の小さな表の偏差（つま
り、山及び谷）を除去するのにかなりの効果を持つ。別
の方法として、この除去は、当分野において周知の原理
に従って、ダイヤモンド ラッピングによって達成する
こともできる。さらに別の除去技術も可能である。
耐エッチング コーティングの除去に続いて、表面１１
をおおよそピットの深さｄ２ までで除去するために等方
性エッチング プロセスが使用される。典型的なケース
においては、ｄ２ は５から２０ミクロンメーターのレン
ジにある。一例としての実施態様においては、９０℃の
温度においてＫＯＨ内での約１０から２０分のエッチン
グによって１０から２０マイクロメーターのレンジの厚
さを持つシリコン層が除去される。第４図に示されるご
とく、この等方性エッチングは側壁上の保護コーティン
グをアンダーカットし、断面図に見られるように領域３
２、３３及び３４のみが残される。残される保護コーテ
ィングの形状は、ピットの形状によって決定されること
に注意する。ピツトの基本形状は、ウェーハの結晶方位
によって影響される。多くのケースにおいて、ピットは
正方形あるいは長方形であり、領域３２−３４はこのよ
うな形状を持つ。保護コーティングの残りの部分は、ピ
ットの回りのウェーハ材料が除去されるに従ってエッチ
ングの間に幾分支持されない状態になる。従って、領域
３２−３４を単純なポリッシング作業によって簡単に除
去することが可能である。
第４図から、この等方性エッチングがピットの深さを越
えて進行した場合は、保護コーティングの下の領域はあ
まりエッチングされないことがわかる。つまり、領域３
５はエッチング剤からコーティング３４によって保護さ
れる。従って、ウェーハ材料の突起が第５図内の５１に
よって示されるように、保護コーティングが除去された
後に残る。この突起はその後のポリッシング作業によっ
て除去される。このその後のポリッシング作業において
は、除去されるのは主に、最初のポリッシングにおいて
は主に窒化シリコンが除去されたのに対して、シリコン
である。当分野において周知の如くごとく、高いｐＨは
シリコンに対する化学機械作用を高め、従って、速い除
去速度及び滑らかな表面を提供する。従って、９．５か
ら１１．５のレンジの値のｐＨ値を持つコロイド状のシ
リコン スラリーがこのその後のポリッシング作業に対
して適当である。例えば、ｐＨ１０のスラリーによる約
８から１０分のポリッシングは、約７マイクロメーター
の厚さのシリコンを除去する。又、短期間（例えば、１
から２分間）低いｐＨ値（例えば、８から９）にてポリ
ッシングし、次に、同期的に高いｐＨ値（例えば、１
１）にスイッチするとよい結果が得られる。この低いｐ
Ｈでの短期間のポリッシングは、等方性エッチングによ
って残された保護コーティングの残りの領域３２−３４
をより強く除去することを助ける。このその後のポリッ
シング動作は、任意の高さの突起が相当する深さのピッ
トよりも簡単に除去できるため、先行技術によるポリッ
シング作業と比較してかなり短いことに注意する。現実
的には、ウェーハ上のピットの深さは様々であるためエ
ッチングが最も深いピットの深さを越えて進行した場合
は、幾らかの突起が存在する可能性を持つ。
本発明の有効性を知るために、直径１２５ミリメートル
のシリコン ウェーハの厚さの偏差が平坦さの指標を得
るために測定された。先行技術によるラッピング ステ
ップの後、ポリッシングの前の“ＴＴＶ”測定によるこ
の偏差は約１マイクロメーターであった。従来の先行技
術によるポリッシングの後、この偏差は約８マイクロメ
ーターに増加した。これに対して、本発明による技術を
使用した場合は、ポリッシング時間がかなり短縮され、
厚さの偏差は最大でもたった２マイクロメートルであっ
た。
上の一例としての値は１２マイクロメーターの公称顆粒
サイズを持つアルミニウム酸化物研磨スラリーに対する
ものである。但し、本発明は、他の研磨剤及び顆粒サイ
ズに対しても使用できるものであり、これらとともに上
の値が多少変動する。本発明はまたラッピング以外の機
械的調整技術から得られた表面に対しても使用できる。
例えば、両側がラッピングされるかわりに、ウェーハは
両側を研磨（例えば、結合ダイヤモンド ホイールを使
用）、あるいは鋸でカットすることもできる。別の方法
においては、ウェーハが片側をラッピングされ、反対側
を鋸でカットされ、あるいは片側が研磨され、反対側が
鋸にカツトされる。これら技術の全てにおいて、上に説
明されたように、化学的なエッチングの後に、オプショ
ンとして機械的な調整が行なわれる。本発明はまた両側
がポリッシュされたウェーハに対しても適用できる。こ
の場合は、両側が耐エッチング剤にてコーティングさ
れ、両側が上に説明のようにポリッシュあるいはエッチ
ングされる。両側の本発明による処理は、同時に行うこ
とも、逐次的に行なうこともできる。
様々な他の材料及びプロセスも本発明の実施に可能であ
る。例えば、二酸化シリコンを耐エッチング材料として
使用することもできる。ポリマー コーティング（例え
ば、リソグラフィック レジスト）もこの目的のために
使用することができる。但し、これらの使用は、その後
のＫＯＨエッチング プロセスの温度によって制約を受
ける。他の等方性エッチング剤、例えば、水酸化ナトリ
ウムの溶液を、第４図に示されるステップにおいてシリ
コンを除去するために使用することができる。ゲルマニ
ウム及びIII−Ｖ族の半導体ウェーハも適当な耐エッチ
ング材料及びウェーハ エッチング技術の選択にて本発
明の技術を活用できる。同様に、石英（つまり、単結晶
あるいは石英ガラス）及びガラス ウェーハも本発明の
技術を使用できる。この場合、アルミニウム酸化物が耐
エッチング保護コーティングとして使用でき、フッ化水
素酸（ＨＦ）、あるいはその他のフッ素含有溶液が等方
性エッチング剤として使用できる。一般に、本発明によ
る方法は、任意の脆性材料のウェーハとともに使用でき
る。最後に、ダイヤモンド チップ ブレードによる切
断がインゴットからウェーハを切り離すための好ましい
技術であるが、例えば、高圧水噴射、ワイヤー鋸、レー
ザー カット等を含む他の技術も可能である。
本発明の作業の後に、集積回路が、典型的には、このウ
ェーハ上に、これによって得られた改良された平坦さを
使用してリソグラフィー技術を使用して形成される。こ
うして、本発明の価値は、ウェーハ製造プロセス自体に
制限されるものでなく、集積回路製造プロセスにも拡張
される。これら様々なリソグラフィー プロセスは当分
野において周知であり、ここで言及するには及ばない。
集積回路製造プロセスにおけるこれ以外のプロセス、例
えば、堆積、エッチング、及び平坦化技術も、本発明に
よる方法から利益を得る。
【図面の簡単な説明】
第１図は表面内にピットを持つウェーハを示す図； 第２図は耐エッチング コーティングを堆積した後のこ
のウェーハを示す図； 第３図は表面の高い所に位置する水平の部分からこの耐
エッチング コーティングを除去した後のウェーハを示
す図； 第４図はピットの深さを越えて表面の等方性除去を行な
った後の耐エッチング コーティングを示す図；そして 第５図はピットの深さを越えるエッチングの結果として
のウェーハ表面上の突起を示す図である。 ＜主要部分の符号の説明＞ １０……半導体ウェーハ １２……ピット ２１……耐エッチング コーティング

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】ウェーハ（１０）の任意のサイド上に形成
    される集積回路を製造するための方法において、該ウェ
    ーハが： （１）へこみ（１２）のある表面（１１）を持つ該ウェ
    ーハの該任意のサイド上に耐エッチング コーティング
    （２１）を形成するステップ； （２）該任意のサイドの表面から該耐エッチング コー
    ティング（２１）を除去する一方において、該表面のへ
    こみの側壁上に該コーティング（３２、３３）をとどめ
    るステップ； （３）該任意のサイドを該任意のサイドからある深さだ
    け材料が除去されるように、また該側壁上の該耐エッチ
    ング コーティング（３３、３４）の少なくとも一部分
    をアンダー カットするように等方性エッチングするス
    テップ； （４）該ウェハーの該任意のサイドから該耐エッチング
    コーティング（３２、３３、３４）の残りの部分を除
    去するステップによって準備され、 これによって向上された平坦さを持つウェーハが得られ
    ることを特徴とする方法。
  2. 【請求項２】請求項１記載の方法において、該エッチン
    グが該表面内の少なくとも幾つかのへこみの深さを越え
    て継続され、その結果該耐エッチング コーティングの
    除去の後に突起（５１）が残り、該突起を除去するステ
    ップが更に含まれることを特徴とする方法。
  3. 【請求項３】請求項１に記載の方法において、該エッチ
    ングが材料を該ウェーハの該任意のサイドから少なくと
    も１０マイクロメーターの深さだけ除去することを特徴
    とする方法。
  4. 【請求項４】請求項１に記載の方法において、該耐エッ
    チング コーティングが窒化シリコンから成ることを特
    徴とする方法。
  5. 【請求項５】請求項１に記載の方法において、該等方性
    エッチングがＫＯＨにて達成されることを特徴とする方
    法。
  6. 【請求項６】請求項１に記載の方法において、該耐エッ
    チング コーティングの除去がポリッシングによって達
    成されることを特徴とする方法。
  7. 【請求項７】請求項６に記載の方法において、該ポリッ
    シングがシリカ スラリーの助けによって達成されるこ
    とを特徴とする方法。
  8. 【請求項８】請求項１に記載の方法において、該耐エッ
    チング コーティングの残りの部分の除去がポリッシン
    グによって達成されることを特徴とする方法。
  9. 【請求項９】請求項８に記載の方法において、該ポリッ
    シングがシリカ スラリーの助けによって達成されるこ
    とを特徴とする方法。
  10. 【請求項１０】請求項９に記載の方法において、該ポリ
    ッシングが初めの期間は低いｐＨのシリカ スラリーに
    て行なわれ、その後、高いｐＨのシリカ スラリーにて
    行なわれることを特徴とする方法。
  11. 【請求項１１】請求項１に記載の方法において、該ウェ
    ーハが円筒状のインゴットから鋸でカットすることによ
    って得られることを特徴とする方法。
  12. 【請求項１２】請求項１に記載の方法において、該ウェ
    ーハが研磨剤にてラッピングされ、該へこみが該ウェー
    ハの該任意のサイド上に形成されることを特徴とする方
    法。
  13. 【請求項１３】請求項１に記載の方法において、該ウェ
    ーハ上で少なくとも一度のリソグラフィック プロセス
    を遂行し、これによって、該集積回路の形状が定義され
    ることを特徴とする方法。
  14. 【請求項１４】請求項１に記載の方法において、 （１）該ウェーハの該任意のサイドの反対サイド上に耐
    エッチング コーティングを形成するステップ； （２）該反対サイドの表面から該耐エッチング コーテ
    ィングを除去する一方において、該表面内のへこみの該
    側壁上の該コーティングをとどめるステップ； （３）該反対サイドを該反対サイドから材料がある深さ
    だけ除去され、また該側壁上の該耐エッチング コーテ
    ィングの少なくとも一部分がアンダーカットされるよう
    に等方性エッチングするステップ；及び （４）該ウェーハの該反対サイドから該耐エッチング
    コーティングの該残りの部分を除去するステップが更に
    含まれることを特徴とする方法。
  15. 【請求項１５】請求項14に記載の方法において、該ステ
    ップ及び該対応する追加のステップが該任意のサイド及
    び該反対サイド上で逐次的に遂行されることを特徴とす
    る方法。
  16. 【請求項１６】請求項14に記載の方法において、該ステ
    ップの少なくとも幾つか及び該対応する追加のステップ
    が該任意のサイド及び該反対サイド上で同時に達成され
    ることを特徴とする方法。
  17. 【請求項１７】半導体材料のインゴットから該ウェーハ
    を切り離すステップを含む複数のステップによって半導
    体ウェーハを製造するための方法において、該方法が更
    に （１）該ウェーハの任意のサイド上に耐エッチング コ
    ーティング（２１）を形成するステップ； （２）該任意のサイドの高い所に横たわる表面から該耐
    エッチング コーティングを除去する一方で、該表面内
    のへこみの該側壁上のコーティング（３２、３３）をと
    どめるステップ； （３）該任意のサイドを該ウェハーからある深さの材料
    が除去され、また該側壁上の該耐エッチング コーティ
    ング（３２、３３）の少なくとも一部がアンダーカット
    されるように等方性エッチングするステップ； （４）該任意のサイドの表面から該耐エッチング コー
    ティング（３２、３３、３４）の残りの部分を除去する
    ステップ；及び （５）該任意のサイドをポリッシングするステップを更
    に含み、 これによって、改良された平坦さを持つウェーハが得ら
    れることを特徴とする方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391798B1 (en) 1987-02-27 2002-05-21 Agere Systems Guardian Corp. Process for planarization a semiconductor substrate
EP0368584B1 (en) * 1988-11-09 1997-03-19 Sony Corporation Method of manufacturing a semiconductor wafer
GB2227362B (en) * 1989-01-18 1992-11-04 Gen Electric Co Plc Electronic devices
US5142828A (en) * 1990-06-25 1992-09-01 Microelectronics And Computer Technology Corporation Correcting a defective metallization layer on an electronic component by polishing
US5137597A (en) * 1991-04-11 1992-08-11 Microelectronics And Computer Technology Corporation Fabrication of metal pillars in an electronic component using polishing
SG67879A1 (en) * 1991-08-22 1999-10-19 At & T Corp Removal of substrate perimeter material
DE59402800D1 (de) * 1993-04-05 1997-06-26 Siemens Ag Verfahren zur Herstellung von Tunneleffekt-Sensoren
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5473433A (en) * 1993-12-07 1995-12-05 At&T Corp. Method of high yield manufacture of VLSI type integrated circuit devices by determining critical surface characteristics of mounting films
US5733175A (en) * 1994-04-25 1998-03-31 Leach; Michael A. Polishing a workpiece using equal velocity at all points overlapping a polisher
US5607341A (en) 1994-08-08 1997-03-04 Leach; Michael A. Method and structure for polishing a wafer during manufacture of integrated circuits
US5885900A (en) * 1995-11-07 1999-03-23 Lucent Technologies Inc. Method of global planarization in fabricating integrated circuit devices
US5766971A (en) * 1996-12-13 1998-06-16 International Business Machines Corporation Oxide strip that improves planarity
US6514875B1 (en) 1997-04-28 2003-02-04 The Regents Of The University Of California Chemical method for producing smooth surfaces on silicon wafers
US6019806A (en) * 1998-01-08 2000-02-01 Sees; Jennifer A. High selectivity slurry for shallow trench isolation processing
WO2000063953A1 (fr) * 1999-04-16 2000-10-26 Tokyo Electron Limited Procede de production d'un dispositif a semi-conducteur et sa ligne de production
US6600557B1 (en) * 1999-05-21 2003-07-29 Memc Electronic Materials, Inc. Method for the detection of processing-induced defects in a silicon wafer
US6416391B1 (en) 2000-02-28 2002-07-09 Seh America, Inc. Method of demounting silicon wafers after polishing
US6446948B1 (en) 2000-03-27 2002-09-10 International Business Machines Corporation Vacuum chuck for reducing distortion of semiconductor and GMR head wafers during processing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4278987A (en) * 1977-10-17 1981-07-14 Hitachi, Ltd. Junction isolated IC with thick EPI portion having sides at least 20 degrees from (110) orientations
US4331546A (en) * 1979-01-31 1982-05-25 Mobil Oil Corporation Lubricant composition containing phosphite-diarylamine-carbonyl compound reaction product
US4251300A (en) * 1979-05-14 1981-02-17 Fairchild Camera And Instrument Corporation Method for forming shaped buried layers in semiconductor devices utilizing etching, epitaxial deposition and oxide formation
US4588421A (en) * 1984-10-15 1986-05-13 Nalco Chemical Company Aqueous silica compositions for polishing silicon wafers
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity

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EP0375258B1 (en) 1994-06-22
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US4874463A (en) 1989-10-17

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