JP2577090B2 - 結晶半導体膜の形成方法 - Google Patents
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、結晶半導体膜、及び、その形成方法に関
し、特に、複数の単結晶を堆積面上にその位置を制御し
て形成し、粒界の位置及び該単結晶の大きさを制御して
形成した後、平坦化する結晶半導体膜の形成方法に関す
る。
し、特に、複数の単結晶を堆積面上にその位置を制御し
て形成し、粒界の位置及び該単結晶の大きさを制御して
形成した後、平坦化する結晶半導体膜の形成方法に関す
る。
本発明は、例えば、半導体集積回路、磁気回路等の電
子素子、光素子、磁気素子、圧電素子、或は、表面音響
素子等に利用される結晶半導体膜に適用される。
子素子、光素子、磁気素子、圧電素子、或は、表面音響
素子等に利用される結晶半導体膜に適用される。
［従来の技術］ 絶縁物基板上に複数の単結晶を成長させるSOI技術の
分野においては、例えば、表面材料間の核形成密度の差
による選択核形成に基づいた方法が提案されている（T.
Yonehara et al.（1987）Extended Abstracts of the 1
9th SSDM.191）。この結晶形成方法を第２図を用いて説
明する。まず第２図（ａ）に示すように核形成密度の小
さい表面203をもつ下地材料201上に、表面203よりも核
形成密度の大きい表面をもつ領域207を適宜な直径、間
隔で配する。この基体に所定の結晶形成処理を施すな
ら、領域207の表面にのみ堆積物の核209が発生し表面20
3の上には起こらない（第２図（ｂ））。そこで領域207
の表面を核形成面（SNDL）、表面203を非核形成面（S
NDS）と呼ぶ。核形成面207に発生した核209をさらに成
長させれば結晶粒210となり（第２図（ｃ））、核形成
面207の領域を越えて非核形成面203の上にまで成長し、
やがて隣の核形成面207′から成長してきた結晶粒210′
と接して粒界211が形成される。従来この結晶形成方法
においては、核形成面207に非晶質Si3N4、非核形成面20
3にSiO2を用い、CVD法によってSi単結晶を複数個形成し
た例（上記論文参照）及び、SiO2を非核形成面203と
し、集束イオンビームによりSiイオンを非核形成面203
に注入し核形成面207となる領域を形成し、CVD法により
Si単結晶を複数個形成した例（1988年第35回応用物理学
関係連合講演会28p−Ｍ−９）が報告されていた。
分野においては、例えば、表面材料間の核形成密度の差
による選択核形成に基づいた方法が提案されている（T.
Yonehara et al.（1987）Extended Abstracts of the 1
9th SSDM.191）。この結晶形成方法を第２図を用いて説
明する。まず第２図（ａ）に示すように核形成密度の小
さい表面203をもつ下地材料201上に、表面203よりも核
形成密度の大きい表面をもつ領域207を適宜な直径、間
隔で配する。この基体に所定の結晶形成処理を施すな
ら、領域207の表面にのみ堆積物の核209が発生し表面20
3の上には起こらない（第２図（ｂ））。そこで領域207
の表面を核形成面（SNDL）、表面203を非核形成面（S
NDS）と呼ぶ。核形成面207に発生した核209をさらに成
長させれば結晶粒210となり（第２図（ｃ））、核形成
面207の領域を越えて非核形成面203の上にまで成長し、
やがて隣の核形成面207′から成長してきた結晶粒210′
と接して粒界211が形成される。従来この結晶形成方法
においては、核形成面207に非晶質Si3N4、非核形成面20
3にSiO2を用い、CVD法によってSi単結晶を複数個形成し
た例（上記論文参照）及び、SiO2を非核形成面203と
し、集束イオンビームによりSiイオンを非核形成面203
に注入し核形成面207となる領域を形成し、CVD法により
Si単結晶を複数個形成した例（1988年第35回応用物理学
関係連合講演会28p−Ｍ−９）が報告されていた。
しかしながら、上記の単結晶をその形成位置を制御し
て形成する結晶形成法により、結晶粒を複数個、格子点
状に形成した場合には、以下に示すような問題が生じる
ことがあるため、半導体集積回路、或はその他の素子の
形成において障害がある。
て形成する結晶形成法により、結晶粒を複数個、格子点
状に形成した場合には、以下に示すような問題が生じる
ことがあるため、半導体集積回路、或はその他の素子の
形成において障害がある。
すなわち、上記結晶の形成方法において、平坦な結晶
を得ることは現状では困難であり、得られる結晶の大半
は塊状である。しかし、素子を形成する場合、該結晶上
部を平坦化することは、その素子性能の向上及び、特性
の均一化、歩留まりの向上といった点から大変に有効で
ある。また、これらの単結晶それぞれに一つの素子を形
成し、それらを絶縁物により互いに分離して形成するこ
とにより、通常必要とされる素子分離領域が著しく縮小
し、高集積化を可能にする。近年、絶縁性材料上の半導
体層を薄層化することでその素子性能が向上することが
分かってきた（International workshop on future ele
ctron devices 1988）。ところが、このような結晶の平
坦化技術は、十分には確立されていなかった。
を得ることは現状では困難であり、得られる結晶の大半
は塊状である。しかし、素子を形成する場合、該結晶上
部を平坦化することは、その素子性能の向上及び、特性
の均一化、歩留まりの向上といった点から大変に有効で
ある。また、これらの単結晶それぞれに一つの素子を形
成し、それらを絶縁物により互いに分離して形成するこ
とにより、通常必要とされる素子分離領域が著しく縮小
し、高集積化を可能にする。近年、絶縁性材料上の半導
体層を薄層化することでその素子性能が向上することが
分かってきた（International workshop on future ele
ctron devices 1988）。ところが、このような結晶の平
坦化技術は、十分には確立されていなかった。
従来、表面が平坦な薄層を得る方法には３つの方法が
提案されている。１つ目は、例えばSi層の上部を酸化
し、酸系のエッチング液で除去する方法（酸化層除去
法）、２つ目は反応性イオンエッチングによって薄層化
する方法、３つ目は特殊な化学研磨液を混入してSiとSi
O2の研磨速度が著しく異なることを利用した選択的な化
学研磨法（メカノケミカルポリッシング法）である（浜
口、遠藤、応用物理学会誌；第56巻第11号1480ページ;
T.Hamaguchi,N.Endo,M.Kimura and A.Ishitani,Japanes
e Journal of Applied Physics vol.23,No.10,1984 PD.
LO−815;T.Hamaguchi,N.Endo,M.Kimura and M.Nakamae,
Proceeding of International Electron Device Meetin
g, p688 1985 Washington D.C. U.S.A.）。
提案されている。１つ目は、例えばSi層の上部を酸化
し、酸系のエッチング液で除去する方法（酸化層除去
法）、２つ目は反応性イオンエッチングによって薄層化
する方法、３つ目は特殊な化学研磨液を混入してSiとSi
O2の研磨速度が著しく異なることを利用した選択的な化
学研磨法（メカノケミカルポリッシング法）である（浜
口、遠藤、応用物理学会誌；第56巻第11号1480ページ;
T.Hamaguchi,N.Endo,M.Kimura and A.Ishitani,Japanes
e Journal of Applied Physics vol.23,No.10,1984 PD.
LO−815;T.Hamaguchi,N.Endo,M.Kimura and M.Nakamae,
Proceeding of International Electron Device Meetin
g, p688 1985 Washington D.C. U.S.A.）。
［発明が解決しようとする課題］ 酸化層除去法は、酸化速度を速めるために高圧酸化等
の方法を用いなければならず、非常に高価なプロセスと
なる。加うるに、出発材料表面に凹凸が存在するときに
は、先ず何らかの方法で平坦化した後に酸化しなければ
ならない。
の方法を用いなければならず、非常に高価なプロセスと
なる。加うるに、出発材料表面に凹凸が存在するときに
は、先ず何らかの方法で平坦化した後に酸化しなければ
ならない。
さらに、Si層に粒界や、方位の異なった結晶が存在す
る場合には、酸化が粒界にそって増速されたり、結晶方
位による酸化速度の異方性によって均一、平坦に酸化す
るには問題が多い。
る場合には、酸化が粒界にそって増速されたり、結晶方
位による酸化速度の異方性によって均一、平坦に酸化す
るには問題が多い。
また、２番目の方法である反応性イオンエッチング法
は、所望の厚さに薄層化するにはエッチング時間を調節
して厚み制御するしかないが、大面積基板に対して結晶
を１μｍ以下の膜厚に精密に制御するにはその制御性、
再現性、均一性、及び、量産性に多くの問題がある。さ
らに、付記すべき点はエネルギーを持ったイオンが半導
体結晶に直接入射し表面に衝突するため、表面層へのダ
メージの問題も残る。
は、所望の厚さに薄層化するにはエッチング時間を調節
して厚み制御するしかないが、大面積基板に対して結晶
を１μｍ以下の膜厚に精密に制御するにはその制御性、
再現性、均一性、及び、量産性に多くの問題がある。さ
らに、付記すべき点はエネルギーを持ったイオンが半導
体結晶に直接入射し表面に衝突するため、表面層へのダ
メージの問題も残る。
最後のメカノケミカルポリッシング法は、一般のシリ
コンウエハに用いられる際は、研磨剤としてコロイダル
シリカと呼ばれるSiO2の0.01μｍ程度の径を持つ砥粒を
弱アルカリ系の溶液に懸濁させた研磨液とポリウレタン
系の布を使ってポリッシングを行なう。これは砥粒（Si
O2）とシリコンウエハとの摩擦による物理的な研磨作用
と摩擦中の発熱温度上昇による弱アルカリの研磨液中へ
のシリコンの化学的な溶去作用が混在した研磨である。
メカノケミカルポリッシングはシリコンウエハ等の基板
を研磨する際の最終工程に用いられており、ポリッシン
グされた基板表面は平坦な無歪鏡面である。
コンウエハに用いられる際は、研磨剤としてコロイダル
シリカと呼ばれるSiO2の0.01μｍ程度の径を持つ砥粒を
弱アルカリ系の溶液に懸濁させた研磨液とポリウレタン
系の布を使ってポリッシングを行なう。これは砥粒（Si
O2）とシリコンウエハとの摩擦による物理的な研磨作用
と摩擦中の発熱温度上昇による弱アルカリの研磨液中へ
のシリコンの化学的な溶去作用が混在した研磨である。
メカノケミカルポリッシングはシリコンウエハ等の基板
を研磨する際の最終工程に用いられており、ポリッシン
グされた基板表面は平坦な無歪鏡面である。
また、このメカノケミカルポリッシング法による選択
ポリッシング技術は、加工液に弱アルカリ系の溶液を用
いているが、この溶液と被研磨体の化学反応が物質によ
り異なることを利用して加工速度に選択性を与えてい
る。そして、該方法はこの溶液との化学反応と、それに
伴い生成される物質をポリッシング布によってふき取る
という機械的除去過程によって成り立っている。例え
ば、エチレンジアミン・ピロカテコールを用いてSiをエ
ッチングすると、アミンのイオン化過程の酸化還元反応
によりSi（OH）6 2-がSi表面に形成され、それがピロカ
テコールとキレートを生成し液中に溶解していく。この
Si（OH）6 2-のSi表面からの除去をポリッシング布の繊
維による機械的作用により行なうのが選択ポリッシング
である。被研磨体がSiO2領域とSi領域で構成されている
ときにはSiO2領域で囲まれたSi領域はSiO2領域の高さま
で研磨されるポリッシング布によるふき取り効果が著し
く減少し、SiO2領域をストッパーとしてSi領域のみが平
坦に研磨される。
ポリッシング技術は、加工液に弱アルカリ系の溶液を用
いているが、この溶液と被研磨体の化学反応が物質によ
り異なることを利用して加工速度に選択性を与えてい
る。そして、該方法はこの溶液との化学反応と、それに
伴い生成される物質をポリッシング布によってふき取る
という機械的除去過程によって成り立っている。例え
ば、エチレンジアミン・ピロカテコールを用いてSiをエ
ッチングすると、アミンのイオン化過程の酸化還元反応
によりSi（OH）6 2-がSi表面に形成され、それがピロカ
テコールとキレートを生成し液中に溶解していく。この
Si（OH）6 2-のSi表面からの除去をポリッシング布の繊
維による機械的作用により行なうのが選択ポリッシング
である。被研磨体がSiO2領域とSi領域で構成されている
ときにはSiO2領域で囲まれたSi領域はSiO2領域の高さま
で研磨されるポリッシング布によるふき取り効果が著し
く減少し、SiO2領域をストッパーとしてSi領域のみが平
坦に研磨される。
以上の一般の、及び、選択的なメカノケミカルポリッ
シング技術においては、化学反応過程が存在しており、
そのために両者ともにSiの結晶面方位による著しい加工
速度の差異が観察される。
シング技術においては、化学反応過程が存在しており、
そのために両者ともにSiの結晶面方位による著しい加工
速度の差異が観察される。
例えば、一般のメカノケミカルポリッシングでは（10
0）面は（111）面に比べて10〜20％も加工速度が速く、
また、上述の選択メカノケミカルポリッシングにおいて
は（100），（110）面は（111）面にたいして10倍も早
く研磨されることが知られている。
0）面は（111）面に比べて10〜20％も加工速度が速く、
また、上述の選択メカノケミカルポリッシングにおいて
は（100），（110）面は（111）面にたいして10倍も早
く研磨されることが知られている。
このような加工速度の面方位依存性はバルクSi基板の
ように完全に一様な面方位をもつ大面積の単結晶基板の
場合には問題とならない。しかし、非晶質絶縁物基板上
に形成したSi薄層においては、完全に面方位が一様な層
が形成される場合は稀で、多くの場合、多少の面方位の
バラツキをもった多結晶粒の集合が、或は亜粒界を有す
るモザイク状に比較的大きな単結晶体が集合して形成さ
れた薄層が形成される。このように完全には面方位が揃
っておらず、また、粒界、亜粒界、双晶粒界が存在する
場合、化学的な要素をもつメカノケミカルポリッシング
法ではその面方位依存性により平坦な面を研磨後に得る
ことは極めて困難である。加えて化学エッチングは、欠
陥領域において増速反応があり粒界等の存在する部分か
らさきに加工が進み、さらに表面平坦性を劣化させる。
ように完全に一様な面方位をもつ大面積の単結晶基板の
場合には問題とならない。しかし、非晶質絶縁物基板上
に形成したSi薄層においては、完全に面方位が一様な層
が形成される場合は稀で、多くの場合、多少の面方位の
バラツキをもった多結晶粒の集合が、或は亜粒界を有す
るモザイク状に比較的大きな単結晶体が集合して形成さ
れた薄層が形成される。このように完全には面方位が揃
っておらず、また、粒界、亜粒界、双晶粒界が存在する
場合、化学的な要素をもつメカノケミカルポリッシング
法ではその面方位依存性により平坦な面を研磨後に得る
ことは極めて困難である。加えて化学エッチングは、欠
陥領域において増速反応があり粒界等の存在する部分か
らさきに加工が進み、さらに表面平坦性を劣化させる。
最近、透明基板上に光電変換素子を形成し、ファクシ
ミリ等の画像入力部とすることや、大型で安価なガラス
基体上に素子を形成することが要請されている。特に、
単結晶をこのような基体上に互いに分離して形成すれ
ば、バルク上の素子と同等の特性を示すので素子の高性
能化と利用範囲の拡大が可能である。前記単結晶をその
形成位置を制御して形成する結晶形成方法は、この点に
おいても非常に有効な結晶の形成方法である。該方法で
得られた結晶群の平坦化に際しては、上記したような研
磨法を用いてもなお以下に示すような問題点が生じるこ
とがあったため、より平坦に、より精度よく（膜厚１μ
ｍ程度以下に）、しかも、ばらつきをより少なくして薄
層化することができないでいた。
ミリ等の画像入力部とすることや、大型で安価なガラス
基体上に素子を形成することが要請されている。特に、
単結晶をこのような基体上に互いに分離して形成すれ
ば、バルク上の素子と同等の特性を示すので素子の高性
能化と利用範囲の拡大が可能である。前記単結晶をその
形成位置を制御して形成する結晶形成方法は、この点に
おいても非常に有効な結晶の形成方法である。該方法で
得られた結晶群の平坦化に際しては、上記したような研
磨法を用いてもなお以下に示すような問題点が生じるこ
とがあったため、より平坦に、より精度よく（膜厚１μ
ｍ程度以下に）、しかも、ばらつきをより少なくして薄
層化することができないでいた。
本発明は以上に述べたような種々の問題点を克服し、
硬度が低く、核形成密度の低い基体上に単結晶及び単結
晶群をその位置を制御して互いに分離して形成し、該単
結晶の位置と大きさを制御して形成した後、表面が極め
て平坦で、精度よく（膜厚１μｍ程度以下に）、各ウエ
バにおけるばらつきが少なく、しかも、歩留まりよく薄
層化する結晶半導体膜の形成方法、及び、その結晶半導
体膜を提供することを目的とする。
硬度が低く、核形成密度の低い基体上に単結晶及び単結
晶群をその位置を制御して互いに分離して形成し、該単
結晶の位置と大きさを制御して形成した後、表面が極め
て平坦で、精度よく（膜厚１μｍ程度以下に）、各ウエ
バにおけるばらつきが少なく、しかも、歩留まりよく薄
層化する結晶半導体膜の形成方法、及び、その結晶半導
体膜を提供することを目的とする。
［課題を解決するための手段］ 研磨砥粒に対する機械的加工速度に差を有する２種の
領域を、加工速度の速い領域の表面が加工速度の遅い領
域の表面より高くなっている被研磨体の表面を、前記研
磨砥粒を含有する加工液によって機械的に研磨して加工
速度の遅い領域をストッパーとしてその表面まで平坦化
するものである。
領域を、加工速度の速い領域の表面が加工速度の遅い領
域の表面より高くなっている被研磨体の表面を、前記研
磨砥粒を含有する加工液によって機械的に研磨して加工
速度の遅い領域をストッパーとしてその表面まで平坦化
するものである。
研磨工程について、上述した問題点を解決すべく数多
くの検討を行なった結果、研磨において、ストッパーで
ある基板上部の研磨砥粒に対する機械的加工速度が、研
磨すべき単結晶粒のそれと同等であるような石英基板等
の場合、研磨すべき単結晶粒よりは研磨速度では遅い
が、共削りによりストッパー自体も削られてしまい、研
磨膜厚の制御性、面内、ウエハ間の均一性が損なわれる
ことがあることが分かった。したがって、ストッパーの
材料としては、研磨砥粒に対する機械的加工速度が研磨
すべき単結晶粒のそれより遅く、しかも、半導体素子形
成プロセスに導入しても何等問題ない物質が望ましい。
このような物質としては、従来より、半導体プロセスで
用いられ、しかも、モース硬度が９と非常に固く、研磨
砥粒に対する機械的加工速度が非常に遅いという点でシ
リコン窒化膜が適していることが分かった。しかし、シ
リコン窒化膜は核形成密度の比較的高い材料であり、上
記結晶の形成方法においては、核形成面となり得る材料
の一つであり、あらかじめ基体上部に配して、結晶形成
処理を施した場合には、そこにも核形成を生じてしまう
ことがあるため、結晶形成位置の制御性に問題を生じる
ことがある。
くの検討を行なった結果、研磨において、ストッパーで
ある基板上部の研磨砥粒に対する機械的加工速度が、研
磨すべき単結晶粒のそれと同等であるような石英基板等
の場合、研磨すべき単結晶粒よりは研磨速度では遅い
が、共削りによりストッパー自体も削られてしまい、研
磨膜厚の制御性、面内、ウエハ間の均一性が損なわれる
ことがあることが分かった。したがって、ストッパーの
材料としては、研磨砥粒に対する機械的加工速度が研磨
すべき単結晶粒のそれより遅く、しかも、半導体素子形
成プロセスに導入しても何等問題ない物質が望ましい。
このような物質としては、従来より、半導体プロセスで
用いられ、しかも、モース硬度が９と非常に固く、研磨
砥粒に対する機械的加工速度が非常に遅いという点でシ
リコン窒化膜が適していることが分かった。しかし、シ
リコン窒化膜は核形成密度の比較的高い材料であり、上
記結晶の形成方法においては、核形成面となり得る材料
の一つであり、あらかじめ基体上部に配して、結晶形成
処理を施した場合には、そこにも核形成を生じてしまう
ことがあるため、結晶形成位置の制御性に問題を生じる
ことがある。
又、結晶形成処理後、研磨のストッパー材料を基体上
部にのみ選択的に配すれば、これをストッパーとして研
磨を行なうことは可能であるが、現在では、このように
研磨のストッパーを容易に選択的に配する技術はない。
又、堆積後、通常のリソグラフィー技術により基体上部
にのみストッパー材料を残すことは、結晶が凸状に大き
くなっているために、レジスト塗布、パターン露光精度
の劣化などの点で問題がある。
部にのみ選択的に配すれば、これをストッパーとして研
磨を行なうことは可能であるが、現在では、このように
研磨のストッパーを容易に選択的に配する技術はない。
又、堆積後、通常のリソグラフィー技術により基体上部
にのみストッパー材料を残すことは、結晶が凸状に大き
くなっているために、レジスト塗布、パターン露光精度
の劣化などの点で問題がある。
これら問題点を解決するものとして、本発明に従っ
て、凹部を有する表面に、核形成密度の高く研磨砥粒に
対する機械的加工速度が遅い材料を研磨のストッパーと
して堆積し、次に表面が非核形成面となる核形成密度の
低い材料を堆積し、次に凹部に前記核形成密度の高い材
料からなる膜の表面を微小部分露出させ、核が形成され
単一の結晶が成長するに十分小さい面積を有する核形成
面とした基体に、 結晶形成処理を施して、前記核形成面に研磨砥粒に対
する機械的加工速度が前記研磨のストッパーよりも速い
単一の単結晶を成長させ、 前記研磨砥粒に対する機械的加工速度が遅い材料から
なる膜の表面まで、研磨砥粒により機械的に研磨して平
坦化することによる結晶半導体膜の形成方法が提供され
る。
て、凹部を有する表面に、核形成密度の高く研磨砥粒に
対する機械的加工速度が遅い材料を研磨のストッパーと
して堆積し、次に表面が非核形成面となる核形成密度の
低い材料を堆積し、次に凹部に前記核形成密度の高い材
料からなる膜の表面を微小部分露出させ、核が形成され
単一の結晶が成長するに十分小さい面積を有する核形成
面とした基体に、 結晶形成処理を施して、前記核形成面に研磨砥粒に対
する機械的加工速度が前記研磨のストッパーよりも速い
単一の単結晶を成長させ、 前記研磨砥粒に対する機械的加工速度が遅い材料から
なる膜の表面まで、研磨砥粒により機械的に研磨して平
坦化することによる結晶半導体膜の形成方法が提供され
る。
上記の構成によれば、機械的研磨法を用いることによ
り、化学研磨法による結晶面方位、結晶欠陥による増速
エッチング現象による平坦化の困難を克服することがで
きる。さらに研磨砥粒に対する機械的加工速度が研磨す
べき物質と同等あるいはそれ以下の材料を基体表面に所
望の高さをもって部分的に配して、研磨すべき物質を堆
積した後研磨することにより、該研磨砥粒に対する機械
的加工速度が研磨すべき物質と同等あるいはそれ以下の
材料からなる領域が表出したところで自動的に研磨が終
了し、薄膜の厚みにばらつきの少ない精度の良い半導体
薄膜を提供することができる。
り、化学研磨法による結晶面方位、結晶欠陥による増速
エッチング現象による平坦化の困難を克服することがで
きる。さらに研磨砥粒に対する機械的加工速度が研磨す
べき物質と同等あるいはそれ以下の材料を基体表面に所
望の高さをもって部分的に配して、研磨すべき物質を堆
積した後研磨することにより、該研磨砥粒に対する機械
的加工速度が研磨すべき物質と同等あるいはそれ以下の
材料からなる領域が表出したところで自動的に研磨が終
了し、薄膜の厚みにばらつきの少ない精度の良い半導体
薄膜を提供することができる。
また、半導体薄膜を形成する領域となる凹部が、例え
ば80μｍ角以上の大面積の場合であっても実用的な歩留
まりが得られる。また、同一バッチで研磨する場合ウエ
ハにより厚さがミクロンオーダーで異なる場合であって
も、各ウエハにかかる圧力に差があるために研磨速度に
ばらつきがおこる場合であっても、研磨のストッパーで
ある材料が削られてしまうこともなく、十分に研磨され
ていないものが生じることもなく、ウエハ間のばらつき
の少ない半導体薄膜を提供することができる。
ば80μｍ角以上の大面積の場合であっても実用的な歩留
まりが得られる。また、同一バッチで研磨する場合ウエ
ハにより厚さがミクロンオーダーで異なる場合であって
も、各ウエハにかかる圧力に差があるために研磨速度に
ばらつきがおこる場合であっても、研磨のストッパーで
ある材料が削られてしまうこともなく、十分に研磨され
ていないものが生じることもなく、ウエハ間のばらつき
の少ない半導体薄膜を提供することができる。
本発明では、例えば石英、SiO2、ガラス等の核形成密
度の低い材料からなる下地材料上を核形成密度が高く、
しかも、研磨砥粒に対する機械的加工速度の遅い材料
（例えば、シリコン窒化膜）で覆い、さらに、核形成面
となるべき領域以外の部分の表面を核形成密度の低い材
料（例えば、シリコン酸化膜）で覆い、基体に結晶形成
処理を施すことにより、核形成面以外の部分からの不要
な核形成を防ぎ、単結晶粒を核形成面を起点として形成
した後、研磨砥粒により機械的に研磨することにより、
基体上部においては、前記核形成密度の低い材料をも研
磨して、前記硬度の高い材料の表面まで平坦化する。
度の低い材料からなる下地材料上を核形成密度が高く、
しかも、研磨砥粒に対する機械的加工速度の遅い材料
（例えば、シリコン窒化膜）で覆い、さらに、核形成面
となるべき領域以外の部分の表面を核形成密度の低い材
料（例えば、シリコン酸化膜）で覆い、基体に結晶形成
処理を施すことにより、核形成面以外の部分からの不要
な核形成を防ぎ、単結晶粒を核形成面を起点として形成
した後、研磨砥粒により機械的に研磨することにより、
基体上部においては、前記核形成密度の低い材料をも研
磨して、前記硬度の高い材料の表面まで平坦化する。
前記研磨砥粒に対する機械的加工速度の遅い材料の厚
さは、研磨砥粒の種類、研磨時間により異なるが、研磨
に際して段差部などからえぐり取られたり、あるいは、
薄すぎて研磨中に削り取られない程度であればよく、例
えばおおよそ100Å以上が適当である。
さは、研磨砥粒の種類、研磨時間により異なるが、研磨
に際して段差部などからえぐり取られたり、あるいは、
薄すぎて研磨中に削り取られない程度であればよく、例
えばおおよそ100Å以上が適当である。
凹部の底面の大きさと深さにより、得られる結晶の厚
さのばらつきが決定される。凹部の深さが一辺の長さの
10分の１以下であることが望ましく、より望ましくは50
分の１以下である。
さのばらつきが決定される。凹部の深さが一辺の長さの
10分の１以下であることが望ましく、より望ましくは50
分の１以下である。
隣接する凹部と凹部の間にはストッパーが存在し、そ
の幅は凹部の深さ以上であることが望ましい。
の幅は凹部の深さ以上であることが望ましい。
また、核形成面の大きさは、結晶位置の制御という観
点から、また選択的に核形成面だけに核を形成するとい
う結晶成長の観点からも、望ましくは10μｍ以下、より
望ましくは５μｍ以下である。
点から、また選択的に核形成面だけに核を形成するとい
う結晶成長の観点からも、望ましくは10μｍ以下、より
望ましくは５μｍ以下である。
［実施例］ 以下、本発明を第１図を用いて実施例により説明す
る。
る。
実施例１ 先ず、第１図（ａ）に示すように、石英からなる下地
材料101に、矩形の断面を有する深さ1500Åで底面積10
μｍ×10μｍの正方形の凹部をフォトリソグラフィによ
り形成し、次に全面に核形成面となる材料から成る薄膜
（ここではSi3N4層）104をLPCVDで500Å、非核形成面と
なる材料から成る薄膜（ここではSiO2層）102を常圧CVD
で500Å堆積した。
材料101に、矩形の断面を有する深さ1500Åで底面積10
μｍ×10μｍの正方形の凹部をフォトリソグラフィによ
り形成し、次に全面に核形成面となる材料から成る薄膜
（ここではSi3N4層）104をLPCVDで500Å、非核形成面と
なる材料から成る薄膜（ここではSiO2層）102を常圧CVD
で500Å堆積した。
次に、（ｂ）に示すように、凹部中央のSiO2層102
を、１μｍ角のSi3N4が露出するように通常のパターニ
ング加工処理で除去し、Si3N4露出面を核形成面107と
し、残ったSiO2層の表面を非核形成面103とした。
を、１μｍ角のSi3N4が露出するように通常のパターニ
ング加工処理で除去し、Si3N4露出面を核形成面107と
し、残ったSiO2層の表面を非核形成面103とした。
次に、（ｃ）に示すように、この基体をCVD装置に設
置し、内圧150Torr、基体温度950℃、SiH2Cl2/HCl/H2:
0.53/1.6/100（/min）で結晶形成処理すると、Si核が
Si3N4領域である核形成面107にのみ形成され、ファセッ
トが凹部より約4.5μｍ突出した形状のSiの単結晶110が
凹部を埋めた。
置し、内圧150Torr、基体温度950℃、SiH2Cl2/HCl/H2:
0.53/1.6/100（/min）で結晶形成処理すると、Si核が
Si3N4領域である核形成面107にのみ形成され、ファセッ
トが凹部より約4.5μｍ突出した形状のSiの単結晶110が
凹部を埋めた。
次に、（ｄ）に示すように、SiO2のコロイダルシリカ
（平均粒径0.01μｍ）を含む加工液を用いて、通常用い
られるシリコンウエハの表面研磨装置にて圧力220g/c
m2、温度30〜40℃の範囲にて15分間研磨した。Si単結晶
が研磨されると同時にSiO2領域も削りとられていた。Si
O2領域が全て削られ、ストッパー112であるSi3N4領域が
表出したところで研磨が停止された。その結果、表面が
平坦で厚さが900ű50ÅのSi単結晶薄層が４インチ石
英基体上に精度よく得られた。同時に研磨した他の９枚
の基体上でも、厚さが900ű50Åの範囲内の各基体間
でばらつきの少ない、平坦なSi単結晶薄膜が精度よく得
られた。
（平均粒径0.01μｍ）を含む加工液を用いて、通常用い
られるシリコンウエハの表面研磨装置にて圧力220g/c
m2、温度30〜40℃の範囲にて15分間研磨した。Si単結晶
が研磨されると同時にSiO2領域も削りとられていた。Si
O2領域が全て削られ、ストッパー112であるSi3N4領域が
表出したところで研磨が停止された。その結果、表面が
平坦で厚さが900ű50ÅのSi単結晶薄層が４インチ石
英基体上に精度よく得られた。同時に研磨した他の９枚
の基体上でも、厚さが900ű50Åの範囲内の各基体間
でばらつきの少ない、平坦なSi単結晶薄膜が精度よく得
られた。
実施例２ 先ず、石英を下地材料101とし、深さ4000Å底面積20
μｍ×20μｍの正方形の凹部をフォトリソグラフィによ
り形成し、次に全面にLPCVDでSi3N4層を700Å、常圧CVD
でSiO2層を500Å堆積した。凹部の中央に１μｍ角のSi3
N4が露出するようにSiO2層をパターニング加工処理で除
去した。この基体をCVD装置に設置し、内圧150Torr、基
体温度950℃、流量SiH2Cl2/HCl/H2:0.53/1.6/100（/m
in）で結晶形成処理すると、Si安定核がSi3N4領域にの
み形成され、ファセットが凹部より約12.5μｍ突出した
形状のSi単結晶が凹部を埋めた。
μｍ×20μｍの正方形の凹部をフォトリソグラフィによ
り形成し、次に全面にLPCVDでSi3N4層を700Å、常圧CVD
でSiO2層を500Å堆積した。凹部の中央に１μｍ角のSi3
N4が露出するようにSiO2層をパターニング加工処理で除
去した。この基体をCVD装置に設置し、内圧150Torr、基
体温度950℃、流量SiH2Cl2/HCl/H2:0.53/1.6/100（/m
in）で結晶形成処理すると、Si安定核がSi3N4領域にの
み形成され、ファセットが凹部より約12.5μｍ突出した
形状のSi単結晶が凹部を埋めた。
次に、SiO2のコロイダルシリカ（平均粒径0.01μｍ）
を含む加工液を用いて、通常用いられるシリコンウエハ
の表面研磨装置にて圧力220g/cm2、温度30〜40℃の範囲
にて60分間研磨した。その結果、Si単結晶が１μｍ程研
磨されたところでSiO2領域は全て削られ、Si3N4領域が
表出したところで研磨が停止された。その結果、厚さ32
60ű140Åで表面が平坦なSi単結晶薄層が４インチ石
英基板上に精度よく得られた。同時に研磨した他の９枚
の基板上でも、平坦で厚さが3260ű140Åの範囲内のS
i単結晶薄膜が精度よく得られた。
を含む加工液を用いて、通常用いられるシリコンウエハ
の表面研磨装置にて圧力220g/cm2、温度30〜40℃の範囲
にて60分間研磨した。その結果、Si単結晶が１μｍ程研
磨されたところでSiO2領域は全て削られ、Si3N4領域が
表出したところで研磨が停止された。その結果、厚さ32
60ű140Åで表面が平坦なSi単結晶薄層が４インチ石
英基板上に精度よく得られた。同時に研磨した他の９枚
の基板上でも、平坦で厚さが3260ű140Åの範囲内のS
i単結晶薄膜が精度よく得られた。
［発明の効果］ 本発明による結晶半導体膜の形成方法によれば、単結
晶からなる半導体膜が非晶質基体上にそれぞれ絶縁物に
囲まれた状態で、結晶の欠落が無く、表面が平坦で、膜
厚が精度よく（１μｍ以下）制御された状態で形成する
ことができる。従って、高特性の素子や、半導体集積回
路の特性のばらつきがなく、しかも、歩留まり良く形成
することを可能にするものである。
晶からなる半導体膜が非晶質基体上にそれぞれ絶縁物に
囲まれた状態で、結晶の欠落が無く、表面が平坦で、膜
厚が精度よく（１μｍ以下）制御された状態で形成する
ことができる。従って、高特性の素子や、半導体集積回
路の特性のばらつきがなく、しかも、歩留まり良く形成
することを可能にするものである。
第１図（ａ）〜（ｄ）は本発明の方法による結晶半導体
膜の形成工程を示す断面図である。 第２図（ａ）〜（ｃ）は従来技術による結晶物品の形成
工程を示す断面図である。 101:下地材料 102:非核形成面となる材料から成る薄膜 103:非核形成面 104:核形成面となる材料から成る薄膜 107:核形成面、110:単結晶 112:ストッパー 201:下地材料、203:非核形成面 207,207′：核形成面 209:核、210,210′：結晶粒 211:粒界
膜の形成工程を示す断面図である。 第２図（ａ）〜（ｃ）は従来技術による結晶物品の形成
工程を示す断面図である。 101:下地材料 102:非核形成面となる材料から成る薄膜 103:非核形成面 104:核形成面となる材料から成る薄膜 107:核形成面、110:単結晶 112:ストッパー 201:下地材料、203:非核形成面 207,207′：核形成面 209:核、210,210′：結晶粒 211:粒界
Claims (3)
- 【請求項１】凹部を有する表面に、核形成密度の高く研
磨砥粒に対する機械的加工速度が遅い材料を研磨のスト
ッパーとして堆積し、次に表面が非核形成面となる核形
成密度の低い材料を堆積し、次に凹部に前記核形成密度
の高い材料からなる膜の表面を微小部分露出させ、核が
形成され単一の結晶が成長するに十分小さい面積を有す
る核形成面とした基体に、 結晶形成処理を施して、前記核形成面に研磨砥粒に対す
る機械的加工速度が前記研磨のストッパーよりも速い単
一の単結晶を成長させ、 前記研磨砥粒に対する機械的加工速度が遅い材料からな
る膜の表面まで、研磨砥粒により機械的に研磨して平坦
化することによる結晶半導体膜の形成方法。 - 【請求項２】前記核形成密度の高く研磨砥粒に対する機
械的加工速度が遅い材料を堆積した膜は、シリコン窒化
膜である請求項１記載の結晶半導体膜の形成方法。 - 【請求項３】前記研磨砥粒は、コロイダルシリカである
請求項１記載の結晶半導体膜の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284689A JP2577090B2 (ja) | 1989-08-07 | 1989-08-07 | 結晶半導体膜の形成方法 |
| EP90308641A EP0412755A1 (en) | 1989-08-07 | 1990-08-06 | Method of forming crystal semiconductor film |
| US07/818,440 US5278092A (en) | 1989-08-07 | 1991-12-27 | Method of forming crystal semiconductor film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284689A JP2577090B2 (ja) | 1989-08-07 | 1989-08-07 | 結晶半導体膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0368137A JPH0368137A (ja) | 1991-03-25 |
| JP2577090B2 true JP2577090B2 (ja) | 1997-01-29 |
Family
ID=16464163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20284689A Expired - Fee Related JP2577090B2 (ja) | 1989-08-07 | 1989-08-07 | 結晶半導体膜の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0412755A1 (ja) |
| JP (1) | JP2577090B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2900588B2 (ja) * | 1990-11-16 | 1999-06-02 | キヤノン株式会社 | 結晶物品の形成方法 |
| JP6387944B2 (ja) * | 2015-11-12 | 2018-09-12 | 信越半導体株式会社 | 研磨剤及び研磨方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3620833A (en) * | 1966-12-23 | 1971-11-16 | Texas Instruments Inc | Integrated circuit fabrication |
| US4057939A (en) * | 1975-12-05 | 1977-11-15 | International Business Machines Corporation | Silicon wafer polishing |
| US4671851A (en) * | 1985-10-28 | 1987-06-09 | International Business Machines Corporation | Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique |
| CA1329756C (en) * | 1986-04-11 | 1994-05-24 | Yutaka Hirai | Method for forming crystalline deposited film |
| NL8700033A (nl) * | 1987-01-09 | 1988-08-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
| JP2695413B2 (ja) * | 1987-01-26 | 1997-12-24 | キヤノン株式会社 | 結晶基材の製造方法 |
| JPH02209730A (ja) * | 1988-10-02 | 1990-08-21 | Canon Inc | 選択研磨法 |
| JP2825676B2 (ja) * | 1990-04-06 | 1998-11-18 | キヤノン株式会社 | 結晶の形成方法 |
-
1989
- 1989-08-07 JP JP20284689A patent/JP2577090B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-06 EP EP90308641A patent/EP0412755A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0368137A (ja) | 1991-03-25 |
| EP0412755A1 (en) | 1991-02-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |