JPH02209730A - 選択研磨法 - Google Patents

選択研磨法

Info

Publication number
JPH02209730A
JPH02209730A JP1255503A JP25550389A JPH02209730A JP H02209730 A JPH02209730 A JP H02209730A JP 1255503 A JP1255503 A JP 1255503A JP 25550389 A JP25550389 A JP 25550389A JP H02209730 A JPH02209730 A JP H02209730A
Authority
JP
Japan
Prior art keywords
polishing
polished
abrasive
colloidal silica
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1255503A
Other languages
English (en)
Inventor
Takao Yonehara
隆夫 米原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP1255503A priority Critical patent/JPH02209730A/ja
Priority to EP89309978A priority patent/EP0363100A3/en
Publication of JPH02209730A publication Critical patent/JPH02209730A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B1/00—Processes of grinding or polishing; Use of auxiliary equipment in connection with such processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ業上の利用分野） 本発明は、被研磨体の表面を研磨やる研磨法に関する。
本発明は例えば半導体層を平担化する研磨法に関する。
〔従来の技術〕
絶縁性材料上の半導体層、例えばＳＯＩ層の薄層化、平
担化はその素子性能の向上に有効であることが先の学会
（ＩｎｔｅｒｎａｔｉｏｎａｌＷｏｒｋｓｈｏｐ　　　
ｏｎ　　　Ｆｕｔｕｒｅ　　　Ｅｌｅ−ｃｔｒｏｎ　　
Ｄｅｖｉｃｅｓ　　１９ＢＢ、）で知られているが、従
来その薄層を得る方法には３つの方法が提案されている
。
１つは例えばＳｉ層の上部を酸化し、酸系のエツチング
液で除去する方法（酸化層除去法）、２つ目には反応性
イオンエツチングによフて薄層化する方法、３つ目には
特殊な化学研磨液を混入してＳｉとＳｉＯ２の研磨速度
が著しく異なることを利用した選択的な化学機械研磨法
（メカノケミカルポリッシング法）、である（演目、連
層、応用物理会誌；第５６巻第１１号ベージ１４８０；
Ｔ、ＨａｍａｇｕｃｈＬ、Ｎ、Ｅｎｄｏ、Ｍ。
Ｋｉｍｕｒａ　　ａｎｄ　　Ａ、ｌ５ｈｉｔａｎｉ。
Ｊａｐａｎｅｓｅ　　Ｊｏｕｒｎａｌ　　ｏｆＡｐｐｌ
ｉｅｄ　　Ｐｈｙｓｉｃｓ　　Ｖｏ１２３、Ｎｏ、１０
．１９８４　　ＰＰ、Ｌ−８１５；Ｔ、Ｈａｍａｇｕｃ
ｈｉ、Ｎ、Ｅｎｄｏ５Ｍ。
Ｋｉｍｕｒａ　　ａｎｄ　　Ｍ、Ｎａｋａｍａｅ。
Ｐｒｏｃｅｅｄｉｎｇ　　ｏｆ　　Ｉｎｔｅｒｎａ　−
ｔｉｏｎａｌ　　　　Ｅｌｅｃｔｒｏｎ　　　　Ｄｅｖ
ｉｃｅＭｅｅｔｎｇ、ｐ６８８　　１９８５　　　Ｗａ
ｓｈｉｔｏｎ　　　Ｄ、　　Ｃ，Ｕ、　　Ｓ、　　Ａ）
　　。
最後のメカノケミカルポリッシング法であるが、例えば
シリコンウェハに対する一般的なメカノケミカル研磨技
術は研磨剤としてコロイダルシリカと呼ばれるＳ　ｉ　
Ｏ２の０．０１μｍ程の径を持つ砥粒を弱アルカリ系の
化学液に懸濁させたものを用いている。そして研磨布に
は例えばポリウレタン系の布を使ってポリッシングを行
うものである。メカノケミカルポリッシングは砥粒（Ｓ
ｉｎ、）とシリコンウェハとの摩擦による物理的な研磨
作用と摩擦中の発熱温度上昇による弱アルカリの研磨液
中へのシリコンの化学的な溶去作用が混在したものであ
る。メカノケミカルポリッシングはシリコンウェハ等の
基板を研磨する際の最終工程に用いられており、シリコ
ンウェハをポリッシングした場合には鏡面が得られる。
又、上記報告（演目、連層、応用物理；第５６巻第１１
号ページ１４８０）には選択ポリッシング方法が示され
ている。ここでは加工液に特殊な化学溶液を用いており
、該方法はその化学溶液とシリコンとの化学反応を用い
た化学的除去過程と、該化学反応により生成される物質
をポリッシング布によってふきとるという機械的除去過
程によって成り立っている。例えば、エチレンジアミン
・ビロカテロールを用いてＳｉをエツチングすると、ア
ミンのイオン化反応と酸化還元反応により５ｉ（ＯＨ）
ｓ”−がＳｔ層表面形成され、それがピロカテコールと
キレートを生成し液中に溶解してゆく。そしてこの化学
反応で生じた５ｉ（ＯＨ）ａ’−を、ポリッシング布に
よって拭き取るのが選択ポリッシングである。
（発明が解決しようとする課題） 酸化層除去法は、酸化速度を速めるために高圧酸化等の
方法を用いなければならず、非常に高価なプロセスとな
る。加つるに、出発材料表面に凹凸が存在する時には、
まずなんらかの方法で平担化した後に酸化しなければな
らない。
更に、Ｓｉ層に粒界や、方位の異なった結晶が存在する
場合には、酸化が、粒界に沿って増速されたり、結晶方
位による酸化速度の異方性によって均一、平担に酸化す
るには問題が多い。
又、２番目の方法である反応性イオンエツチング法は、
所望の厚さに薄層化するにはエツチング時間を調節して
厚み制御するしかないが、大面積基板を１μｍ以下で精
密に制御するにはその制御性再現性、均一性、量産性に
多くの問題がある。
更に付記すべき点はエネルギーを持ったイオンが半導体
結晶に直接入射し表面に衝突するため、極表２面層への
ダメージの問題も残る。
又、上述したメカノケミカルポリッシング法においても
以下の様な問題点がある。この問題点を第２図を用いて
説明する。
第２図は従来のメカノケミカルポリッシング法を説明す
る模式的断面図である。
第２図（Ａ）においてはシリコン基板２０１上にＳｉＯ
２領域２０２が形成されており、更にシリコン層２０３
が形成されている。２０４はシリコン層表面である。研
磨剤としてはコロイダルシリカにアンモニア水を加えた
従来から用いられているものを用いた。
この研磨法で研磨を行った結果、第２図（Ｂ）に示すよ
うにシリコン層表面２０５は凹状となり、ＳｉＯ２領域
２０２の表面よりも０．２μｍくぼんだ状態に研磨され
た。この程度のくぼみはシリコン層が比較的厚い場合に
はそれほど問題とはならない。しかし、たとえばトラン
ジスタのチャネル領域のチャネルコンダクタンスを大き
くする為等、素子の薄膜化を計ることが要求される場合
には、上述のくぼみは素子の性能向上を図る上で好まし
くないものであった。
本発明は以上述べた様なｆ重々の問題点を克服し、薄層
の結晶構造にかかわらず極めて平担に研磨することが可
能でかつ精度良く（１μｍ以下に）薄層化する選択研磨
法を提供することを目的とするものである。
本発明の他の目的は絶縁性材料上の半導体層、例えば３
０１層（Ｓｉｌｉｃｏｎ　　ｏｖｅｒｉ　ｎｓｕ　１　
ａｔｏｒ）を素子形成に有用で、素子の高性能化に有用
となる様に薄層化する選択研磨法を提供することである
。
本発明の更に他の目的は、薄層の平担化を精度良く簡便
な方法で行いつる選択研磨法を提供することである。
（課題を解決するための手段） 上記目的を達成する本発明は、Ｓｔ、Ｎ４からなる領域
と、前記５ｔ３Ｎ４よりも加工されやすい材料からなる
領域とを、加工されやすい前記材料からなる領域の表面
を高くした高低差をもって設けて被研磨体として、その
表面をコロイダルシリカから成る研磨材もしくは溶質が
コロイダルシリカから成り溶媒が水からなる研磨剤によ
って研磨することを特徴とする。
又、別にモース硬度が９以上の材料からなる領域と、前
記モース硬度が９以上の材料よりも加工されやすい材料
からなる領域とを、加工されやすい前記材料からなる領
域の表面を高くした高低差をもって設けて被研磨体とし
て、その表面をコロイダルシリカから成る研磨材もしく
は溶質がコロイダルシリカから成り、溶媒が水からなる
研磨剤によって研磨することを特徴とする。
上記の構成の本発明によれば、コロイダルシリカのみか
ら成る研磨剤もしくは溶質がコロイダルシリカから成り
溶媒が水のみからなる研磨剤を用いることにより、化学
研磨法による増速エツチング現象による平担化の困難を
克服することが出来る。更に前記研磨剤に対する硬度が
高く、加工速度が極めて低いＳｉ３Ｎ４からなる領域を
基板表面に所望の高さ（厚み）をもって部分的に配した
基板上に研磨すべぎ薄膜を堆積した後、研磨することに
より、硬度の高いＳｉ３Ｎ４からなる領域が表出したと
ころで研磨を終了させることが可能であり、基板の厚み
のバラツキによらない精度の臭い薄層を提供することが
できる。
尚、本発明でいう研磨剤とは、研磨に用いられる研磨砥
粒に限定されるものではなく、加工液をも含んだもので
ある。
第１図（Ａ）、（Ｂ）を以って本発明の詳細な説明する
。第１図（Ａ）は研磨前の構造を断面図にて示したもの
である。基板１０１表面上に、Ｓｉ、Ｎ４　（Ｓｉｌｉ
ｃｏｎ　　ｎ１ｔｒｉｄｅ）Ｂよりなる’ｆｉｔ膜を形
成し、パターニング等により領域１０２を形成しておく
。次いで、前記基板１０１とＳｉ３Ｎ４領域１０２を覆
うように材料Ａからなる薄膜１０３を堆積する。１０４
は薄膜の表面である。材料Ａからなる薄膜１０３はコロ
イダルシリカのみからなる研磨剤もしくは溶質がコロイ
ダルシリカからなり、溶媒が水のみからなる研磨材によ
り研磨されやすいもの、例えばシリコンとする。第１図
（Ｂ）に於いて、前記研磨材を用いて研磨を行うと、領
域１０２の表面１０５を表出させて、研磨を停止させる
ことで薄層１０３をその結晶構造にかかわらず平担に研
磨することができる。ここで領域１０２は研磨のストッ
パーとなる。
研磨材の硬度にと、被研磨材（Ａ）の硬度Ｋ（Ａ）、ス
トッパー（Ｂ）の硬度Ｋ　（Ｂ）の関係は次の様になる
。
Ｋ　（Ａ）≦に Ｋ（Ｂ）＞Ｋ 実際の研磨では、研磨剤中に含まれるエツチング成分、
研磨布の種類、圧力、温度が相互的に関連し合い、Ｋの
値は研磨剤物質そのものの値とはならず、他の条件によ
って変化しうる。
ここで本発明に至フた経緯について説明する。
先に述べたように、従来の選択研磨法を用いて研磨を行
フた場合、５ｉｎ２ではさまれたシリコン層の中央部に
くぼみが生ずることが避けられなかった。そして半導体
デバイスのうちシリコン層の薄層化が要求されるものに
ついてはシリコン層を研磨した時点で不良品となってし
まうものもあったのである。
本発明者らは、従来の選択研磨法の研磨剤から化学的エ
ツチング成分であるアンモニア水を除くことにより、Ｓ
ｉＯ２ストツパーではさまれたシリコン層中央部のくぼ
みを減少させることに成功した。
次に従来の研磨剤（コロイダルシリカ＋アンモニア水）
からアンモニアを除き、コロイダルシリカのみを研磨剤
に用いて研磨した比較例を示す。
〔比較例１〕 第４図を用いて説明する。Ｓｔ単結晶基板４０１の（１
００）面方位を有する表面上に、５．０００人厚０熱酸
化膜（ＳｉＯｚ）４０２を形成した（第４図（Ａ）参照
）。次いで１０μｍ間隔にパターニングして１辺が０．
５μｍ角のＳｉｎ、からなる領域４０２ａ〜４ｏ２ｃを
Ｓｉ基板４０１上に残しストッパーとした。熱酸化は９
５０℃でドライ雰囲気中で行った（第４図（Ｂ）参照）
、第４図（Ｂ）に示す様に加工した基板４０１上に選択
エピタキシャル成長法により１．５μｍの厚さにＳｔ結
晶層４０３をエピタキシャル成長させた。結晶形成条件
は熱ＣＶＤにより、圧力１００Ｔｏｒｒ、結晶形成温度
９００℃、ガスとしてはＳ　ｉ　Ｈ２Ｃ１１２／　Ｈ２
／　ＨＣｉ！。
を用いた。それぞれのガス流量は０．５３℃／ｍｉｎ、
ｆｏｏＩｌ／ｍｉｎ、１．６ＩＬ／ｍｉｎとした（第４
図（Ｃ）参照）。
次いで第４図（Ｃ）に示される試料を第３図に示した片
面研磨装置に取りつけ、コロイダルシリカ（平均粒径０
．０１μｍ）のみからなる研磨剤を用いて、圧力約２２
０　ｇ　／　ｃ　ｒｎ’、温度３０〜４０℃の範囲にて
１２分間研磨した。研摩布としては人工皮革を用いた。
ここで用いたコロイダルシリカ組成の分析結果は第１表
に示すとおりのものである。したがって、本比較例で用
いたコロイダルシリカの組成は５ｉｎ２は９５．３％し
か含有されておらず、これ以外の成分としてエツチング
作用のある成分も含まれている。
本発明で用いられるコロイダルシリカは、その成分の８
０％以上がＳｉｎ、から成るものが好ましく、より好ま
しくは９０％以上が５ｉｎ２からなるものである。
Ｔ、ａｂｌｅ　　　　１ 具体的な研磨法について第３図を用いて説明する。第３
図は片面研磨装置を示した模式的断面図である。まず第
４図（Ｃ）に示した試料３０２を通常のシリコンウェハ
ーの貼付けに用いられるワックス３０３を用いて貼付け
、ブロック３０４に貼付けた。次に研磨剤供給口３０５
より研磨剤（コロイダルシリカ）３０６を供給しながら
回転＠３０９を回転させることにより、回転テーブル３
０１を回転させた。回転テーブル３０１を回転させるこ
とでブロック３０４も回転するしくみになフている。３
０８は回転軸である。回転テーブル３０１には人工皮革
３０７が取り付けてあり、２２０　ｇ　／　ｃ　ｒｎ’
の圧力を試料３０２と研磨布３０７間にかけながら回転
テーブルを回転させることで研磨を行った。
ここで１２分間研磨した後の結果について説明する。第
４図（Ｄ）に示す様に１０分間の研磨でＳｉ層４０３が
１μｍはど研磨され、Ｓｉｎ、領域４０２ａ、４０２ｂ
、４０２ｃの表面が表出した。つづいて研磨を２分間行
った。その結果、０．４８μｍ厚のＳｉ層が４インチウ
ェハ内に±８％の精度で均一に研磨された。Ｓｉ層と熱
酸化膜Ｓｉｎ、領域の加工速度は、各々０．１μｍ／分
と０．００４μｍ／分であった。
コロイダルシリカのみを研磨砥粒として用いた場合、Ｓ
ｉ層表面のエツチング速度が低くなり、コロイダルシリ
カにアンモニアを加えた研磨砥粒を用いた場合に生じて
いたＳｉ層表面の凹状形状は掻く小さいものとなった。
〔比較例２〕 ＳＯＩ構造の被研磨体に於ける比較例を第５図（Ａ）〜
（Ｃ）に示す。石英基板５０１に深さ１．０００人、低
面積５μｍＸ５μｍの正方形の凹部５０２ａ、５０２ｂ
をフォトリソグラフィにより形成した。次にその凹部に
５ｉｓＮ４層をＬＰＧＶＤで１００人堆積した。この時
原料ガスとしては５ｉＨ２ＣＪＺ、とＮ　Ｈ３を用い、
流量はそれぞれ２０ｃｃ／ｍｉ　ｎ、８０ｃｃ／ｍｉ　
ｎとした。その後、凹部５０２ａ、５０２ｂの中央に１
μｍ角のＳｉ、Ｎ４からなる領域５０３ａ。
５０３ｂをバターニング加工処理で形成した（第５図（
Ａ）参照）、この基板をＣＶＤ装置内に設置し、１５０
Ｔｏｒｒ、９５０℃、５ｉＨ２Ｃｊ２２／　ＨＣＩｔ　
／　Ｈ２（＝　０　、　５３　（ｆ：Ｌ　／　ｍ　ｉ　
ｎ　）　／１．８　（１／ｍｉ　ｎ）／１　ｏｏ　（Ｊ
Ｚ／ｍｉ　ｎ））のガス系で結晶形成処理した。すると
Ｓｔの単一核がＳｉ３Ｎ４領域５０３ａ、５０３ｂ上に
のみ形成され、第５図（Ｂ）に示す様にファセットが凹
部より約４．５μｍ突出した形状のＳｉ単結晶５０４ａ
、５０４ｂが凹部を埋めた。その後、比較例１に示した
条件で研磨を３０分施した。２５分間の研磨で第５図（
Ｃ）に示す様に基板５０１の側壁部５０６ａ、５０６ｂ
、５０６ｃの側壁面が表出した。続いて５分間の研磨を
行うことで８００人±７０人の平担なｓｔｙ層が４イン
チ基板上に得られた。５０５ａ、５０５ｂはＳｉ結晶研
磨表面である。比較例１の場合にはＳｉ単結晶体は単一
の結晶方位をもっていたが、本実施例では基板が非晶質
であり、長距離秩序が保持されていないため各結晶島の
方位には、あるバラツクが存在していた。それにもかか
わらず研磨層は従来法に比べ均一な厚みの薄層が得られ
た。
（比較例３） 第６図を用いて石英基板６０１に直接凹部６０３ａ、６
０３ｂを設け、多結晶Ｓｉ層の表面を平担に研磨した例
を示す。石英基板６０１表面にフォトリソグラフィと反
応性イオンエツチングを用いて１，０００人×５μｍｘ
５μｍの凹部６０３ａ、６０３ｂを５０ｘ５０個設けた
（第６図（Ａ））。
その後、ＣＶＤ装置内で３μｍの平均粒径をもつ多結晶
Ｓｉ層を次の様にして形成した。即ち、９６０℃、１５
Ｔｏｒｒ、ＳｉＨ２Ｃｆ１２／　ＨＣ１１／　Ｈ２（＝
　０　、　５３　（Ｉｌ　／　ｍ　ｉ　ｎ　）　／１．
１　（ｕ／ｍｆ　ｎ）／１００　（ｊ２／ｍｉ　ｎ））
の条件下で５分間成膜を行い、厚さ５μｍのＳｉ多結晶
膜６０４を堆積させた。次に比較例１と同様の研磨を５
０分間行ったところ、凹部６０２ａ、６０２ｂ、６０２
ｃの表面が表出した。続いて５分間の研磨を行った。そ
の結果８００人士７０人の精度で平担に研磨され、ＳＬ
多結晶体６０４ａ、６０４ｂが形成された。６０５は粒
界を示す。
比較例１乃至比較例３より研磨剤に従来の研磨剤（コロ
イダルシリカ＋アンモニア水）からエツチング成分を減
少させたコロイダルシリカのみを用いることで研磨した
Ｓｉ層の層厚の均一性が増すことがわかる。
しかし、比較例で示した研磨法には特に半導体デバイス
を層厚が１０００Å以下の半導体層を用いて形成する場
合については良品の歩留りの点でより一層の改善が必要
であった。
本発明者は更に研究を重ねた結果、コロイダルシリカの
みからなる研磨剤もしくは溶質がコロイダルシリカから
成り、溶媒が水のみから成る研磨剤を用い、ストッパー
として５ｉｓＮ４を用いた選択研磨を行うことで飛躍的
な効果が得られることを見出した。
以下に本発明の実施例を示す。
〔実施例１〕 ストッパーを５ｉｎ２の代わりにＳｉ、Ｎ、で形成した
以外は比較例１の場合と同様にＳｉ層表面を研磨した。
５ｔ３Ｎ４はＬＰＣＶＤにより０．３Ｔｏｒｒ、８００
℃で５０００人の膜厚で堆積させた。この時ガスとして
は５ｉＨ２ＣＩ！、２とＮＨ３を用い、流量は夫々２０
ｃｃ／ｍｉｎ。
８０　ｃ　ｃ　／　ｍ　ｉ　ｎとした。その後は比較例
１と同様にＳｔを選択エピタキシャル成長させた。
その後に比較例１と同じ条件で研磨したところ、５ｉｓ
Ｎ４の加工速度はその高い硬度（モース硬度９）のため
ほとんどＯ（ゼロ）であった。そして５ｉ３ＯＮ４領域
が表出してから２分間研磨を行ったところ０．５μｍ厚
のＳｉ層が４インチウェハ内で±５％の精度で平担、薄
層化できだ。
本発明ではストッパーとしてモース硬度９以上のＡｘ２
０３やＳｉＣ等を用いることもできる。
〔実施例２〕 多結晶Ｓｔの研磨剤を第７図を用いて説明する。
石英基板７０１上にＳｉ、Ｎ４膜を８００人厚に堆積し
、Ｓｉ３Ｎ４からなる１０μｍＸ１０μｍの領域７０２
ａ、７０２ｂ、７０２ｃをホトリソグラフィとエツチン
グを用いて第７図（Ａ）に示す様に形成した。
その後、ＣＶＤ装置内で３μｍの平均粒径をもつ多結晶
Ｓｉ層を次の様にして形成した。即ち、９６０℃、１５
Ｔｏｒｒ、５ｉＨ２Ｃｆ１２／ＨＣＩＩ／Ｈ，（＝０．
　５３　　（ｆｌ／ｍｉ　　ｎ’）／１、１　（β／ｍ
ｉ　　ｎ）　　／１　００　　（β／ｍ１ｎ））の条件
下で５分開成膜を行い、厚さ５μｍのＳｔ多結晶層７０
３が得られた。７０４は結晶粒界を示す（第７図（Ｂ）
）。次に実施例１と同様の研磨を５０分間施すと５ｉｓ
Ｎ４領域７０２ａ。
７０２ｂ、７０２ｃが表出した。続いて２分間研磨を行
うことで、８００人±４０人のＳｉ多結晶超薄膜７０１
ａ、７０１ｂ、７０１ｃが、２５ｃｍＸ１０ｃｍの大面
積で得られた（第７図（Ｃ））。
〔実施例３〕 第８図を用いて説明する。先ず、側壁部８０２ａ、８０
２ｂ、８”０２ｃを形成するためにＳｔ。
Ｎ４膜をＬＰＣＶＤ法で平担なＳ　ｉ　０２基体８０１
上に形成した。この時原料ガスとしてＳｔＨ２ＣＩＩ　
２．Ｎ　Ｈ３を用い、圧力０．３Ｔｏｒｒ、温度８００
℃で３０分間成膜した。次いでパターニング加工によっ
て１．０００人×５μｍｘ５μｍの凹部８０３ａ、８０
３ｂを形成した。
次に、上言己凹部に多結晶Ｓｉ層をＬＰＣＶＤによって
５００人堆積し、０．５μｍ径にパターニングして多結
晶Ｓｔ領領域形成した。その後に１，０００℃で３分間
Ｈ２中で熱処理することにより固相凝集反応によりその
多結晶Ｓ　ｉ　ｆ＋５域は単結晶Ｓｔ領領域０４ａ、８
０４ｂに変質した。これを種子結晶としてＣＶＤにより
１５０Ｔｏｒｒ、９５０℃、　　Ｓ　ｉ　Ｈ２ＣＪＺ２
　／ＨＣｆｌ／Ｈ２（＝０．５３　　（ｕ／ｍｉ　ｎ）
／２．２（ＩＬ／ｍｉ　ｎ）／１　ｏｏ　（ＩＬ／ｍｉ
　ｎ））の条件で結晶形成を行った。すると第８図（Ｂ
）の様に５ｉｎ２基体８０１上のＳｉ、Ｎ４表面側壁８
０２ａ、８０２ｂ、８０２ａ表面にはＳｔの核が発生せ
ず中央のＳｔ種子結晶のみよりＳｉ単結晶８０５ａ、８
０５ｂが成長し、ついには凹部８０２ａ、８０２ｂを埋
め、ファセットが凹部８０３ａ、８０３ｂの上部へ出る
まで成長した。
この時実施例１よりＨＣＪ２エツチングガスを若干多め
にいれることでＳｉ３Ｎ４領域での核発生を効果的にお
さえることが出来た。その後、実施例１の条件と同様の
条件で２５分間研磨を施すと１，０００人の高さの側壁
８０２ａ、８０２ｂ。
８０２ｃが表出した。続いて２分間の研磨を行うことで
ｉ、ｏｏｏ人±２０人の極（薄いＳｉ層８０６ａ、８０
６ｂが４インチウェハ内に均一に得られた。
〔実施例４］ 研磨材としてコロイダルシリカに同容量の水を加えたも
のを用いた以外は実施例１と同様の条件で成膜及び研磨
を行った。その結果、実施例１と同様にＯ１５μｍ厚の
Ｓｉ層が４インチウェハ内で±５％の精度で薄層化でき
た。
〔実施例５〕 ストッパーとして、ＳｉＯ２を用いた場合と５ｉ３Ｎｎ
とを用いた場合について半導体面の（ぼみについて評価
した。第９図を用いて説明する。
ＳＬ単結晶基板９０１上に１μｍ角の５ｉｎ２ストツパ
ー９０２　ａ、　９０２　ｂ、　９０２　ｃをストッパ
ー間の距離ｄを種々変化させて比較例で作成した方法で
作成した。次にＳｉエピタキシャル層９０３を形成した
（第９図（Ａ）参照）。次いで実施例１と同様の研磨を
行った（第９図（Ｂ）参照）。
研磨した試料を断面が見えるように加工し、ＳＥＭを用
いて評価した。評価方法として、ｔ（研磨後のストッパ
ーの厚さ）とｔｚ　　（研磨後の半導体層の厚さ）との
関係が以下の関係を満たすものを良品として良品の収率
を測定した。ここでｔ２はストッパー間の中央部の厚さ
を測定した。
ｔ＋−ｔｉ≦０．００５ｔ。
５ｉｘＮ４ストツパーについては実施例で示した方法で
作成した。ＳｉＯ□ストッパーを用いた場合と同様の研
磨条件で試料の研磨を行った後、ＳｉＯ２ストッパーを
用いた場合と同様の方法で研磨面の評価を行った。スト
ッパーＳｉＯ２と５ｉａＮ４とを用いた場合の良品の収
率についてＴａｂｌｅ２に示す。
５ｉＯｚの場合、ストッパー間の距離ｄが太き（なるに
つれて急激に良品の収率が下がっているのに対し、５ｉ
３Ｎ４の場合路ｊｉＩ　ｄが太き（なっても良品の収率
の下がり方は緩やかである。特にｄの値が３０μｍ以上
になると、ＳｉＯ□の場合には収率が５０％以下になっ
てしまうのに対し、５ｔａＮ４の場合にはｄの値が３０
μｍまで収率１００％を維持しており、Ｓｉ、ｓＮ＜を
ストッパーとして用いることにより、より均一な半導体
研磨面が得られることがわかる。本実施例よりｄの値は
好ましくは５ｅ１．Ｌｍ以下、より好ましくは４０μｍ
以下、最も好ましくは３０μｍ以下となる。５ｉ３Ｎｎ
をストッパーとして用いることにより、ＳｉＯ□をスト
ッパーとして用いた場合よりもより大面積の半導体素子
が得られる。
（発明の効果） 本発明によれば、例えば半導体層を研磨する場合には、
半導体層の結晶構造にかかわらず、平担にかつ精度良く
薄層化できる。
その結果、たとえば素子の絶縁分離、かつ超薄層化（＜
ｉ、ｏｏｏ人）が要求されるデバイス形成用の半導体層
の研磨を高い歩留りで行うことができる。
【図面の簡単な説明】
第１図は本発明の詳細な説明する模式的説明図、 第２図は従来のメカノケミカルポリッシングの概略を説
明する模式的説明図、 第３図は本実施例に用いた表面研磨装置の模式第４図乃
至第６図は本発明に至る過程での研磨法の概略を説明す
る模式図、 第７図乃至第９図は本発明の詳細な説明する為の模式的
説明図である。 第１図において、 １０１・・・基板 １０２・・・ストッパー領域 １０３・・・薄膜 １０４・・・薄膜表面 １０５・・・ストッパー領域の表面 第２図において ２０１・・・シリコン基板 ２０２・・・ＳｉＯ２領域 ２０３・・・シリコン層 ２０４・・・シリコン層表面 ２０５・・・シリコン層表面 第３図において ３０１・・・回転テーブル ３０２・・・研磨試料 ３０３・・・ワックス ３０４・・・ブロック ３０５・・・研磨剤供給口 ３０６・・・研磨剤（コロイダルシリカ）３０７・・・
人工皮革 ３０８・・・回転軸 ３０９・・・回転軸 第４図において ４０１・・・５ｉｊｉＬ結晶基板 ４０２・・・酸化膜 ４０２ａ、４０２ｂ。 ４０２ｃ　　・・・Ｓ　ｉ　０２ストツパー領域４０３
・・・Ｓｔ層 第５図において ５０１・・・石英基板 ５０２ａ、５０２ｂ・・・凹部 ５０３ａ、５０３ｂ−３ｉｓ　Ｎ４領域５０４ａ、５０
４ｂ−Ｓｉ単結晶 ５０５ａ、５０５ｂ・・・Ｓｉ車結晶研磨表面５０６　
ａ　、　　５０６　ｂ　、　　５０６　ｃ　・・・側壁
部第６図において ６０１・・・石英基板 ６０２ａ、６０２ｂ、６０２ｃ・−凸部６０３ａ、６０
３ｂ・・・凹部 ６０４・・・Ｓｉ多結晶膜 ６０４ａ、６０４ｂ・・・Ｓｔ多結晶体（八） （Ｂ） ６０５・・・粒界 第７図において ７０１・・・石英基板 ７０２ａ、７０２ｂ。 ７０２Ｃ・・・Ｓｔ、Ｎ４領域 ７０３・・・Ｓｉ多結晶膜 ７０４・・・結晶粒界 第８図において ８０１・・・Ｓ　ｉ　Ｏ，基板 ８０２ａ、８０２ｂ、８０２ｃ・・・側壁部ＢＯ３ａ、
８０３ｂ−・・凹部 ８０４ａ、ＢＯ４ｂ−−−５ｉ領域 ８０５ａ、ＢＯ５ｂ−−・Ｓｔ単結晶 ８０６ａ、８０６ｂ・・・Ｓ　ｉ薄層 第９図において ９０１・・・Ｓｉ単結晶基板 ９０２ａ、９０２ｂ、９０２ｃｍ−・ストッパー９０３
・・・Ｓｉエピタキシャル層 （Ａ） （Ｂ） 四

Claims (5)

    【特許請求の範囲】
  1. （１）Ｓｉ＿３Ｎ＿４からなる領域と、前記Ｓｉ＿３Ｎ
    ＿４よりも加工されやすい材料からなる領域とを、加工
    されやすい前記材料からなる領域の表面を高くした高低
    差をもって設けて被研磨体として、その表面をコロイダ
    ルシリカから成る研磨材もしくは溶質がコロイダルシリ
    カから成り溶媒が水からなる研磨剤によって研磨するこ
    とを特徴とする選択研磨法。
  2. （２）前記加工されやすい材料からなる領域を形成する
    材料はシリコンである請求項第１項に記載の選択研磨法
    。
  3. （３）前記Ｓｉ＿３Ｎ＿４からなる領域を複数個設け、
    該Ｓｉ＿３Ｎ＿４からなる領域間の距離が５０μｍ以下
    である請求項第１項に記載の選択研磨法。
  4. （４）前記コロイダルシリカの組成はＳｉＯ＿２を８０
    ％以上含む請求項第１項に記載の選択研磨法。
  5. （５）モース硬度が９以上の材料からなる領域と、前記
    モース硬度が９以上の材料よりは加工されやすい材料か
    らなる領域とを、加工されやすい前記材料からなる領域
    の表面を高くした高低差をもつて設けて被研磨体として
    、その表面をコロイダルシリカから成る研磨材もしくは
    溶質がコロイダルシリカから成り、溶媒が水からなる研
    磨剤によって研磨することを特徴とする選択研磨法。
JP1255503A 1988-10-02 1989-09-29 選択研磨法 Pending JPH02209730A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1255503A JPH02209730A (ja) 1988-10-02 1989-09-29 選択研磨法
EP89309978A EP0363100A3 (en) 1988-10-02 1989-09-29 Selective polishing method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP63-247819 1988-10-02
JP24781988 1988-10-02
JP1255503A JPH02209730A (ja) 1988-10-02 1989-09-29 選択研磨法

Publications (1)

Publication Number Publication Date
JPH02209730A true JPH02209730A (ja) 1990-08-21

Family

ID=26538437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1255503A Pending JPH02209730A (ja) 1988-10-02 1989-09-29 選択研磨法

Country Status (2)

Country Link
EP (1) EP0363100A3 (ja)
JP (1) JPH02209730A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5580381A (en) * 1990-11-15 1996-12-03 Canon Kabushiki Kaisha Method of forming crystal
WO2011021460A1 (ja) * 2009-08-17 2011-02-24 太陽誘電株式会社 弾性波デバイスおよびその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278092A (en) * 1989-08-07 1994-01-11 Canon Kabushiki Kaisha Method of forming crystal semiconductor film
JP2577090B2 (ja) * 1989-08-07 1997-01-29 キヤノン株式会社 結晶半導体膜の形成方法
JPH04165672A (ja) * 1990-10-29 1992-06-11 Mitsubishi Electric Corp 埋込み型光電子集積素子の製造方法
US5686356A (en) 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
US5602423A (en) * 1994-11-01 1997-02-11 Texas Instruments Incorporated Damascene conductors with embedded pillars
JP3382467B2 (ja) * 1995-09-14 2003-03-04 キヤノン株式会社 アクティブマトリクス基板の製造方法
FR2761629B1 (fr) * 1997-04-07 1999-06-18 Hoechst France Nouveau procede de polissage mecano-chimique de couches de materiaux semi-conducteurs a base de polysilicium ou d'oxyde de silicium dope

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4057939A (en) * 1975-12-05 1977-11-15 International Business Machines Corporation Silicon wafer polishing
US4356107A (en) * 1979-11-26 1982-10-26 Nalco Chemical Company Process for preparing silica sols
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
NL8700033A (nl) * 1987-01-09 1988-08-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5580381A (en) * 1990-11-15 1996-12-03 Canon Kabushiki Kaisha Method of forming crystal
WO2011021460A1 (ja) * 2009-08-17 2011-02-24 太陽誘電株式会社 弾性波デバイスおよびその製造方法

Also Published As

Publication number Publication date
EP0363100A3 (en) 1990-05-23
EP0363100A2 (en) 1990-04-11

Similar Documents

Publication Publication Date Title
JP2643262B2 (ja) 半導体装置の製造方法
US7037838B2 (en) Method for polishing a substrate surface
KR101002250B1 (ko) 에피택셜 웨이퍼 제조 방법
US3436259A (en) Method for plating and polishing a silicon planar surface
US4244775A (en) Process for the chemical etch polishing of semiconductors
WO2011149906A1 (en) Smoothing method for semiconductor material and wafers produced by same
US8058173B2 (en) Methods for producing smooth wafers
JPH02209730A (ja) 選択研磨法
KR930004114B1 (ko) 반도체기판 연마용 연마액과 연마방법
JPH069194B2 (ja) 改良された平坦さを持つウェーハからの集積回路
WO2004014607A1 (en) A method of polishing a wafer of material
US5278092A (en) Method of forming crystal semiconductor film
JPH02109332A (ja) 半導体基板の製造方法
JP2001223189A (ja) 窒化アルミ薄膜表面の研磨方法
EP0121707A2 (en) Method for polishing amorphous aluminum oxide
JPS59136943A (ja) 半導体装置の素子分離方法
US4108716A (en) Polishing of CdS crystals
JPS6442823A (en) Flattening of semiconductor device surface
US5773354A (en) Method of forming SOI substrate
JP2577090B2 (ja) 結晶半導体膜の形成方法
JP6406048B2 (ja) ウェハの加工方法
JPH0480916A (ja) 結晶薄膜の形成方法および該方法で得られた結晶薄膜
JPH0479313A (ja) 結晶薄膜の形成方法および該方法で得られた結晶薄膜
JPH02267949A (ja) 半導体基板の製造方法
JPH0456125A (ja) 結晶薄膜の形成方法および該方法で得られた結晶薄膜