JPH02109332A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH02109332A JPH02109332A JP63261330A JP26133088A JPH02109332A JP H02109332 A JPH02109332 A JP H02109332A JP 63261330 A JP63261330 A JP 63261330A JP 26133088 A JP26133088 A JP 26133088A JP H02109332 A JPH02109332 A JP H02109332A
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Landscapes
- Weting (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体基板の製造方法に関し、より詳しくは半
導体層を精度良く研磨する、高性能半導体デバイスを形
成するのに適した半導体基板の製造方法に関する。
導体層を精度良く研磨する、高性能半導体デバイスを形
成するのに適した半導体基板の製造方法に関する。
[従来の技術]
単結晶Si等の半導体層の上にデバイスを形成する場合
には5−数的には、その表面を研磨加工しており、その
最終仕上げの研磨は、デバイス特性に直接的に影響する
ため、最も重要である。それで無欠陥、無歪の無じよう
乱(結晶学的に原子の配列に乱れのない)鏡面化を達成
するために、加工液の化学的作用と研磨剤の機械的作用
とを複合させた湿式メカノケミカルポリッシング法が用
いられている。この加工液としてはKOH等のアルカリ
液、また研磨剤としてはS i 02粒子が用いられて
いる。最近、この研磨技術を用いて、薄膜の半導体層を
形成しようとする動きがある0例えば、応用物理、第5
6巻、第11号(1987年)、第70頁に開示されて
いるように、加工液としてアミンを用いると、シリコン
についての加工速度が二酸化シリコンについての加工速
度に比べて大きくなるので、このことを利用し、トラン
ジスタ分離用のフィールド酸化膜を加工用のストッパと
することでデバイス層のみを取り出すものである。
には5−数的には、その表面を研磨加工しており、その
最終仕上げの研磨は、デバイス特性に直接的に影響する
ため、最も重要である。それで無欠陥、無歪の無じよう
乱(結晶学的に原子の配列に乱れのない)鏡面化を達成
するために、加工液の化学的作用と研磨剤の機械的作用
とを複合させた湿式メカノケミカルポリッシング法が用
いられている。この加工液としてはKOH等のアルカリ
液、また研磨剤としてはS i 02粒子が用いられて
いる。最近、この研磨技術を用いて、薄膜の半導体層を
形成しようとする動きがある0例えば、応用物理、第5
6巻、第11号(1987年)、第70頁に開示されて
いるように、加工液としてアミンを用いると、シリコン
についての加工速度が二酸化シリコンについての加工速
度に比べて大きくなるので、このことを利用し、トラン
ジスタ分離用のフィールド酸化膜を加工用のストッパと
することでデバイス層のみを取り出すものである。
[発明が解決しようとする課題]
しかしながら、このような選択ポリッシングを用いて半
導体薄膜層を加工する場合には次のような問題が生じる
。即ち、加工液としてアルカリ液を用いる場合には、結
晶表面の結晶方位によって研磨速度が異なることが一般
に知られている。
導体薄膜層を加工する場合には次のような問題が生じる
。即ち、加工液としてアルカリ液を用いる場合には、結
晶表面の結晶方位によって研磨速度が異なることが一般
に知られている。
従って、上記のように単結晶基板を用いる場合には問題
ないが、非晶質基板上に無シードで形成した再結晶Si
層や多結晶半導体層を研磨し、薄膜化する場合にはその
異方性に起因して膜厚のバラツキ及び段差が生じ、デバ
イス特性に重大な影響を与える。最近、特に上記のよう
なSOIデバイスでは、超薄膜化による高性能化の流れ
があり、それで良好な薄膜化法が求められている。
ないが、非晶質基板上に無シードで形成した再結晶Si
層や多結晶半導体層を研磨し、薄膜化する場合にはその
異方性に起因して膜厚のバラツキ及び段差が生じ、デバ
イス特性に重大な影響を与える。最近、特に上記のよう
なSOIデバイスでは、超薄膜化による高性能化の流れ
があり、それで良好な薄膜化法が求められている。
本発明の目的は、結晶方位の分布があっても等方的な選
択研磨が可能で、均一な薄膜半導体層を安定に形成する
ことのできる半導体基板の製造方法を提供することであ
る。
択研磨が可能で、均一な薄膜半導体層を安定に形成する
ことのできる半導体基板の製造方法を提供することであ
る。
し、i!題を解決するための手段]
本発明の半導体基板の製造方法は、被加工基板を支持基
磐に装着し、該被加工基板の表面にポリラシャを接触さ
せ、化学的溶去のための加工液と8!械的除去のための
砥粒とを添加しながら相対的な回転運動によって研磨す
ることからなるメカノケミカルポリッシング法を用いた
半導体基板の製造方法において、該加工液が弗酸/硝酸
系であり、また該砥粒が耐弗酸/硝酸系の材料からなる
ことを特徴とする。
磐に装着し、該被加工基板の表面にポリラシャを接触さ
せ、化学的溶去のための加工液と8!械的除去のための
砥粒とを添加しながら相対的な回転運動によって研磨す
ることからなるメカノケミカルポリッシング法を用いた
半導体基板の製造方法において、該加工液が弗酸/硝酸
系であり、また該砥粒が耐弗酸/硝酸系の材料からなる
ことを特徴とする。
本発明において加工液として用いる弗酸/硝酸系はSi
エツチングの面方位依存性がほとんどなく、かつsio
、/si選択比が大きい。この弗酸/硝酸/溶媒系とし
てHF/HNO,/H20,、HF/HNO,/CH,
C0OH等が利用可能であル、ソの混合比は設定する研
磨速度及び選択比に基づいて当業者が容易に決定できる
ものである。
エツチングの面方位依存性がほとんどなく、かつsio
、/si選択比が大きい。この弗酸/硝酸/溶媒系とし
てHF/HNO,/H20,、HF/HNO,/CH,
C0OH等が利用可能であル、ソの混合比は設定する研
磨速度及び選択比に基づいて当業者が容易に決定できる
ものである。
本発明において砥粒として用いる耐弗酸/硝酸系の材料
はダイヤモンド粒子、A1□O1粒子SiC粒子等であ
る。本発明の製造方法においては通常用いられているS
i 02粒子は不適当である。なぜならば、上記弗酸
/硝酸系の加工液によって、研磨途中でどんどんエツチ
ングされるからである。
はダイヤモンド粒子、A1□O1粒子SiC粒子等であ
る。本発明の製造方法においては通常用いられているS
i 02粒子は不適当である。なぜならば、上記弗酸
/硝酸系の加工液によって、研磨途中でどんどんエツチ
ングされるからである。
次に、本発明の実施例を図面に基づいて説明する。
第1図は本発明の実施に用いるメカノケミカルポリッシ
ング装置の概要図である0回転可能な内盛4の表面には
ポリッシャ材1が張り付けられていて、−緒に回転運動
する。一方、支持用ステンレスプレート2には被加工基
板3が真空チャックによって平坦に固定されている。こ
の被加工基板3は、第2図に示すようにSi○2基板7
上に大粒径多結晶Si層6を成長させたものである。こ
の被加工基板3の作成方法についてまず述べる。
ング装置の概要図である0回転可能な内盛4の表面には
ポリッシャ材1が張り付けられていて、−緒に回転運動
する。一方、支持用ステンレスプレート2には被加工基
板3が真空チャックによって平坦に固定されている。こ
の被加工基板3は、第2図に示すようにSi○2基板7
上に大粒径多結晶Si層6を成長させたものである。こ
の被加工基板3の作成方法についてまず述べる。
SiO□基板7に、デバイスを形成すべき複数の所定の
場所に、通常のレジストバターニング及びS 102エ
ツチングのフォトリソグラフィを用いて基板表面より深
さ0.3μの凹部を形成した。この5iOz基板7に、
温度920℃、圧力150torr、5iHzCIz/
HCI/Hz=0.5310.3/100 D’/ff
1in>の条件で熱CVDを行った。この条件下ではS
iの成長速度は0.71μ/ll1inであり、成長を
2.5分間行ったところ1.0μ厚の多結晶Silが得
られた。この多結晶Siは結晶粒径が0.5μであり、
基板面にほぼ垂直な柱状構造を持っていた。この特徴は
、上記CVD条件がSiの核形成密度を通常よりもはる
かに低い約4×10”/a@2に抑えていることによっ
て生じる。その結果、第2図に示すように、5iO=基
板7上に表面の凹凸を反映した大粒径で柱状構造の多結
晶Si層6が、凹部の段差よりも厚く堆積した被加工基
板3が形成された。
場所に、通常のレジストバターニング及びS 102エ
ツチングのフォトリソグラフィを用いて基板表面より深
さ0.3μの凹部を形成した。この5iOz基板7に、
温度920℃、圧力150torr、5iHzCIz/
HCI/Hz=0.5310.3/100 D’/ff
1in>の条件で熱CVDを行った。この条件下ではS
iの成長速度は0.71μ/ll1inであり、成長を
2.5分間行ったところ1.0μ厚の多結晶Silが得
られた。この多結晶Siは結晶粒径が0.5μであり、
基板面にほぼ垂直な柱状構造を持っていた。この特徴は
、上記CVD条件がSiの核形成密度を通常よりもはる
かに低い約4×10”/a@2に抑えていることによっ
て生じる。その結果、第2図に示すように、5iO=基
板7上に表面の凹凸を反映した大粒径で柱状構造の多結
晶Si層6が、凹部の段差よりも厚く堆積した被加工基
板3が形成された。
この被加工基板3を第1図に示したように支持用ステン
レスプレートに装着し、メカノケミカルポリッシングを
行った。その際、化学的溶去のための加工液としてHF
/HNO,/H20(1/25/25、pi−i 2)
を用い、機械的除去のための砥粒として粒径0.03〜
0.08μのダイヤモンド粒を用いた。また、その他の
条件は、加工圧力が30gr/cva2、回転数が9O
rpm、温度が室温であった。更に、ポリラシャ1とし
て、高精度平面を得るために変形量の少ない硬質のポリ
アミドクロスを用いた。このような構成及び条件でメカ
ノケミカルポリッシングを行ったところ、研磨速度が約
0.1μ/sin、5i02/Si選択比が約50であ
った。研磨を10分間行ったところ、被加工基板3は第
3図に示すように凹部の多結晶Si半導体層8のみを残
して同一平面に加工された。
レスプレートに装着し、メカノケミカルポリッシングを
行った。その際、化学的溶去のための加工液としてHF
/HNO,/H20(1/25/25、pi−i 2)
を用い、機械的除去のための砥粒として粒径0.03〜
0.08μのダイヤモンド粒を用いた。また、その他の
条件は、加工圧力が30gr/cva2、回転数が9O
rpm、温度が室温であった。更に、ポリラシャ1とし
て、高精度平面を得るために変形量の少ない硬質のポリ
アミドクロスを用いた。このような構成及び条件でメカ
ノケミカルポリッシングを行ったところ、研磨速度が約
0.1μ/sin、5i02/Si選択比が約50であ
った。研磨を10分間行ったところ、被加工基板3は第
3図に示すように凹部の多結晶Si半導体層8のみを残
して同一平面に加工された。
その後、アンモニア系による一最にRCA洗浄と称され
ている化学的洗浄によって研磨時に付着した表面の不純
物を除去した。
ている化学的洗浄によって研磨時に付着した表面の不純
物を除去した。
このようにして得られた薄膜で、かつ互いに独立したS
i半導体層にそれぞれ半導体デバイスを形成することが
できた。その半導体層の表面には個々の81粒子の面方
位による段差が存在しないためにデバイス特性の劣化が
なく、また81層と分離用SiO□層とが同一平面であ
るため、デバイス形成プロセスも非常に容易であった。
i半導体層にそれぞれ半導体デバイスを形成することが
できた。その半導体層の表面には個々の81粒子の面方
位による段差が存在しないためにデバイス特性の劣化が
なく、また81層と分離用SiO□層とが同一平面であ
るため、デバイス形成プロセスも非常に容易であった。
従って、信頼性も十分に高いものであった。
[発明の効果]
以上に説明したように、本発明においては、結晶方位の
分布があっても等方的な選択研磨が可能で、均一な1膜
半導体層を安定に形成することができ、その半導体層の
表面には個々のSi粒子の面方位による段差が存在しな
いので、その層上に形成した半導体デバイスはデバイス
特性の劣化がなく、またSi層と分離用S i O2層
とが同一平面であるため、デバイス形成プロセスも非常
に容易であり、従って、信頼性も十分に高い。
分布があっても等方的な選択研磨が可能で、均一な1膜
半導体層を安定に形成することができ、その半導体層の
表面には個々のSi粒子の面方位による段差が存在しな
いので、その層上に形成した半導体デバイスはデバイス
特性の劣化がなく、またSi層と分離用S i O2層
とが同一平面であるため、デバイス形成プロセスも非常
に容易であり、従って、信頼性も十分に高い。
第1図は本発明の実施に用いられるメカノケミカルポリ
ッシング装置の概要図である。 第2図は研磨前の被加工基板の断面図である。 第3図は研磨後の被加工基板の断面図である。 図中、】はポリッシャ、2はステンレスプレート、3は
被加工基板、4は回転内盛、6は大粒径多結晶81層、
7は5iOz基板、8は多結晶Si半導体層である。
ッシング装置の概要図である。 第2図は研磨前の被加工基板の断面図である。 第3図は研磨後の被加工基板の断面図である。 図中、】はポリッシャ、2はステンレスプレート、3は
被加工基板、4は回転内盛、6は大粒径多結晶81層、
7は5iOz基板、8は多結晶Si半導体層である。
Claims (1)
- 被加工基板を支持基盤に装着し、該被加工基板の表面に
ポリッシャを接触させ、化学的溶去のための加工液と機
械的除去のための砥粒とを添加しながら相対的な回転運
動によって研磨することからなるメカノケミカルポリッ
シング法を用いた半導体基板の製造方法において、該加
工液が弗酸/硝酸系であり、また該砥粒が耐弗酸/硝酸
系の材料からなることを特徴とする半導体基板の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63261330A JPH02109332A (ja) | 1988-10-19 | 1988-10-19 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63261330A JPH02109332A (ja) | 1988-10-19 | 1988-10-19 | 半導体基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02109332A true JPH02109332A (ja) | 1990-04-23 |
Family
ID=17360315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63261330A Pending JPH02109332A (ja) | 1988-10-19 | 1988-10-19 | 半導体基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02109332A (ja) |
Cited By (11)
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---|---|---|---|---|
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-
1988
- 1988-10-19 JP JP63261330A patent/JPH02109332A/ja active Pending
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