JPH02109332A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH02109332A JPH02109332A JP63261330A JP26133088A JPH02109332A JP H02109332 A JPH02109332 A JP H02109332A JP 63261330 A JP63261330 A JP 63261330A JP 26133088 A JP26133088 A JP 26133088A JP H02109332 A JPH02109332 A JP H02109332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体基板の製造方法に関し、より詳しくは半
導体層を精度良く研磨する、高性能半導体デバイスを形
成するのに適した半導体基板の製造方法に関する。
導体層を精度良く研磨する、高性能半導体デバイスを形
成するのに適した半導体基板の製造方法に関する。
［従来の技術］
単結晶Ｓｉ等の半導体層の上にデバイスを形成する場合
には５−数的には、その表面を研磨加工しており、その
最終仕上げの研磨は、デバイス特性に直接的に影響する
ため、最も重要である。それで無欠陥、無歪の無じよう
乱（結晶学的に原子の配列に乱れのない）鏡面化を達成
するために、加工液の化学的作用と研磨剤の機械的作用
とを複合させた湿式メカノケミカルポリッシング法が用
いられている。この加工液としてはＫＯＨ等のアルカリ
液、また研磨剤としてはＳ ｉ ０２粒子が用いられて
いる。最近、この研磨技術を用いて、薄膜の半導体層を
形成しようとする動きがある０例えば、応用物理、第５
６巻、第１１号（１９８７年）、第７０頁に開示されて
いるように、加工液としてアミンを用いると、シリコン
についての加工速度が二酸化シリコンについての加工速
度に比べて大きくなるので、このことを利用し、トラン
ジスタ分離用のフィールド酸化膜を加工用のストッパと
することでデバイス層のみを取り出すものである。
には５−数的には、その表面を研磨加工しており、その
最終仕上げの研磨は、デバイス特性に直接的に影響する
ため、最も重要である。それで無欠陥、無歪の無じよう
乱（結晶学的に原子の配列に乱れのない）鏡面化を達成
するために、加工液の化学的作用と研磨剤の機械的作用
とを複合させた湿式メカノケミカルポリッシング法が用
いられている。この加工液としてはＫＯＨ等のアルカリ
液、また研磨剤としてはＳ ｉ ０２粒子が用いられて
いる。最近、この研磨技術を用いて、薄膜の半導体層を
形成しようとする動きがある０例えば、応用物理、第５
６巻、第１１号（１９８７年）、第７０頁に開示されて
いるように、加工液としてアミンを用いると、シリコン
についての加工速度が二酸化シリコンについての加工速
度に比べて大きくなるので、このことを利用し、トラン
ジスタ分離用のフィールド酸化膜を加工用のストッパと
することでデバイス層のみを取り出すものである。
［発明が解決しようとする課題］
しかしながら、このような選択ポリッシングを用いて半
導体薄膜層を加工する場合には次のような問題が生じる
。即ち、加工液としてアルカリ液を用いる場合には、結
晶表面の結晶方位によって研磨速度が異なることが一般
に知られている。
導体薄膜層を加工する場合には次のような問題が生じる
。即ち、加工液としてアルカリ液を用いる場合には、結
晶表面の結晶方位によって研磨速度が異なることが一般
に知られている。
従って、上記のように単結晶基板を用いる場合には問題
ないが、非晶質基板上に無シードで形成した再結晶Ｓｉ
層や多結晶半導体層を研磨し、薄膜化する場合にはその
異方性に起因して膜厚のバラツキ及び段差が生じ、デバ
イス特性に重大な影響を与える。最近、特に上記のよう
なＳＯＩデバイスでは、超薄膜化による高性能化の流れ
があり、それで良好な薄膜化法が求められている。
ないが、非晶質基板上に無シードで形成した再結晶Ｓｉ
層や多結晶半導体層を研磨し、薄膜化する場合にはその
異方性に起因して膜厚のバラツキ及び段差が生じ、デバ
イス特性に重大な影響を与える。最近、特に上記のよう
なＳＯＩデバイスでは、超薄膜化による高性能化の流れ
があり、それで良好な薄膜化法が求められている。
本発明の目的は、結晶方位の分布があっても等方的な選
択研磨が可能で、均一な薄膜半導体層を安定に形成する
ことのできる半導体基板の製造方法を提供することであ
る。
択研磨が可能で、均一な薄膜半導体層を安定に形成する
ことのできる半導体基板の製造方法を提供することであ
る。
し、ｉ！題を解決するための手段］
本発明の半導体基板の製造方法は、被加工基板を支持基
磐に装着し、該被加工基板の表面にポリラシャを接触さ
せ、化学的溶去のための加工液と８！械的除去のための
砥粒とを添加しながら相対的な回転運動によって研磨す
ることからなるメカノケミカルポリッシング法を用いた
半導体基板の製造方法において、該加工液が弗酸／硝酸
系であり、また該砥粒が耐弗酸／硝酸系の材料からなる
ことを特徴とする。
磐に装着し、該被加工基板の表面にポリラシャを接触さ
せ、化学的溶去のための加工液と８！械的除去のための
砥粒とを添加しながら相対的な回転運動によって研磨す
ることからなるメカノケミカルポリッシング法を用いた
半導体基板の製造方法において、該加工液が弗酸／硝酸
系であり、また該砥粒が耐弗酸／硝酸系の材料からなる
ことを特徴とする。
本発明において加工液として用いる弗酸／硝酸系はＳｉ
エツチングの面方位依存性がほとんどなく、かつｓｉｏ
、／ｓｉ選択比が大きい。この弗酸／硝酸／溶媒系とし
てＨＦ／ＨＮＯ，／Ｈ２０，、ＨＦ／ＨＮＯ，／ＣＨ，
Ｃ０ＯＨ等が利用可能であル、ソの混合比は設定する研
磨速度及び選択比に基づいて当業者が容易に決定できる
ものである。
エツチングの面方位依存性がほとんどなく、かつｓｉｏ
、／ｓｉ選択比が大きい。この弗酸／硝酸／溶媒系とし
てＨＦ／ＨＮＯ，／Ｈ２０，、ＨＦ／ＨＮＯ，／ＣＨ，
Ｃ０ＯＨ等が利用可能であル、ソの混合比は設定する研
磨速度及び選択比に基づいて当業者が容易に決定できる
ものである。
本発明において砥粒として用いる耐弗酸／硝酸系の材料
はダイヤモンド粒子、Ａ１□Ｏ１粒子ＳｉＣ粒子等であ
る。本発明の製造方法においては通常用いられているＳ
ｉ ０２粒子は不適当である。なぜならば、上記弗酸
／硝酸系の加工液によって、研磨途中でどんどんエツチ
ングされるからである。
はダイヤモンド粒子、Ａ１□Ｏ１粒子ＳｉＣ粒子等であ
る。本発明の製造方法においては通常用いられているＳ
ｉ ０２粒子は不適当である。なぜならば、上記弗酸
／硝酸系の加工液によって、研磨途中でどんどんエツチ
ングされるからである。
次に、本発明の実施例を図面に基づいて説明する。
第１図は本発明の実施に用いるメカノケミカルポリッシ
ング装置の概要図である０回転可能な内盛４の表面には
ポリッシャ材１が張り付けられていて、−緒に回転運動
する。一方、支持用ステンレスプレート２には被加工基
板３が真空チャックによって平坦に固定されている。こ
の被加工基板３は、第２図に示すようにＳｉ○２基板７
上に大粒径多結晶Ｓｉ層６を成長させたものである。こ
の被加工基板３の作成方法についてまず述べる。
ング装置の概要図である０回転可能な内盛４の表面には
ポリッシャ材１が張り付けられていて、−緒に回転運動
する。一方、支持用ステンレスプレート２には被加工基
板３が真空チャックによって平坦に固定されている。こ
の被加工基板３は、第２図に示すようにＳｉ○２基板７
上に大粒径多結晶Ｓｉ層６を成長させたものである。こ
の被加工基板３の作成方法についてまず述べる。
ＳｉＯ□基板７に、デバイスを形成すべき複数の所定の
場所に、通常のレジストバターニング及びＳ １０２エ
ツチングのフォトリソグラフィを用いて基板表面より深
さ０．３μの凹部を形成した。この５ｉＯｚ基板７に、
温度９２０℃、圧力１５０ｔｏｒｒ、５ｉＨｚＣＩｚ／
ＨＣＩ／Ｈｚ＝０．５３１０．３／１００ Ｄ’／ｆｆ
１ｉｎ＞の条件で熱ＣＶＤを行った。この条件下ではＳ
ｉの成長速度は０．７１μ／ｌｌ１ｉｎであり、成長を
２．５分間行ったところ１．０μ厚の多結晶Ｓｉｌが得
られた。この多結晶Ｓｉは結晶粒径が０．５μであり、
基板面にほぼ垂直な柱状構造を持っていた。この特徴は
、上記ＣＶＤ条件がＳｉの核形成密度を通常よりもはる
かに低い約４×１０”／ａ＠２に抑えていることによっ
て生じる。その結果、第２図に示すように、５ｉＯ＝基
板７上に表面の凹凸を反映した大粒径で柱状構造の多結
晶Ｓｉ層６が、凹部の段差よりも厚く堆積した被加工基
板３が形成された。
場所に、通常のレジストバターニング及びＳ １０２エ
ツチングのフォトリソグラフィを用いて基板表面より深
さ０．３μの凹部を形成した。この５ｉＯｚ基板７に、
温度９２０℃、圧力１５０ｔｏｒｒ、５ｉＨｚＣＩｚ／
ＨＣＩ／Ｈｚ＝０．５３１０．３／１００ Ｄ’／ｆｆ
１ｉｎ＞の条件で熱ＣＶＤを行った。この条件下ではＳ
ｉの成長速度は０．７１μ／ｌｌ１ｉｎであり、成長を
２．５分間行ったところ１．０μ厚の多結晶Ｓｉｌが得
られた。この多結晶Ｓｉは結晶粒径が０．５μであり、
基板面にほぼ垂直な柱状構造を持っていた。この特徴は
、上記ＣＶＤ条件がＳｉの核形成密度を通常よりもはる
かに低い約４×１０”／ａ＠２に抑えていることによっ
て生じる。その結果、第２図に示すように、５ｉＯ＝基
板７上に表面の凹凸を反映した大粒径で柱状構造の多結
晶Ｓｉ層６が、凹部の段差よりも厚く堆積した被加工基
板３が形成された。
この被加工基板３を第１図に示したように支持用ステン
レスプレートに装着し、メカノケミカルポリッシングを
行った。その際、化学的溶去のための加工液としてＨＦ
／ＨＮＯ，／Ｈ２０（１／２５／２５、ｐｉ−ｉ ２）
を用い、機械的除去のための砥粒として粒径０．０３〜
０．０８μのダイヤモンド粒を用いた。また、その他の
条件は、加工圧力が３０ｇｒ／ｃｖａ２、回転数が９Ｏ
ｒｐｍ、温度が室温であった。更に、ポリラシャ１とし
て、高精度平面を得るために変形量の少ない硬質のポリ
アミドクロスを用いた。このような構成及び条件でメカ
ノケミカルポリッシングを行ったところ、研磨速度が約
０．１μ／ｓｉｎ、５ｉ０２／Ｓｉ選択比が約５０であ
った。研磨を１０分間行ったところ、被加工基板３は第
３図に示すように凹部の多結晶Ｓｉ半導体層８のみを残
して同一平面に加工された。
レスプレートに装着し、メカノケミカルポリッシングを
行った。その際、化学的溶去のための加工液としてＨＦ
／ＨＮＯ，／Ｈ２０（１／２５／２５、ｐｉ−ｉ ２）
を用い、機械的除去のための砥粒として粒径０．０３〜
０．０８μのダイヤモンド粒を用いた。また、その他の
条件は、加工圧力が３０ｇｒ／ｃｖａ２、回転数が９Ｏ
ｒｐｍ、温度が室温であった。更に、ポリラシャ１とし
て、高精度平面を得るために変形量の少ない硬質のポリ
アミドクロスを用いた。このような構成及び条件でメカ
ノケミカルポリッシングを行ったところ、研磨速度が約
０．１μ／ｓｉｎ、５ｉ０２／Ｓｉ選択比が約５０であ
った。研磨を１０分間行ったところ、被加工基板３は第
３図に示すように凹部の多結晶Ｓｉ半導体層８のみを残
して同一平面に加工された。
その後、アンモニア系による一最にＲＣＡ洗浄と称され
ている化学的洗浄によって研磨時に付着した表面の不純
物を除去した。
ている化学的洗浄によって研磨時に付着した表面の不純
物を除去した。
このようにして得られた薄膜で、かつ互いに独立したＳ
ｉ半導体層にそれぞれ半導体デバイスを形成することが
できた。その半導体層の表面には個々の８１粒子の面方
位による段差が存在しないためにデバイス特性の劣化が
なく、また８１層と分離用ＳｉＯ□層とが同一平面であ
るため、デバイス形成プロセスも非常に容易であった。
ｉ半導体層にそれぞれ半導体デバイスを形成することが
できた。その半導体層の表面には個々の８１粒子の面方
位による段差が存在しないためにデバイス特性の劣化が
なく、また８１層と分離用ＳｉＯ□層とが同一平面であ
るため、デバイス形成プロセスも非常に容易であった。
従って、信頼性も十分に高いものであった。
［発明の効果］
以上に説明したように、本発明においては、結晶方位の
分布があっても等方的な選択研磨が可能で、均一な１膜
半導体層を安定に形成することができ、その半導体層の
表面には個々のＳｉ粒子の面方位による段差が存在しな
いので、その層上に形成した半導体デバイスはデバイス
特性の劣化がなく、またＳｉ層と分離用Ｓ ｉ Ｏ２層
とが同一平面であるため、デバイス形成プロセスも非常
に容易であり、従って、信頼性も十分に高い。
分布があっても等方的な選択研磨が可能で、均一な１膜
半導体層を安定に形成することができ、その半導体層の
表面には個々のＳｉ粒子の面方位による段差が存在しな
いので、その層上に形成した半導体デバイスはデバイス
特性の劣化がなく、またＳｉ層と分離用Ｓ ｉ Ｏ２層
とが同一平面であるため、デバイス形成プロセスも非常
に容易であり、従って、信頼性も十分に高い。
第１図は本発明の実施に用いられるメカノケミカルポリ
ッシング装置の概要図である。 第２図は研磨前の被加工基板の断面図である。 第３図は研磨後の被加工基板の断面図である。 図中、】はポリッシャ、２はステンレスプレート、３は
被加工基板、４は回転内盛、６は大粒径多結晶８１層、
７は５ｉＯｚ基板、８は多結晶Ｓｉ半導体層である。
ッシング装置の概要図である。 第２図は研磨前の被加工基板の断面図である。 第３図は研磨後の被加工基板の断面図である。 図中、】はポリッシャ、２はステンレスプレート、３は
被加工基板、４は回転内盛、６は大粒径多結晶８１層、
７は５ｉＯｚ基板、８は多結晶Ｓｉ半導体層である。
Claims (1)
- 被加工基板を支持基盤に装着し、該被加工基板の表面に
ポリッシャを接触させ、化学的溶去のための加工液と機
械的除去のための砥粒とを添加しながら相対的な回転運
動によって研磨することからなるメカノケミカルポリッ
シング法を用いた半導体基板の製造方法において、該加
工液が弗酸／硝酸系であり、また該砥粒が耐弗酸／硝酸
系の材料からなることを特徴とする半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261330A JPH02109332A (ja) | 1988-10-19 | 1988-10-19 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261330A JPH02109332A (ja) | 1988-10-19 | 1988-10-19 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109332A true JPH02109332A (ja) | 1990-04-23 |
Family
ID=17360315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261330A Pending JPH02109332A (ja) | 1988-10-19 | 1988-10-19 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02109332A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233224A (ja) * | 1990-07-24 | 1992-08-21 | Micron Technol Inc | 半導体ウエハ上のタングステン層をエッチングバックする方法 |
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| US5968239A (en) * | 1996-11-12 | 1999-10-19 | Kabushiki Kaisha Toshiba | Polishing slurry |
| US6069083A (en) * | 1995-11-13 | 2000-05-30 | Kabushiki Kaisha Toshiba | Polishing method, semiconductor device fabrication method, and semiconductor fabrication apparatus |
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| KR100355865B1 (ko) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자용 절연막의 평탄화 방법 및 이에 사용되는연마제 |
| WO2003052848A1 (en) * | 2001-12-18 | 2003-06-26 | Honda Giken Kogyo Kabushiki Kaisha | Method of producing fuel cell-use separator and device for producing it |
| JP2008264952A (ja) * | 2007-04-23 | 2008-11-06 | Shin Etsu Chem Co Ltd | 多結晶シリコン基板の平面研磨加工方法 |
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-
1988
- 1988-10-19 JP JP63261330A patent/JPH02109332A/ja active Pending
Cited By (13)
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