KR101002250B1 - 에피택셜 웨이퍼 제조 방법 - Google Patents

에피택셜 웨이퍼 제조 방법 Download PDF

Info

Publication number
KR101002250B1
KR101002250B1 KR1020087019163A KR20087019163A KR101002250B1 KR 101002250 B1 KR101002250 B1 KR 101002250B1 KR 1020087019163 A KR1020087019163 A KR 1020087019163A KR 20087019163 A KR20087019163 A KR 20087019163A KR 101002250 B1 KR101002250 B1 KR 101002250B1
Authority
KR
South Korea
Prior art keywords
wafer
epitaxial
acid
etchant
etching
Prior art date
Application number
KR1020087019163A
Other languages
English (en)
Other versions
KR20080091206A (ko
Inventor
사카에 코야타
카즈시게 타카이시
토모히로 하시이
카츠히코 무라야마
타케오 가토
Original Assignee
가부시키가이샤 섬코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 섬코 filed Critical 가부시키가이샤 섬코
Publication of KR20080091206A publication Critical patent/KR20080091206A/ko
Application granted granted Critical
Publication of KR101002250B1 publication Critical patent/KR101002250B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments

Abstract

에피택셜층에 형성되는 표면 결함이나 슬립의 발생을 저감할 수 있는 에피택셜 웨이퍼 제조 방법을 제공한다. 실리콘 웨이퍼의 표면 형상에 따라 웨이퍼 표면에의 식각액의 적용을 제어함으로써 웨이퍼 표면을 평활화하는 평활화 공정과, 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 형성하는 에피택셜층 형성 공정을 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법이다.
에피택셜층, 에피택셜 웨이퍼, 평활화, 표면 결함, 슬립, 매엽 식각 장치,

Description

에피택셜 웨이퍼 제조 방법{METHOD FOR MANUFACTURING EPITAXIAL WAFER}
본 발명은 반도체 웨이퍼의 표면에 식각액을 적용하여 해당 표면의 평활화를 도모함으로써 에피택셜층의 형성을 효율적으로 할 수 있는 에피택셜 웨이퍼 제조 방법에 관한 것이다.
종래의 에피택셜 웨이퍼의 제조 프로세스에서는, 도 13에 도시한 바와 같이, 먼저 육성된 실리콘 단결정 잉곳의 선단부 및 종단부를 절단하여 블록 형태로 만들고, 잉곳의 직경을 균일하게 하기 위하여 잉곳의 외경을 연삭하여 블록체로 만들고, 특정한 결정 방위를 나타내기 위하여 이 블록체에 오리엔테이션 플랫이나 오리엔테이션 노치를 실시한 후, 블록체를 막대축 방향에 대하여 소정 각도로 슬라이스한다(공정 1). 슬라이스된 웨이퍼는 웨이퍼의 주변부의 조각이나 칩을 방지하기 위하여 웨이퍼 주변에 모따기 가공이 실시된다(공정 2). 이어서, 평탄화 공정으로서, 실리콘 웨이퍼의 앞뒷면을 동시에 연삭하는 양면 동시 연삭(Double Disk Surface Grind; 이하, DDSG라고 함.)이 실시된다(공정 3). 계속하여, 웨이퍼의 표면만을 연삭하거나, 혹은 웨이퍼의 앞뒷면을 한쪽 면씩 연삭하는 한쪽 면 연 삭(Single Disk Surface Grind; 이하, SDSG라고 함.)이 행해진다(공정 4). 다음, 웨이퍼의 앞뒷면을 동시에 연마하는 양면 동시 연마(이하, DSP라고 함.)가 실시된다(공정 5). 계속하여, 웨이퍼의 표면만을 연마하거나, 또는 웨이퍼의 앞뒷면을 한쪽 면씩 연마하는 한쪽 면 연마(이하, SMP라고 함.)가 실시된다(공정 6). 나아가, 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 형성함으로써(공정 7) 원하는 에피택셜 웨이퍼를 얻을 수 있다.
그러나, 상기 종래의 제조 프로세스에서는 이하와 같은 문제점이 있었다.
슬라이스나 연삭 등의 기계 가공 처리가 실시됨으로써 웨이퍼에 기계적 데미지나 가공 흠집이 필연적으로 발생한다. 에피택셜 성장에 의한 에피택셜층 형성 공정은 웨이퍼 표면에 존재하는 흠집이나 데미지(결정 격자의 흐트러짐)를 강조하는 프로세스이기 때문에 연삭 등의 기계 가공 처리에 의해 발생한 결함 부분을 기점으로 에피택셜층에 전위나 적층 결함 등의 결정 결함이 발생하고, 에피택셜층 표면 상의 표면 결함으로서 현재화되는 경우가 있었다. 또한 기계 가공에서의 흠집이나 가공 데미지가 큰 경우에는 형성한 에피택셜층에 슬립이 발생하는 경우도 있었다. 더욱이, 에피택셜 웨이퍼의 제조에 이르기까지의 공정수가 많기 때문에 쓰루풋 저하, 비용 상승이 되었다.
상기 문제점을 해결하기 위하여, 실리콘 단결정 기판 상에 실리콘 단결정 박막을 기상 성장시키는 기상 성장 공정과, 물 연마를 행하는 공정과, 연마제를 이용한 연마 공정을 순서대로 행하는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼 제조 방법이 개시되어 있다(예컨대 특허 문헌 1 참조.). 이 특허 문헌 1에 개시된 방법 에서는 기상 성장 공정 전의 실리콘 단결정 기판은 다음과 같이 하여 얻을 수 있다. 먼저, 실리콘 단결정 잉곳을 블록 절단하고, 외경 연삭이 실시된 후에 슬라이싱된다. 이어서, 슬라이싱 후의 실리콘 단결정 웨이퍼는 양면 외주 가장자리에 모따기가 실시된 후, 유리 연마입자를 이용하여 양면이 래핑된다. 다음, 래핑 웨이퍼를 식각액에 침지시킴으로써 양면을 케미칼 식각하여 케미칼 식각 웨이퍼로 만든다. 이 케미칼 식각 웨이퍼를 실리콘 단결정 기판으로 하고, 이 기판 상에 실리콘 단결정 박막을 기상 성장시킨다. 특허 문헌 1에 개시된 방법에서는 기상 성장시킨 실리콘 단결정 박막의 표면에 형성된 돌기형 결함에 기인하는 흠집 불량의 발생을 억제하면서 이 돌기형 결함의 높이를 저감할 수 있다.
특허 문헌 1: 일본 특허 공개 2002-43255호 공보(청구항 1, 단락 [0006], [0013]∼[0015])
발명의 개시
발명이 해결하고자 하는 과제
그러나, 상기 특허 문헌 1에 개시된 제조 방법에서는 침지식 식각을 행하는 것이므로 웨이퍼 표면 전체가 균일하게 식각되기 때문에 웨이퍼 면내에 있어서 소정의 표면 형상으로 만드는 등 면 내에서 가공 여유값의 제어를 행하여 형상 제어를 행할 수가 없고, 평탄도 등의 표면 상태는 이전 공정의 래핑, 연삭보다 악화될 수는 있어도 향상시키기는 매우 어렵다. 또한 실리콘 단결정 박막을 기상 성장시키기 전에 래핑과 같은 기계 가공에 의한 평탄화 처리가 실시되어 있기 때문에, 웨 이퍼에 기계적 데미지나 가공 흠집이 필연적으로 발생하게 되어, 후속되는 물 연마, 연마제를 이용한 연마를 실시하였다고 해도 에피택셜층에 형성되는 표면 결함이나 슬립의 발생을 충분히 저감시킬 수는 없었다.
본 발명의 목적은 반도체 웨이퍼의 표면에 식각액을 적용하여 해당 표면의 평활화를 도모하고, 에피택셜층에 형성되는 표면 결함이나 슬립의 발생을 저감할 수 있는 에피택셜 웨이퍼 제조 방법을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명자들은 실리콘 웨이퍼에 특정한 조건으로 식각액을 적용하는 평활화 공정, 에피택셜층 형성 공정을 실시함으로써 에피택셜층에 형성되는 표면 결함이나 슬립의 발생을 저감시킬 수 있음을 깨달았다.
본 발명은, 실리콘 웨이퍼의 표면 형상에 따라 상기 웨이퍼 표면에의 식각액의 적용을 제어함으로써 상기 웨이퍼 표면을 평활화하는 평활화 공정과, 상기 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 형성하는 에피택셜층 형성 공정을 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법이다.
발명의 효과
본 발명의 에피택셜 웨이퍼 제조 방법은 웨이퍼 표면에의 식각액의 적용을 해당 웨이퍼 표면의 형상에 따라 제어함으로써 웨이퍼 표면을 평활화하는 것이 가능해진다는 효과를 이룰 수 있다. 또한 웨이퍼 표면의 평활화 처리가 기계적 요소를 포함하지 않는 식각액을 웨이퍼에 적용하는 화학 처리로서, 웨이퍼에의 흠집이 나 데미지를 발생시키는 경우가 거의 없기 때문에 기계 가공에 기인하여 에피택셜층에 형성되는 표면 결함이나 슬립의 발생을 저감할 수 있다.
도 1은 본 실시의 형태의 에피택셜 웨이퍼 제조 방법을 도시한 도면.
도 2는 본 실시의 다른 형태의 에피택셜 웨이퍼 제조 방법을 도시한 도면.
도 3은 본 실시의 또 다른 형태의 에피택셜 웨이퍼 제조 방법을 도시한 도면.
도 4는 매엽식 식각 장치를 도시한 도면.
도 5는 실시예 1의 에피택셜층 표층에서의 표면 결함 평가 결과를 도시한 도면.
도 6은 실시예 2의 에피택셜층 표층에서의 표면 결함 평가 결과를 도시한 도면.
도 7은 실시예 3의 에피택셜층 표층에서의 표면 결함 평가 결과를 도시한 도면.
도 8은 비교예 1의 에피택셜층 표층에서의 표면 결함 평가 결과를 도시한 도면.
도 9는 X선 토포그래피에 의해 촬영한 실시예 1의 에피택셜 웨이퍼의 토포그래프를 도시한 도면.
도 10은 X선 토포그래피에 의해 촬영한 실시예 2의 에피택셜 웨이퍼의 토포 그래프를 도시한 도면.
도 11은 X선 토포그래피에 의해 촬영한 실시예 3의 에피택셜 웨이퍼의 토포그래프를 도시한 도면.
도 12는 X선 토포그래피에 의해 촬영한 비교예 1의 에피택셜 웨이퍼의 토포그래프를 도시한 도면.
도 13은 종래의 에피택셜 웨이퍼 제조 방법을 도시한 도면.
<부호의 설명>
11…슬라이스,
12…평활화 처리,
13…에피택셜층 형성,
14…경면 연마,
다음 본 발명을 실시하기 위한 최선의 실시 형태를 도면을 참조하여 설명한다.
먼저, 육성된 실리콘 단결정 잉곳은 선단부 및 종단부를 절단하여 블록 형태로 만들고, 잉곳의 직경을 균일하게 하기 위하여 잉곳의 외경을 연삭하여 블록체로 만든다. 특정한 결정 방위를 나타내기 위하여, 이 블록체에 오리엔테이션 플랫이나 오리엔테이션 노치를 실시한다. 이 프로세스 이후, 도 1에 도시한 바와 같이 블록체는 막대축 방향에 대하여 소정 각도도 슬라이스된다(공정 11).
종래의 웨이퍼 제조 공정에서는 슬라이스 등의 공정에서 발생한 얇은 원판형의 실리콘 웨이퍼 앞뒷면의 요철층을 연삭이나 래핑 등의 기계 가공에 의해 깎아 웨이퍼 앞뒷면의 평탄도와 웨이퍼의 평행도를 높였으나, 본 실시 형태의 제조 방법에서는 이 기계 가공에 의한 평탄화 공정을 실시하지 않고, 먼저 슬라이스 후의 실리콘 웨이퍼 표면 형상에 따라 식각액의 적용을 제어함으로써 웨이퍼 표면을 평활화한다(공정(12)).
상기 평활화 공정(12)에서는 슬라이스 등의 공정에서 발생한 실리콘 웨이퍼 앞뒷면의 요철층을 식각에 의해 평탄화하여 웨이퍼 앞뒷면의 평탄도와 웨이퍼의 평행도를 높인다. 또한 블록 절단, 외경 연삭, 슬라이스 공정 11과 같은 기계 가공 프로세스에 의해 도입된 가공 변질층을 완전히 제거한다. 또한 평활화에 사용되는 식각액으로서 산 식각액을 사용함으로써 웨이퍼의 표면 거칠기를 제어한다.
이 평활화 공정(12)에서는, 도 4에 도시한 바와 같은 식각 장치(20)에 의해 행해진다.
도 4에 도시한 매엽 식각 장치(20)는 웨이퍼(21)를 지지하는 스테이지(22)와, 이 스테이지(22)에 회전축(23)에 의해 접속되며, 스테이지(22)를 회전축(23)을 통하여 회전 구동시키는 모터 등의 회전 구동원(24)을 가지고 있으며, 이들은 웨이퍼 회전 수단(25)을 구성하고 있다.
또한 매엽 식각 장치(20)는 식각액을 공급하는 식각액 공급 수단(26)과, 이 식각액 공급 수단(26)로부터 식각액을 공급받아 웨이퍼(21)에 식각액을 분출하는 노즐(27)과, 이 노즐(27)을 이동 가능하게 지지하기 위한 노즐 베이스부(28) 및 노즐 베이스부(28)의 위치, 이동을 규제하기 위한 가이드부(29)를 가지고 있으며, 이들은 노즐 위치 제어 수단(30)을 구성하는 것이다. 노즐 베이스부(28)에는 노즐 베이스부(28)에 대하여 노즐(27)의 각도를 조절하는 기구, 노즐(27) 선단부의 웨이퍼(21)로부터의 높이 위치를 조절하는 기구 및 노즐(27)로부터의 식각액 분출, 비분출 전환 기구가 설치되며, 이들은 분출 상태 제어 수단(31)을 구성하는 것이다.
또한 매엽 식각 장치(20)는 회전 구동원(24)의 회전수를 제어하여 웨이퍼 회전수를 설정하고, 식각액 공급 수단(26)을 제어하여 식각액의 공급 상태를 규정함과 아울러, 노즐 위치 제어 수단(30), 분사 상태 제어 수단(31)을 제어하여 노즐(27)의 상태, 위치를 설정하는 제어 수단(32)을 갖는다. 이 제어 수단(32)은 CPU 등의 연산부(33)와 복수 개의 메모리(34, 35‥)를 갖는 것이다. 부호 36은 웨이퍼 표면의 검출 수단이며, 레이저 반사 방식을 이용하여 웨이퍼 표면의 레이저 반사를 이용하여 웨이퍼 표면의 요철을 측정하는 것이다. 검출 수단(36)은 매엽 식각 장치(20) 내에 설치하지 않고 독립 장치로서 웨이퍼 표면 형상을 측정하도록 할 수도 있다.
식각액 공급 수단(26)은 산 식각액을 노즐(27)에 공급하는 것이다. 식각액 공급 수단(26)은 산을 미리 소정의 혼합비로 혼합하여 산 식각액을 조제한 후에 노즐(27)에 공급할 수도 있고, 따로따로 노즐(27)에 공급하여 노즐(27) 부근에서 각각이 혼합되도록 할 수도 있다.
노즐 위치 제어 수단(30)에 있어서는, 노즐 베이스부(28)의 이동을 규제하는 가이드부(29)가 웨이퍼(21)의 회전 중심을 지나 웨이퍼(21) 반경 방향으로 노즐(27)을 이동할 수 있도록 노즐 베이스부(28)를 지지하고 있다. 가이드부(29)는 노즐 베이스부(28)가 그 길이 방향으로 이동 가능한 구성으로 할 수도 있다. 노즐(27)의 웨이퍼(21) 회전 중심에 대한 위치는 노즐 베이스부(28)의 가이드부(29)의 길이 방향의 이동 위치에 의해 설정 가능하게 되어 있다. 노즐 베이스부(28)는 가이드부(29)에 대하여 그 길이 방향으로 이동하는 기구를 갖는 것으로 되어 있다.
또한 가이드부(29)가 웨이퍼(21) 회전 중심을 지나도록 일단이 설치되고 타단이 수평 방향으로 회전 가능하게 지지되어 있으며, 가이드부(29)를 수평 방향으로 회동시킴으로써 이동하고 있는 노즐(27)이 웨이퍼(21) 면내 방향으로 이동할 수 있도록 구성할 수도 있다.
분사 상태 제어 수단(31)은 노즐 베이스부(28)에 설치되며, 노즐 베이스부(28)에 대하여 노즐(27)의 각도를 조절하는 각도 조절 수단과, 노즐(27) 선단부의 웨이퍼(21)로부터의 높이 위치를 조절하는 높이 조절 수단과, 노즐(27)로부터의 식각액 분출, 비분출을 전환하는 밸브체를 갖는 것이다. 또한 밸브체를 설치하지 않고 식각액 공급 수단(26)으로부터의 공급을 전환하도록 하는 것도 가능하다.
제어 수단(32)은 메모리(34, 35‥)로서 처리전의 웨이퍼(21)의 표면 형상을 기억하는 것, 노즐(27) 위치와 식각 상태를 기억하는 것, 식각액의 분출량과 식각 상태를 기억하는 것, 처리후에 기준이 되는 웨이퍼(21)의 형상을 기억하는 것을 적어도 가짐과 아울러, 이들을 연산하여 노즐(27)의 이동 및 식각액의 분사 상태를 연산하는 연산부(33)를 갖는 것이다. 또한, 메모리(34, 35)는 처리전의 웨이퍼(21)의 표면 상황을 검출 수단(36)을 이용하여 검출하고, 그 데이터를 보관하고 있다. 또한, 이 메모리 데이터는 처리하는 웨이퍼마다 검출 수단에 의해 그 표면 상황을 검출받아 그 데이터를 보관할 수도, 그리고 어떤 임의의 수의 웨이퍼마다 대표적으로 검출 수단에 의해 검출받아 보관될 수도 있으며, 더욱이 잉곳마다 어떤 임의의 웨이퍼의 볼록부를 검출할 수도, 나아가 웨이퍼의 품종마다 정해진 데이터를 사용할 수도 있다.
본 실시 형태의 매엽 식각 장치(20)에 있어서 웨이퍼(21)의 평활화 처리를 행하려면, 먼저 웨이퍼(21)를 검출 수단(36)을 이용하여 그 웨이퍼(21)의 표면을 복수 개의 영역으로 나누어 표면 형상을 측정하고, 이 검출 데이터를 웨이퍼(21) 형상의 제어 수단(32)에 입력하고, 메모리(34, 35)에 이 검출 데이터를 기억시킨다.
이어서, 웨이퍼(21)를 스테이지(22)에 의해 지지하고, 제어 수단(32)에 의해 제어된 상태에서 회전 구동원(24)에 의해 이 스테이지(22)를 회전 구동한다.
또한 제어 수단(32)에 의해 식각액 공급 수단(26)으로부터 소정의 조성을 갖는 식각액을 노즐(27)에 공급함과 아울러, 노즐 위치 제어 수단(30), 분사 상태 제어 수단(31)을 제어하여 노즐(27)의 상태, 위치 및 분출 시간을 제어한 상태에서 웨이퍼(21)에 식각액을 분출한다.
노즐(27)의 수평 이동은 대략 0.1∼20mm/초의 속도로 웨이퍼 중심으로부터 웨이퍼의 반경 방향으로 노즐(27) 단부를 받침점으로 하여 노즐(27)의 수평 구동에 의해 그려지는 원호를 따라 요동시킴으로써 행해지거나, 또는 웨이퍼 중심으로부터 웨이퍼의 반경 방향으로 왕복동시킴으로써 행해진다. 웨이퍼(21)의 상면에 공급된 식각액은 웨이퍼 회전의 원심력에 의해 웨이퍼 중심측으로부터 웨이퍼 외주 가장자리측으로 웨이퍼 표면의 가공 변질층을 식각하면서 서서히 이동하고, 웨이퍼의 외주 가장자리로부터 액적이 되어 비산한다.
평활화 공정(12)에서 사용하는 식각액은 불산, 질산 및 인산을 각각 함유한 수용액이다. 또한 수용액 중에 포함되는 불산, 질산 및 인산의 혼합 비율은 중량%로 불산:질산:인산=0.5∼40%:5∼50%:5∼70%로 규정된다. 상기 혼합 비율로 함으로써 식각액의 점성도가 2∼40mPa·sec, 식각액의 표면 장력이 50∼70dyne/cm가 되기 때문에 웨이퍼 앞뒷면의 평탄도와 웨이퍼의 평행도를 높이기에 적합하다. 점성도가 하한값 미만이면 액의 점성이 너무 낮아 웨이퍼 상면에 적하한 식각액이 원심력에 의해 웨이퍼 표면으로부터 곧바로 날아가 버리고, 웨이퍼 표면에 균일하게 그리고 충분히 접촉할 수 없기 때문에 충분한 식각 여유값을 확보하는 데 시간이 걸리며, 생산성이 저하한다. 점성도가 상한값을 초과하면 웨이퍼 표면에 적하한 식각액이 웨이퍼 상면에 필요 이상으로 장시간 머물게 되기 때문에 웨이퍼의 면내 및 외주 형상을 컨트롤할 수 없어 웨이퍼 평탄도가 악화되는 문제를 발생시킨다. 표면 장력이 하한값 미만이면 웨이퍼 상면에 적하한 식각액이 원심력에 의해 웨이퍼 표면으로부터 곧바로 날아가 버려, 웨이퍼 표면에 균일하게 그리고 충분히 접촉할 수 없기 때문에 충분한 식각 여유값을 확보하기에 시간이 걸리고, 생산성이 저하한다. 표면 장력이 상한값을 초과하면 웨이퍼 표면에 적하한 식각액이 웨이퍼 상면에 필요 이상으로 장시간 머물게 되기 때문에 웨이퍼의 면내 및 외주 형상을 컨트롤할 수 없어 웨이퍼 평탄도가 악화되는 문제를 발생시킨다. 식각액에 포함되는 불산, 질산, 인산 및 물의 혼합 비율은 5∼20%:20∼40%:20∼40%:20∼40%가 바람직하다. 이 혼합 비율로 함으로써 식각액의 점성도는 10∼25mPa·sec, 식각액의 표면 장력은 55∼60dyne/cm가 된다. 노즐(27)로부터의 식각액의 공급량은 2∼30리터/분이 바람직하다. 실리콘 웨이퍼가 φ300mm일 때에는 산 식각액의 공급량은 5∼30리터/분이, 실리콘 웨이퍼가 φ200mm일 때에는 산 식각액의 공급량은 3∼20리터/분이 각각 적합하다.
평활화 공정(12)에서의 웨이퍼(21)의 회전 속도는 대략 100∼2000rpm의 범위 내로 규정된다. 또한, 웨이퍼(21)의 직경이나 식각액의 점성도, 노즐(27)의 수평 이동에 의한 식각액의 공급 위치, 공급하는 식각액의 공급 유량에 따라서도 최적의 회전 속도는 상기 범위보다 다소 전후에 위치한다. 회전 속도가 하한값 미만이면 웨이퍼의 면내 및 외주 형상을 컨트롤할 수 없어 웨이퍼 평탄도가 악화되는 문제를 발생시키고, 회전 속도가 상한값을 초과하면 웨이퍼 표면에 적하한 식각액이 원심력에 의해 웨이퍼 표면으로부터 곧바로 날아가 버려, 웨이퍼 표면에 균일하게 그리고 충분히 접촉할 수 없기 때문에 충분한 식각 여유값을 확보하는 데 시간이 걸리며, 생산성이 저하한다. 실리콘 웨이퍼가 φ300mm일 때 회전 속도는 200∼1500rpm이 바람직하고, 600rpm이 더욱 바람직하다. 또한 실리콘 웨이퍼가 φ200mm일 때 회전 속도는 300∼2000rpm이 바람직하고, 800rpm이 더욱 바람직하다.
또한 이 평활화 공정(12)에서는 웨이퍼 한쪽 면을 식각한 후에 계속하여 나머지의 웨이퍼 한쪽 면을 식각함으로써 웨이퍼 앞뒷면을 균등하게 식각하기 때문에 웨이퍼의 평행도를 높일 수 있다. 웨이퍼(21)의 한쪽 면을 식각 처리한 후에는, 도시하지 않은 린스액 공급 노즐에 의해 순수 등의 린스액을 웨이퍼(21)의 상면에 공급하면서 웨이퍼(21)를 스핀시킴으로써 웨이퍼(21) 표면에 잔류하는 식각액을 세정한다. 세정후에는 린스액의 공급을 정지한 상태에서 질소 가스 등의 불활성 가스를 공급하면서 웨이퍼(21)를 스핀시켜 웨이퍼(21)를 건조시킨다. 계속하여, 웨이퍼(21)를 뒤집어 식각, 세정, 건조 처리가 행해지지 않은 웨이퍼(21) 표면이 상면이 되도록 스테이지(22) 상에 웨이퍼(21)를 유지하고, 동일한 방법으로 식각 처리, 린스액 세정 처리 및 건조 처리를 행한다.
이 평활화 공정(12)에서의 식각 여유값은 한쪽 면 5∼75μm, 웨이퍼 앞뒷면의 총 여유값 10∼150μm가 바람직하다. 식각 여유값을 상기 범위로 함으로써 웨이퍼 앞뒷면의 평탄도와 웨이퍼의 평행도를 높일 수 있다. 또한 이 평활화 공정(12) 이후의 공정에서 경면 연마를 실시하는 경우에는, 경면 연마 공정에서의 연마값을 종래의 웨이퍼 제조 공정에 비하여 크게 저감할 수 있다. 식각 여유값이 하한값 미만에서는 제품으로서 필요한 웨이퍼 앞뒷면의 평탄도와 웨이퍼의 평행도를 얻을 수 없고, 웨이퍼 표면 거칠기가 충분하게 저감되지 않으며, 상한값을 초과하면 웨이퍼 평탄도가 손상되어 웨이퍼 제조에서의 생산성이 악화된다. 상기 조건으로 평활화 공정(12)을 실시함으로써 종래 웨이퍼 제조 공정에 필수적인 공정이던 연삭 등에 의한 기계 가공을 이용한 평탄화 공정을 행하지 않고 고평탄화를 달성할 수 있다.
또한, 본 실시 형태에서는 래핑이나 연삭 등에 의한 기계 가공을 이용한 평탄화 공정을 생략하는 경우에 대하여 설명하였으나, 슬라이스 후의 웨이퍼 형상에 따라서는 평활화 공정(12)에서의 식각 사용량 등 웨이퍼 1장 당 처리량을 저감시키기 위하여 슬라이스한 웨이퍼에 대하여 평활화 공정(12) 이전에 래핑 처리 또는 평면 연삭 처리를 실시할 수도 있다. 이 경우에도 평활화 공정(12)을 실시함으로써 기계 가공에 기인하여 에피택셜층에 형성되는 표면 결함이나 슬립의 발생을 저감할 수 있다.
다음 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 형성한다(공정(13)). 상기 에피택셜층은 그 결정성, 양산성, 장치의 간편함, 다양한 디바이스 구조 형성의 용이함 등의 관점에서 CVD법에 의해 형성되는 것이 바람직하다. CVD법에 의한 실리콘의 에피택셜 성장은 예컨대 SiCl4, SiHCl3, SiH2Cl2, SiH4 등의 실리콘을 포함하는 원료 가스를 H2 가스와 함께 반응로 내에 도입하여 상기 웨이퍼의 표면에 원료 가스의 열분해 또는 환원에 의해 생성된 실리콘을 석출시킴으로써 행해진다.
이와 같이 웨이퍼 표면에의 식각액의 적용을 해당 웨이퍼 표면의 형상에 따라 제어함으로써, 고정밀도로 웨이퍼 표면을 평활화할 수 있고, 웨이퍼 표면의 평활화 처리는 기계적 요소를 포함하지 않는 식각액을 웨이퍼에 적용하는 화학 처리이기 때문에 웨이퍼에의 흠집이나 데미지를 발생시키는 경우가 거의 없어, 기계 가공에 기인하여 에피택셜층에 형성되는 표면 결함이나 슬립의 발생을 저감시킬 수 있다. 본 실시 형태에 의해 얻어진 에피택셜 웨이퍼는 웨이퍼의 전면을 계측하였을 때 웨이퍼 두께의 최대값과 최소값의 차가 1μm 이하인 웨이퍼를 얻을 수 있다.
또한 본 실시 형태에서는, 도 2에 도시한 바와 같이, 평활화 공정(12)과 에피택셜층 형성 공정(13) 사이 또는 도 3에 도시한 바와 같이 에피택셜층 형성 공정(13) 이후에 경면 연마 공정(14)을 더 포함하는 것이 바람직하다. 또한 화학 처리인 식각을 평활화 공정(12)에서 행하므로, 연삭 등의 기계적인 평탄화 처리를 실시함으로써 발생하던 연삭 자국이나 굴곡이 발생하지 않기 때문에 경면 연마 공정(14)에서 많은 연마값을 취할 필요가 없어져 연마값을 저감시킬 수 있기 때문에, 종래의 제조 방법에 비하여 표면 품질이 향상되고, 표면 결함의 발생을 더 억제할 수 있다. 경면 연마 공정(14)은 웨이퍼의 앞뒷면을 한쪽 면씩 연마하는 SMP에 의한 것일 수도 있고, 웨이퍼의 앞뒷면을 동시에 연마하는 DSP에 의한 것일 수도 있다. 또한 디바이스가 만들어지는 웨이퍼 주표면의 마이크로 러프니스를 향상시키기 위하여, DSP를 실시한 웨이퍼의 주표면에 SMP를 실시할 수도 있다. 평활화 공정(12)과 에피택셜층 형성 공정(13) 사이에 경면 연마 공정(14)을 실시하는 경우, SMP에서는 한쪽 면 당 0.01μm 이상 5μm 이하의 연마값, 바람직하게는 0.1μm 이상 1μm 이하의 연마값이 보다 바람직하다. 또한 DSP에서는 앞뒷면의 연마값이 합계 0.5μm 이상 20μm 이하인 연마값, 바람직하게는 0.5μm 이상 15μm 이하인 연마값이 보다 바람직하다.
또한 에피택셜층 형성 공정(13) 이후에 DSP를 실시하는 경우에는, 앞뒷면의 연마값이 합계 0.02μm 이상 1μm 이하인 연마값, 바람직하게는 0.1μm 이상 0.5μm 이하인 연마값이 보다 바람직하다.
또한, 본 실시 형태에 있어서, 각 공정 전후에 세정 공정을 형성할 수도 있음은 말할 필요도 없다. 또한 평활화 공정(12) 이후 에피택셜층 형성 공정(13) 이전의 세정으로는 잔류 이온을 효율적으로 제거하기 위하여, 산화 환원 작용을 갖는 세정액에 의한 세정을 행하고, 그 후에 불산 수용액에 의한 세정을 실시하는 것이 특히 바람직하다.
다음 본 발명의 실시예를 비교예와 함께 상세하게 설명한다.
<실시예 1>
먼저, 실리콘 단결정 잉곳에서 잘라낸 φ300mm의 실리콘 웨이퍼를 준비하였다. 이어서, 도 4에 도시한 매엽식 식각 장치를 이용하여 실리콘 웨이퍼에 매엽식 식각을 실시하였다. 식각액에는 불산, 질산, 인산 및 물의 혼합 비율이 중량%로 불산:질산:인산:물=7%:30%:35%:28%인 산 식각액을 사용하였다. 또한 식각에서의 웨이퍼 회전 속도를 600rpm, 공급하는 식각액의 유량을 5.6리터/분으로 각각 제어하고, 90초간 식각을 행하였다. 매엽식 식각에서의 식각 여유값은 한쪽 면 30μm이었다. 식각한 후에는 웨이퍼를 스핀하면서 웨이퍼 표면에 순수를 공급하여 세정하고, 질소를 웨이퍼 표면에 내뿜어 웨이퍼 표면을 건조시켰다. 계속하여 웨이퍼를 뒤집어 웨이퍼 뒷면에 대해서도 동일한 조건으로 매엽식 식각을 실시하였다.
다음 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 2μm 형성하여 에피택셜 웨이퍼를 얻었다.
<실시예 2>
먼저, 실리콘 단결정 잉곳에서 잘라낸 φ300mm의 실리콘 웨이퍼를 준비하였다. 이어서, 도 4에 도시한 매엽식 식각 장치를 이용하여 실리콘 웨이퍼에 매엽식 식각을 실시하였다. 식각액에는 불산, 질산, 인산 및 물의 혼합 비율이 중량%로 불산:질산:인산:물=7%:30%:35%:28%인 산 식각액을 사용하였다. 또한 식각에서의 웨이퍼 회전 속도를 600rpm, 공급하는 식각액의 유량을 5.6리터/분으로 각각 제어하고, 90초간 식각을 행하였다. 매엽식 식각에서의 식각 여유값은 한쪽 면 30μm이었다. 식각한 후에는 웨이퍼를 스핀하면서 웨이퍼 표면에 순수를 공급하여 세정하고, 질소를 웨이퍼 표면에 내뿜어 웨이퍼 표면을 건조시켰다. 계속하여 웨이퍼를 뒤집어 웨이퍼 뒷면에 대해서도 동일한 조건으로 매엽식 식각을 실시하였다.
다음, 매엽식 식각을 실시한 웨이퍼의 앞뒷면을 한쪽 면씩 연마하는 SMP를 실시하였다. 이 SMP에 의한 연마값은 한쪽 면 0.5μm, 앞뒷면 합계 1.0μm로 하였다. 또한 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 2μm 형성하여 에피택셜 웨이퍼를 얻었다.
<실시예 3>
먼저, 실리콘 단결정 잉곳에서 잘라낸 φ300mm의 실리콘 웨이퍼를 준비하였다. 이어서, 도 4에 도시한 매엽식 식각 장치를 이용하여 실리콘 웨이퍼에 매엽식 식각을 실시하였다. 식각액에는 불산, 질산, 인산 및 물의 혼합 비율이 중량%로 불산:질산:인산:물=7%:30%:35%:28%인 산 식각액을 사용하였다. 또한 식각에서의 웨이퍼 회전 속도를 600rpm, 공급하는 식각액의 유량을 5.6리터/분으로 각각 제어하고, 90초간 식각을 행하였다. 매엽식 식각에서의 식각 여유값은 한쪽 면 30μm 이었다. 식각한 후에는 웨이퍼를 스핀하면서 웨이퍼 표면에 순수를 공급하여 세정하고, 질소를 웨이퍼 표면에 내뿜어 웨이퍼 표면을 건조시켰다. 계속하여 웨이퍼를 뒤집어 웨이퍼 뒷면에 대해서도 동일한 조건으로 매엽식 식각을 실시하였다.
다음 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 2μm 형성하여 에피택셜 웨이퍼를 얻었다. 또한 이 에피택셜 웨이퍼의 앞뒷면을 한쪽 면씩 연마하는 SMP를 실시하였다. 이 SMP에 의한 연마값은 한쪽 면 0.5μm, 앞뒷면 합계 1.0μm로 하였다.
<비교예 1>
먼저, 실리콘 단결정 잉곳에서 잘라낸 φ300mm의 실리콘 웨이퍼를 준비하였다. 이어서, 평탄화 공정으로서 도시하지 않은 연삭 장치를 이용하여 실리콘 웨이퍼 앞뒷면을 양면 동시 연삭(Double Disk Surface Grind; 이하, DDSG라고 함.)을 실시하였다. 이 DDSG 공정에서의 dudbrkqtdmf 한쪽 면 30μm로 하였다. 계속하여, 도시하지 않은 연삭 장치를 이용하여 한쪽 면 연삭 공정(Single Disk Surface Grind; 이하, SDSG 공정이라고 함.)을 행하고, 이 SDSG 공정에서의 여유값을 한쪽 면 20μm로 하였다.
다음 웨이퍼의 앞뒷면을 동시에 연마하는 DSP를 실시하였다. 이 DSP에 의한 연마값은 한쪽 면 10μm, 앞뒷면 합계 20μm로 하였다. 다음 웨이퍼의 앞뒷면을 한쪽 면씩 연마하는 SMP를 실시하였다. 이 SMP에 의한 연마값은 한쪽 면 0.5μm, 앞뒷면 합계 1.0μm로 하였다. 또한 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 2μm 형성하여 에피택셜 웨이퍼를 얻었다.
<비교 시험 1>
실시예 1∼3 및 비교예 1에서 각각 얻어진 에피택셜 웨이퍼에 대하여 웨이퍼 표면에 존재하는 0.09μm 이상의 파티클을 파티클 측정 장치(KLA-Tencor사 제조: SP1)에 의해 측정하였다. 그 결과를 도 5∼도 8에 각각 나타내었다.
도 5∼도 8로부터 명백한 바와 같이, 실시예 1에서는 웨이퍼 1장 당 9개의 파티클이, 실시예 2에서는 웨이퍼 1장 당 11개의 파티클이, 실시예 3에서는 웨이퍼 1장 당 10개의 파티클이, 비교예 1에서는 웨이퍼 1장 당 29개의 파티클이 각각 계측되었다. 실시예 1∼3의 웨이퍼에서는 경면 연마를 실시하지 않은 웨이퍼, 경면 연마를 실시한 웨이퍼와 무관하게 표면 결함 밀도에 커다란 차이는 없으며, 양호한 결과를 얻을 수 있었다. 한편, 비교예 1에서는 슬립과 같은 커다란 결함은 관찰되지 않았으나, 미시적으로 비교하면 표면 결함 밀도에 차이가 있음을 알 수 있었다.
<비교 시험 2>
실시예 1∼3 및 비교예 1에서 각각 얻어진 에피택셜 웨이퍼에 대하여 비접촉 표면 거칠기계(Chapman사 제조: MP3100)를 이용하여 그 웨이퍼 표면 거칠기를 측정하였다. 그 결과를 다음 표 1에 나타내었다.
Figure 112008056098796-pct00001
표 1로부터 명백한 바와 같이, 기계 가공에 의한 평탄화 공정을 생략하고 형성한 실시예 1의 웨이퍼에서는 종래의 방법인 비교예 1의 웨이퍼보다 표면 거칠기가 작은 결과를 얻을 수 있었다. 또한 경면 연마를 실시한 실시예 2의 웨이퍼 및 실시예 3의 웨이퍼에서는 경면 연마를 실시하지 않은 실시예 1의 웨이퍼보다 표면 거칠기가 작아 경면 연마를 실시할 만큼 뛰어난 결과를 얻을 수 있음을 알 수 있었다.
<비교 시험 3>
실시예 1∼3 및 비교예 1에서 각각 얻어진 에피택셜 웨이퍼를 X선 토포그래피에 의해 촬영하였다. 얻어진 토포그래프를 도 9∼도 12에 각각 나타내었다.
도 9∼도 12로부터 명백한 바와 같이, 실시예 1∼3 및 비교예 1의 모든 에피택셜 웨이퍼에서 슬립, 전위 등 X선 토포그래피로 관찰할 수 있을 정도의 커다란 결함은 관찰되지 않았다.
본 발명의 에피택셜 웨이퍼 제조 방법은 반도체 웨이퍼의 표면에 식각액을 적용하여 해당 표면의 평활화를 도모함으로써 에피택셜층을 효율적으로 형성할 수 있다.

Claims (7)

  1. 실리콘 웨이퍼의 표면 형상에 따라 상기 웨이퍼 표면에의 식각액의 적용을 제어함으로써 상기 웨이퍼 표면을 평활화하는 평활화 공정과,
    상기 웨이퍼의 표면에 에피택셜 성장에 의해 실리콘 단결정으로 이루어지는 에피택셜층을 형성하는 에피택셜층 형성 공정을 포함하고,
    상기 평활화 공정이, 실리콘 단결정 잉곳을 슬라이스하여 얻어진 단일의 얇은 원판형 웨이퍼를 수평 방향으로 회전시키고, 상기 회전하고 있는 웨이퍼의 표면에 산 식각액을 공급함으로써 상기 공급한 산 식각액을 원심력에 의해 웨이퍼 표면 전체에 확산시킴으로써 행해지는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
  2. 제 1 항에 있어서, 실리콘 단결정 잉곳을 슬라이스하여 얇은 원판형의 웨이퍼를 얻는 슬라이스 공정에 계속하여 상기 평활화 공정을 행하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 평활화 공정과 에피택셜층 형성 공정 사이, 또는 에피택셜층 형성 공정 이후에 경면 연마 공정을 더 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 평활화 공정에서 사용되는 식각액이 산 식각액으로서,
    상기 산 식각액이 불산, 질산 및 인산으로 구성되고, 상기 불산, 질산 및 인산이 중량%로 불산:질산:인산=0.5∼40%:5∼50%:5∼70%의 혼합 비율로 함유된 수용액인 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
  5. 삭제
  6. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 웨이퍼의 앞뒷면을 평활화하는 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 제조된 에피택셜 웨이퍼의 전면을 계측하였을 때, 상기 웨이퍼의 두께의 최대값과 최소치의 차가 1μm 이하인 것을 특징으로 하는 에피택셜 웨이퍼 제조 방법.
KR1020087019163A 2006-01-31 2007-01-24 에피택셜 웨이퍼 제조 방법 KR101002250B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006021902A JP2007204286A (ja) 2006-01-31 2006-01-31 エピタキシャルウェーハの製造方法
JPJP-P-2006-00021902 2006-01-31

Publications (2)

Publication Number Publication Date
KR20080091206A KR20080091206A (ko) 2008-10-09
KR101002250B1 true KR101002250B1 (ko) 2010-12-20

Family

ID=38327333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087019163A KR101002250B1 (ko) 2006-01-31 2007-01-24 에피택셜 웨이퍼 제조 방법

Country Status (8)

Country Link
US (1) US8759229B2 (ko)
EP (1) EP1988193B1 (ko)
JP (1) JP2007204286A (ko)
KR (1) KR101002250B1 (ko)
CN (1) CN101415866B (ko)
MY (1) MY147106A (ko)
TW (1) TWI353006B (ko)
WO (1) WO2007088754A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007204286A (ja) 2006-01-31 2007-08-16 Sumco Corp エピタキシャルウェーハの製造方法
JP2009054837A (ja) * 2007-08-28 2009-03-12 Sumco Corp Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ
JPWO2009060914A1 (ja) * 2007-11-08 2011-03-24 株式会社Sumco エピタキシャルウェーハ
US7998867B2 (en) * 2007-11-08 2011-08-16 Sumco Corporation Method for manufacturing epitaxial wafer
JP2009267159A (ja) * 2008-04-25 2009-11-12 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造装置及び方法
JP5515253B2 (ja) * 2008-08-07 2014-06-11 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
JP2011082443A (ja) * 2009-10-09 2011-04-21 Sumco Corp エピタキシャルウェーハおよびその製造方法
CN103014876A (zh) * 2012-12-03 2013-04-03 天津中环领先材料技术有限公司 一种单晶硅晶圆单切腐蚀片的加工方法
US20180114691A1 (en) * 2013-08-07 2018-04-26 SolarWorld Americas, Inc. Methods for etching as-cut silicon wafers and producing solar cells
US20150040983A1 (en) * 2013-08-07 2015-02-12 Solarworld Industries America, Inc. Acidic etching process for si wafers
US9306094B2 (en) * 2013-08-23 2016-04-05 Natcore Technology, Inc. System and method for black silicon etching utilizing thin fluid layers
JP6157381B2 (ja) * 2014-03-04 2017-07-05 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP6363876B2 (ja) * 2014-05-21 2018-07-25 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP6500792B2 (ja) * 2016-01-25 2019-04-17 株式会社Sumco エピタキシャルウェーハの品質評価方法および製造方法
CN107293475B (zh) * 2016-04-01 2021-01-01 上海新昇半导体科技有限公司 减少外延衬底缺陷的形成方法
CN107978523A (zh) * 2016-10-24 2018-05-01 中芯国际集成电路制造(上海)有限公司 多区域差速刻蚀的控制方法
JP7063259B2 (ja) * 2018-12-27 2022-05-09 株式会社Sumco シリコンエピタキシャルウェーハの製造方法
JP7103210B2 (ja) * 2018-12-27 2022-07-20 株式会社Sumco シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059933A (ja) 2001-08-15 2003-02-28 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウエーハの製造方法およびシリコンエピタキシャルウエーハ

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817163B2 (ja) 1990-04-12 1996-02-21 株式会社東芝 エピタキシャルウェーハの製造方法
JPH0774140A (ja) * 1993-09-02 1995-03-17 Toshiba Corp 半導体装置の製造装置
JP3295235B2 (ja) 1994-07-29 2002-06-24 東京瓦斯株式会社 フローセンサ付フルイディックガスメータを用いて行う内管からのガス漏れ判定方法
US5472562A (en) 1994-08-05 1995-12-05 At&T Corp. Method of etching silicon nitride
TW346649B (en) * 1996-09-24 1998-12-01 Tokyo Electron Co Ltd Method for wet etching a film
JP3620683B2 (ja) * 1996-12-27 2005-02-16 信越半導体株式会社 半導体ウエーハの製造方法
JPH11135474A (ja) * 1997-10-30 1999-05-21 Komatsu Electron Metals Co Ltd 半導体鏡面ウェハおよびその製造方法
JPH11135464A (ja) * 1997-10-30 1999-05-21 Komatsu Electron Metals Co Ltd 半導体ウェハの製造方法
JP2000323736A (ja) 1999-05-10 2000-11-24 Mitsubishi Electric Corp シリコン太陽電池の製造方法
US6294469B1 (en) * 1999-05-21 2001-09-25 Plasmasil, Llc Silicon wafering process flow
EP1258916B1 (en) * 2000-01-21 2008-05-21 Hamamatsu Photonics K.K. Thickness measuring apparatus, thickness measuring method, and wet etching apparatus and wet etching method utilizing them
US7021319B2 (en) * 2000-06-26 2006-04-04 Applied Materials Inc. Assisted rinsing in a single wafer cleaning process
WO2002001616A1 (fr) 2000-06-29 2002-01-03 Shin-Etsu Handotai Co., Ltd. Procede de traitement d'une plaquette de semi-conducteur et plaquette de semi-conducteur
JP3737021B2 (ja) 2000-07-27 2006-01-18 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
WO2002052643A2 (en) * 2000-12-27 2002-07-04 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
JP2003142434A (ja) * 2001-10-30 2003-05-16 Shin Etsu Handotai Co Ltd 鏡面ウエーハの製造方法
JP2003197547A (ja) * 2001-12-28 2003-07-11 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
TW554075B (en) * 2002-04-17 2003-09-21 Grand Plastic Technology Corp Puddle etching method of thin film using spin processor
JP2004063883A (ja) * 2002-07-30 2004-02-26 Toshiba Ceramics Co Ltd 半導体ウェーハの製造方法
JP2003197549A (ja) * 2002-09-06 2003-07-11 Sumitomo Mitsubishi Silicon Corp エピタキシャルウェーハの製造方法
US20040108297A1 (en) * 2002-09-18 2004-06-10 Memc Electronic Materials, Inc. Process for etching silicon wafers
JP2004319717A (ja) * 2003-04-15 2004-11-11 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの製造方法
JP2004335923A (ja) * 2003-05-12 2004-11-25 Sony Corp エッチング方法およびエッチング装置
JP2005101446A (ja) * 2003-09-26 2005-04-14 Toshiba Ceramics Co Ltd 半導体ウェーハの製造方法
JP2005175106A (ja) * 2003-12-10 2005-06-30 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの加工方法
JP2005336008A (ja) 2004-05-27 2005-12-08 Canon Inc シリコン膜の製造方法および太陽電池の製造方法
JP2007204286A (ja) 2006-01-31 2007-08-16 Sumco Corp エピタキシャルウェーハの製造方法
US7972969B2 (en) * 2008-03-06 2011-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for thinning a substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059933A (ja) 2001-08-15 2003-02-28 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウエーハの製造方法およびシリコンエピタキシャルウエーハ

Also Published As

Publication number Publication date
TW200805453A (en) 2008-01-16
KR20080091206A (ko) 2008-10-09
CN101415866B (zh) 2015-06-17
EP1988193A4 (en) 2009-07-22
TWI353006B (en) 2011-11-21
JP2007204286A (ja) 2007-08-16
US8759229B2 (en) 2014-06-24
WO2007088754A1 (ja) 2007-08-09
US20090053894A1 (en) 2009-02-26
EP1988193A1 (en) 2008-11-05
EP1988193B1 (en) 2011-12-21
MY147106A (en) 2012-10-31
CN101415866A (zh) 2009-04-22

Similar Documents

Publication Publication Date Title
KR101002250B1 (ko) 에피택셜 웨이퍼 제조 방법
JP4835069B2 (ja) シリコンウェーハの製造方法
JP5358531B2 (ja) 半導体ウェーハの製造方法
KR100955962B1 (ko) 반도체 웨이퍼 제조방법 및 이에 사용되는 와이어 소
KR100903602B1 (ko) 실리콘 웨이퍼 제조 방법
EP1501119B1 (en) Semiconductor wafer manufacturing method and wafer
JP4517867B2 (ja) シリコンウェーハ表面形状制御用エッチング液及び該エッチング液を用いたシリコンウェーハの製造方法
US7601644B2 (en) Method for manufacturing silicon wafers
KR100504098B1 (ko) 실리콘 반도체웨이퍼 및 다수 반도체웨이퍼의 제조방법
JP5538253B2 (ja) 半導体ウェハの製造方法
JP6327329B1 (ja) シリコンウェーハの研磨方法およびシリコンウェーハの製造方法
KR101752986B1 (ko) SiC 기판의 제조 방법
JP3943869B2 (ja) 半導体ウエーハの加工方法および半導体ウエーハ
JP4683233B2 (ja) 半導体ウェーハの製造方法
JP4154683B2 (ja) 高平坦度裏面梨地ウェーハの製造方法および該製造方法に用いられる表面研削裏面ラップ装置
KR100827574B1 (ko) 실리콘 웨이퍼의 제조 방법
KR101581469B1 (ko) 웨이퍼 연마방법
JP2003007659A (ja) シリコン半導体ウエハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131206

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141205

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151204

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161205

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171201

Year of fee payment: 8