JP2004047851A

JP2004047851A - 半導体装置の製造方法

Info

Publication number: JP2004047851A
Application number: JP2002205100A
Authority: JP
Inventors: Kinya Goto; 後藤　欣哉
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-07-15
Filing date: 2002-07-15
Publication date: 2004-02-12

Abstract

【課題】シリコン半導体基板表面位置付近に埋め込み不良（ボイド）が発生しない素子分離埋め込み酸化膜を形成するための半導体装置の製造方法を提供する。
【解決手段】素子分離埋め込み酸化膜を有する半導体装置の製造方法において、シリコン半導体基板に分離溝を形成した後に、同一のプラズマＣＶＤ装置を用いて、処理条件（デポジション／スパッタリング比）を変更した複数回の連続した成膜処理を実行することにより、前記分離溝に埋め込み酸化膜を埋設する。
【選択図】　　　　図６

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、特に、半導体基板に形成される溝内に素子分離埋め込み酸化膜を形成するための半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）をはじめとする半導体装置では、集積化された素子間を電気的に分離することが重要な要素の一つとなっている。また、当該素子分離において、分離性能の向上と分離間隔の縮小が必要となってきている。
【０００３】
よって、上記の要請に応えるべく、様々な素子分離膜の形成方法が開発されてきている。
【０００４】
以下に、従来より一般的に用いられている埋め込み酸化膜による素子分離膜の形成方法を、図１４〜図２０その断面図に基づいて説明する。
【０００５】
はじめに、図１４に示すように、シリコン基板１００上に第一の絶縁膜１０１を成膜した後、第二の絶縁膜１０２を成膜する。
【０００６】
次に、図１５に示すように、第二の絶縁膜１０２上にレジスト１０３を塗布し、写真製版により、当該レジスト１０３に所定の分離溝のパターンをパターニングする。
【０００７】
次に、図１６に示すように、パターニングされたレジスト１０３をマスクとして、第二の絶縁膜１０２および第一の絶縁膜１０１をエッチングし、シリコン基板１００の上面を露出させた後、当該レジスト１０３を除去する。
【０００８】
次に、図１７に示すように、パターニングされた第二の絶縁膜１０２をマスクとして、前記エッチングにより上面が露出したシリコン基板１００をエッチングし、分離溝１０４を形成する。
【０００９】
次に、図１８に示すように、分離溝１０４の側壁および底部に熱酸化による内壁酸化膜１０５を形成する。
【００１０】
次に、図１９に示すように、内壁酸化膜１０５が形成された分離溝の内部にＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長）法により、埋め込み酸化膜１０６を埋設する。
【００１１】
最後に、図２０に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術により、分離溝部分以外の埋め込み酸化膜１０６を除去し、その後、エッチング処理により第二の絶縁膜１０２および第一の絶縁膜１０１を除去した後、フッ化水素酸処理により、埋め込み酸化膜１０６の平坦化を行う。
【００１２】
以上の工程により、酸化膜１０５，１０６よりなる素子分離埋め込み酸化膜を形成していた。
【００１３】
【発明が解決しようとする課題】
近年、半導体装置の駆動能力および高集積度確保のため、素子分離膜の減少が必要となってきており、例えば、２５６ＭＤＲＡＭ級のデバイスでは０．１μｍレベルに迫りつつある。
【００１４】
しかし、上記の形成方法のＨＤＰ−ＣＶＤ法を用いたとしても、上記微小サイズ（０．１μｍレベル）の分離溝に埋め込み酸化膜１０６の埋設を完全な形で行うことが不可能となってきており、結果として、図２１に示すように、シリコン基板１００表面位置に埋め込み不良１０７（ボイド）が発生してしまう。
【００１５】
そこで、この発明は、シリコン基板の分離溝内に埋め込み不良が生じることなく埋め込み酸化膜１０６を埋設することができる半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、素子分離膜を有する半導体装置の製造方法において、（ａ）半導体基板に分離溝を形成する工程と、（ｂ）同一のプラズマＣＶＤ装置を用いて、処理条件を変更した複数回の連続した成膜処理を実行することにより、前記分離溝に埋め込み酸化膜を埋設する工程とを備えている。
【００１７】
また、請求項２に記載の半導体装置の製造方法では、前記工程（ｂ）は、（ｂ−１）比較的低いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第一の工程と、（ｂ−２）前記工程（ｂ−１）後に、比較的高いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第二の工程とを備えていてもよい。
【００１８】
また、請求項３に記載の半導体装置の製造方法では、前記工程（ｂ）は、（ｂ−３）比較的高いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第一の工程と、（ｂ−４）前記工程（ｂ−３）後に、比較的低いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第二の工程とを備えていてもよい。
【００１９】
また、請求項４に記載の半導体装置の製造方法では、前記工程（ｂ−３）は、不純物を含有することによりリフロー性のある埋め込み酸化膜を成膜する工程であってもよい。
【００２０】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２１】
＜実施の形態１＞
本実施の形態における素子分離膜の形成方法、つまり、半導体基板に形成された分離溝に埋め込み酸化膜を埋設する方法を、図１〜図９の断面図に基づいて説明する。
【００２２】
はじめに、図１に示すように、シリコン半導体基板１上に第一の絶縁膜２を成膜した後、第二の絶縁膜３を成膜する。ここで、本実施の形態では、第二の絶縁膜３としてＣＶＤ（化学気相成長）法により成膜された窒化膜を採用しており、当該窒化膜と半導体基板１との間のストレス（応力）を緩和する目的で第一の絶縁膜２としてシリコン酸化膜を採用している。
【００２３】
次に、図２に示すように、第二の絶縁膜３上にレジスト４を塗布し、写真製版により、当該レジスト４に所定の分離溝のパターンをパターニングする。
【００２４】
次に、図３に示すように、パターニングされたレジスト４をマスクとして、第二の絶縁膜３および第一の絶縁膜２をエッチングし、半導体基板１の上面を露出させた後、当該レジスト４を除去する。
【００２５】
次に、図４に示すように、前記エッチングによりパターニングされた第二の絶縁膜３をマスクとして、前記エッチングにより上面が露出した半導体基板１をエッチングし、深さが約３００ｎｍの分離溝５を形成する。
【００２６】
次に、図５に示すように、分離溝５の側壁および底部に熱酸化による内壁酸化膜６を約３５ｎｍの厚さで形成する。これは、分離溝５形成のためのエッチング処理により発生した半導体基板１の結晶欠陥を回復させるために必要なものである。
【００２７】
次に、図６に示すように、内壁酸化膜６が形成された分離溝５の内部にＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長）法により、埋め込み酸化膜７を途中まで埋設する（第一の埋め込み工程）。
【００２８】
ここで、本実施の形態において例えば０．１５μｍサイズの素子分離膜を形成するのであれば、当該第一の埋め込み工程は、バイアス約３７００Ｗ、デポジション／スパッタリング比（Ｄ／Ｓ比）約２．３の条件にＨＤＰ−ＣＶＤ装置を設定して、埋め込み酸化膜７の埋設を行う。
【００２９】
第一の埋め込み工程において、上記条件でスパッタリングを行いながらデポジション処理を施すことにより、内壁酸化膜６を形成することにより増大したアスペクト比の低減を可能としている。
【００３０】
ここで、１０μｍサイズ以上の広い素子分離膜の形成の際には、上記第一の埋め込み工程を適用すると、図６に示す分離溝の半導体基板１の肩部８においてはスパッタリング成分が強くなり酸化膜のスパッタリングが起こるので、当該スパッタリングが半導体基板１の肩部８まで達しないように第一の埋め込み工程の時間を調整する必要がある。
【００３１】
次に、図７に示すように、図６の分離溝５の内部にＨＤＰ−ＣＶＤ法により、埋め込み酸化膜８をさらに埋設し、分離溝５の底上げを行う（第二の埋め込み工程）。
【００３２】
ここで、本実施の形態において例えば０．１５μｍサイズの素子分離膜を形成するのであれば、当該第二の埋め込み工程は、バイアス約１３００Ｗ、デポジション／スパッタリング比（Ｄ／Ｓ比）約５．０以上の条件にＨＤＰ−ＣＶＤ装置を設定して、埋め込み酸化膜８の埋設を行う。
【００３３】
第一の埋め込み工程において、分離溝５のアスペクト比が低減されているので、当該第二の埋め込み工程では比較的容易に埋め込み酸化膜８の埋設を行うことができる。
【００３４】
ここで、第二の埋め込み工程は分離溝５の底上げ、つまりデポジションメインの工程であるので、埋設される埋め込み酸化膜８上面等の均一性は考慮されていない。そこで、図８に示すように第二の埋め込み工程後の分離溝５に、下記条件のＨＤＰ−ＣＶＤ法により埋め込み酸化膜９の埋設をさらに行う（第三の埋め込み工程）。
【００３５】
ここで、本実施の形態において例えば０．１５μｍサイズの素子分離膜を形成するのであれば、当該第三の埋め込み工程は、バイアス約３５００Ｗ、デポジション／スパッタリング比（Ｄ／Ｓ比）約３．５程度の条件にＨＤＰ−ＣＶＤ装置を設定して、埋め込み酸化膜９の埋設を行う。
【００３６】
第三の埋め込み工程において高バイアス条件を採用することにより、比較的高温での埋め込み酸化膜９の埋設が行われるので、当該埋め込み酸化膜９の焼き締め効果（密度性の向上）を得ることができる。
【００３７】
以上、第一〜三の埋め込み工程により分離溝５への埋め込み酸化膜の埋設・成膜は完了する。ここで、上記第一〜三の埋め込み工程では、当該工程間にＣＭＰ等による埋め込み酸化膜の平坦化処理を間に入れなくとも、当該埋め込み酸化膜の埋設が行えるので、途中で試料を出し入れすることなくＨＤＰ−ＣＶＤ装置の同一チャンバー内において連続的に当該第一〜三の埋め込み工程を施すことが望ましい。
【００３８】
このように同一装置内で一連の埋め込み工程を連続的に施すことにより、工程の簡略化が望める。
【００３９】
最後に、図９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術により、分離溝部分以外の埋め込み酸化膜９を除去し、その後、例えばウェットエッチング処理により第二の絶縁膜３および第一の絶縁膜２を除去した後、フッ化水素酸処理により、埋め込み酸化膜９の平坦化を行う。
【００４０】
以上の工程により、半導体基板１の上面内に素子分離膜１０が完成する。
【００４１】
本実施の形態に示す素子分離膜１０の形成方法を採用することにより、第一の埋め込み工程より、半導体基板１の肩部８等の酸化膜のスパッタリングを行うことにより、分離溝のアスペクト比を軽減させることできるので、その後の第二、第三の埋め込み工程において、半導体基板１表面内の埋め込み不良（ボイド）の発生を防止することができる。
【００４２】
なお、第一の埋め込み工程において、図１０に示すように分離溝５内部に空隙１１が形成されても、当該空隙１１の位置が半導体基板１の表面位置より下に存在することとなるので、完成する素子分離膜の性能を劣化させることはない。それどころか、例えば、分離溝のアスペクト比が大きい段階での第一の埋め込み工程において、空隙の発生を気にする必要がないので、埋設処理をより容易に行うことができる。
【００４３】
＜実施の形態２＞
本実施の形態の製造方法は、実施の形態１よりもサイズの小さい素子分離膜を形成する場合に有効な方法である。以下より、本実施の形態の半導体装置の製造方法を、その断面図に基づいて具体的に説明する。
【００４４】
ここで、実施の形態１で説明した図１〜４までの製造工程は、本実施の形態の製造方法においても同様なので、ここでの説明は省略する。
【００４５】
さて、本実施の形態においては素子分離膜サイズの縮小化に合わせて、図１１に示すように、分離溝５の側壁および底部に熱酸化による内壁酸化膜１６を約２５ｎｍの厚さで形成する。これは、分離溝５形成のためのエッチング処理により発生した半導体基板１の結晶欠陥を回復させるために必要なものである。
【００４６】
次に、図１２に示すように、内壁酸化膜１６が形成された分離溝５の内部に、下記の条件でのＨＤＰ−ＣＶＤ法により、埋め込み酸化膜１７を途中まで埋設する（第一の埋め込み工程）。
【００４７】
ここで、本実施の形態において例えば０．１０μｍサイズの素子分離膜を形成するのであれば、当該第一の埋め込み工程は、バイアス約２５００Ｗ、デポジション／スパッタリング比（Ｄ／Ｓ比）約５．６程度の条件にＨＤＰ−ＣＶＤ装置を設定して、埋め込み酸化膜１７の埋設を行う。
【００４８】
本実施の形態の第一の埋め込み工程において、デポジションに対するスパッタリングの割合を低く抑えているのは、素子分離膜の縮小化に伴い内壁酸化膜１６の膜厚を薄く形成されているので、スパッタリングの割合を抑え、半導体基板１へのスパッタリングを防止するためである。
【００４９】
次に、図１３に示すように、図１２の分離溝５の内部を下記条件でのＨＤＰ−ＣＶＤ法により、埋め込み酸化膜１８をさらに埋設し、分離溝５の底上げを行う（第二の埋め込み工程）。
【００５０】
ここで、本実施の形態において例えば０．１０μｍサイズの素子分離膜を形成するのであれば、当該第二の埋め込み工程は、バイアス約３７００Ｗ、デポジション／スパッタリング比（Ｄ／Ｓ比）約２．３程度の条件にＨＤＰ−ＣＶＤ装置を設定して、埋め込み酸化膜１８の埋設を行う。
【００５１】
第一の埋め込み工程において、デポジションメインの埋め込み酸化膜１７の埋設を行ったので、分離溝５のアスペクト比が増加している。そこで、当該第二の埋め込み工程ではスパッタリングの割合を増加させ、アスペクト比を軽減を行いつつ埋め込み酸化膜１８を埋設させる。
【００５２】
次に、実施の形態１と同様に、図８に示すように、第二の埋め込み工程後の分離溝５に、下記条件のＨＤＰ−ＣＶＤ法により埋め込み酸化膜１９の埋設をさらに行う（第三の埋め込み工程）。
【００５３】
ここで、当該第三の埋め込み工程は、バイアス約３５００Ｗ、デポジション／スパッタリング比（Ｄ／Ｓ比）約３．５程度の条件にＨＤＰ−ＣＶＤ装置を設定して、埋め込み酸化膜１９の埋設を行う。
【００５４】
第三の埋め込み工程において高バイアス条件を採用することにより、比較的高温での埋め込み酸化膜１９の埋設が行われるので、当該埋め込み酸化膜１９の焼き締め効果を得ることができる。
【００５５】
以上、第一〜三の埋め込み工程により分離溝５への埋め込み酸化膜の埋設・成膜は完了する。ここで、当該一連の埋め込み工程は、同一チャンバー内での連続デポジションにより行われる。
【００５６】
ここで、第二の埋め込み工程を引き続き続行させることにより、焼き締めを行いつつ図８に示す状態まで完全に埋め込み酸化膜を埋設・成膜させることも可能であるが、当該工程は、第一の埋め込み工程後における分離溝５のアスペクト比の軽減、つまりスパッタ比の割合を多少大きく取った工程であるので、完全に埋め込み酸化膜が埋設・成膜されるまでには長い時間を要する。
【００５７】
そこで、第三の埋め込み工程に切り替えることにより、より短時間で埋め込み酸化膜の埋設・成膜を達成することができる。
【００５８】
最後に、図９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術により、分離溝部分以外の埋め込み酸化膜１９を除去し、その後、例えばウェットエッチング処理により第二の絶縁膜３および第一の絶縁膜２を除去した後、フッ化水素酸処理により、埋め込み酸化膜１９の平坦化を行う。
【００５９】
以上の工程により、半導体基板１の上面内に素子分離膜１０が完成する。
【００６０】
本実施の形態に示す素子分離膜１０の形成方法を採用することにより、第一の埋め込み工程より、半導体基板１へのスパッタリングの影響を防止しつつ埋め込み酸化膜１７を途中まで埋設し、第二の埋め込み工程において半導体基板１の肩部等の酸化膜のスパッタリングを行うことにより、分離溝のアスペクト比を軽減させることできるので、その後の第三の埋め込み工程において（第二の埋め込み工程を続行しても良い）、半導体基板１表面内の埋め込み不良（ボイド）の発生を防止することができる。
【００６１】
なお、第一の埋め込み工程において、図１０に示すように分離溝５内部に空隙１１が形成されても、当該空隙１１の位置が半導体基板１の表面より下に存在することとなるので、完成する素子分離膜の性能を劣化させることはない。
【００６２】
また、本実施の形態の第一の埋め込み工程において、ＰＨ_３またはＢ_２Ｈ_６等を原料ガスに混入し、分離溝５に埋め込み酸化膜１７を埋設させることにより、リン（Ｐ）またはボロン（Ｂ）を含むリフロー性のある埋め込み酸化膜１７の埋設となるので、分離溝５の側面における埋め込み酸化膜１７のデポジションを軽減すると伴に、その分、分離溝５の底部への埋め込み酸化膜１７のデポジションが促進されることとなり、第一の埋め込み工程後の分離溝５のアスペクト比をより軽減させることができる。したがって、その後の埋め込み工程をより容易に行うことができる。
【００６３】
【発明の効果】
本発明の請求項１に記載の半導体装置の製造方法は、素子分離膜を有する半導体装置の製造方法において、（ａ）半導体基板に分離溝を形成する工程と、（ｂ）同一のプラズマＣＶＤ装置を用いて、処理条件を変更した複数回の連続した成膜処理を実行することにより、前記分離溝に埋め込み酸化膜を埋設する工程とを備えているので、分離溝のアスペクト比の減少をさせつつ、分離溝への埋め込み酸化膜の埋設を施すことができる。
【００６４】
本発明の請求項２に記載の半導体装置の製造方法では、前記工程（ｂ）は、前記工程（ｂ）は、（ｂ−１）比較的低いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第一の工程と、（ｂ−２）前記工程（ｂ−１）後に、比較的高いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第二の工程とを備えているので、例えばサイズが比較的大きい（約０．１５μｍサイズ）素子分離膜を形成するときに、埋め込み不良が発生することがない。
【００６５】
本発明の請求項３に記載の半導体装置の製造方法では、前記工程（ｂ）は、（ｂ−３）比較的高いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第一の工程と、（ｂ−４）前記工程（ｂ−３）後に、比較的低いデポジション／スパッタ比により前記分離溝に酸化膜を成膜する第二の工程とを備えているので、例えばサイズが比較的小さい（約０．１０μｍサイズ）素子分離膜を形成するときに、埋め込み不良が発生することがない。
【００６６】
本発明の請求項４に記載の半導体装置の製造方法では、前記工程（ｂ−３）は、不純物を含有することによりリフロー性のある埋め込み酸化膜を成膜する工程であるので、分離溝のアスペクト比を軽減することができる。
【図面の簡単な説明】
【図１】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図２】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図３】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図４】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図５】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図６】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図７】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図８】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図９】実施の形態１における素子分離膜の形成方法を示す断面図である。
【図１０】内部に空隙を有する素子分離膜の形成途中の様子を示す断面図である。
【図１１】実施の形態２における素子分離膜の形成方法を示す断面図である。
【図１２】実施の形態２における素子分離膜の形成方法を示す断面図である。
【図１３】実施の形態２における素子分離膜の形成方法を示す断面図である。
【図１４】従来の技術における素子分離膜の形成方法を示す断面図である。
【図１５】従来の技術における素子分離膜の形成方法を示す断面図である。
【図１６】従来の技術における素子分離膜の形成方法を示す断面図である。
【図１７】従来の技術における素子分離膜の形成方法を示す断面図である。
【図１８】従来の技術における素子分離膜の形成方法を示す断面図である。
【図１９】従来の技術における素子分離膜の形成方法を示す断面図である。
【図２０】従来の技術における素子分離膜の形成方法を示す断面図である。
【図２１】半導体基板の表面内の素子分離膜内に埋め込み不良が形成されている様子を示す断面図である。
【符号の説明】
１　半導体基板、２　第一の絶縁膜、３　第二の絶縁膜、５　分離溝、６，１６　内壁酸化膜、７，８，９，１７，１８　埋め込み酸化膜、１０　素子分離膜、１１　空隙。

Claims

素子分離膜を有する半導体装置の製造方法において、
（ａ）半導体基板に分離溝を形成する工程と、
（ｂ）同一のプラズマＣＶＤ装置を用いて、処理条件を変更した複数回の連続した成膜処理を実行することにより、前記分離溝に埋め込み酸化膜を埋設する工程とを、
備えることを特徴とする半導体装置の製造方法。
前記工程（ｂ）は、
（ｂ−１）比較的低いデポジション／スパッタリング比により前記分離溝に酸化膜を成膜する第一の工程と、
（ｂ−２）前記工程（ｂ−１）後に、比較的高いデポジション／スパッタリング比により前記分離溝に酸化膜を成膜する第二の工程とを備える、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記工程（ｂ）は、
（ｂ−３）比較的高いデポジション／スパッタリング比により前記分離溝に酸化膜を成膜する第一の工程と、
（ｂ−４）前記工程（ｂ−３）後に、比較的低いデポジション／スパッタリング比により前記分離溝に酸化膜を成膜する第二の工程とを備える、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記工程（ｂ−３）は、
不純物を含有することによりリフロー性のある埋め込み酸化膜を成膜する工程である、
ことを特徴とする請求項３に記載の半導体装置の製造方法。