JP2007012697A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP2007012697A JP2007012697A JP2005188521A JP2005188521A JP2007012697A JP 2007012697 A JP2007012697 A JP 2007012697A JP 2005188521 A JP2005188521 A JP 2005188521A JP 2005188521 A JP2005188521 A JP 2005188521A JP 2007012697 A JP2007012697 A JP 2007012697A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide film
- etching
- semiconductor
- pad oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000005530 etching Methods 0.000 claims abstract description 62
- 238000002955 isolation Methods 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 46
- 230000003647 oxidation Effects 0.000 claims abstract description 25
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 25
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 23
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 241000293849 Cordylanthus Species 0.000 abstract description 9
- 238000000926 separation method Methods 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 99
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 48
- 229910052710 silicon Inorganic materials 0.000 description 48
- 239000010703 silicon Substances 0.000 description 48
- 229910052581 Si3N4 Inorganic materials 0.000 description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 36
- 239000010409 thin film Substances 0.000 description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 235000012239 silicon dioxide Nutrition 0.000 description 11
- 239000000377 silicon dioxide Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
Abstract
【課題】薄い半導体層に素子分離層を安定して形成することができると共に、バーズビークの形成を抑制する手段を提供する。
【解決手段】支持基板と、該支持基板上方の半導体層とを有する半導体基板に形成する形成する半導体素子の製造方法が、トランジスタ形成領域と素子分離領域とを設定した半導体基板を準備する工程と、半導体基板の半導体層上にパッド酸化膜を形成する工程と、パッド酸化膜上に耐酸化性マスク層を形成する工程と、耐酸化性マスク層上にトランジスタ形成領域を覆うレジストマスクを形成する工程と、このレジストマスクをマスクとして耐酸化性マスク層をエッチングして素子分離領域のパッド酸化膜を露出させる第１のエッチング工程と、レジストマスクを除去し、露出した耐酸化性マスク層をマスクとして露出させたパッド酸化膜の下の半導体層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを備える。
【選択図】 図２
【解決手段】支持基板と、該支持基板上方の半導体層とを有する半導体基板に形成する形成する半導体素子の製造方法が、トランジスタ形成領域と素子分離領域とを設定した半導体基板を準備する工程と、半導体基板の半導体層上にパッド酸化膜を形成する工程と、パッド酸化膜上に耐酸化性マスク層を形成する工程と、耐酸化性マスク層上にトランジスタ形成領域を覆うレジストマスクを形成する工程と、このレジストマスクをマスクとして耐酸化性マスク層をエッチングして素子分離領域のパッド酸化膜を露出させる第１のエッチング工程と、レジストマスクを除去し、露出した耐酸化性マスク層をマスクとして露出させたパッド酸化膜の下の半導体層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを備える。
【選択図】 図２
Description
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板の半導体層にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離層を形成する半導体素子の製造方法に関する。
ＳＯＩ基板やＳＯＳ基板を用いて形成される半導体装置は、半導体層に形成される半導体素子間同士の完全分離が容易となり、ソフトエラーやラッチアップの抑制が可能になることが知られている。またソース／ドレイン領域の接合容量を低減することができるので高速化や低消費電力化に貢献する技術として多くの半導体装置の製造に用いられている。
また、近年の半導体装置の高密度化に対応して半導体素子が微細化し、半導体素子を形成する半導体層の厚さを５０ｎｍ（ナノメータ）以下とするＳＯＩ基板やＳＯＳ基板が主流となってきている。
また、近年の半導体装置の高密度化に対応して半導体素子が微細化し、半導体素子を形成する半導体層の厚さを５０ｎｍ（ナノメータ）以下とするＳＯＩ基板やＳＯＳ基板が主流となってきている。
一方、通常のシリコン基板上に半導体素子の間を絶縁分離するため素子分離層を形成する方法の一つとしてＬＯＣＯＳ法があり、比較的膜厚の厚いシリコン層に素子分離層を形成する方法として利用されている。
この比較的膜厚の厚いシリコン層に素子分離層を形成する場合の一般的な製造方法は、素子分離層を形成する前にシリコン層上にパッド酸化膜を介してシリコン窒化膜を形成し、これらを異方性エッチングによりエッチングしてシリコン層を露出させ、ＬＯＣＯＳ法により露出したシリコンを酸化させて２酸化珪素（ＳｉＯ２）による絶縁膜を生成して形成している。
この比較的膜厚の厚いシリコン層に素子分離層を形成する場合の一般的な製造方法は、素子分離層を形成する前にシリコン層上にパッド酸化膜を介してシリコン窒化膜を形成し、これらを異方性エッチングによりエッチングしてシリコン層を露出させ、ＬＯＣＯＳ法により露出したシリコンを酸化させて２酸化珪素（ＳｉＯ２）による絶縁膜を生成して形成している。
膜厚の薄い半導体層のエッチング方法としては、ＭＯＳ素子のゲート電極の側壁に２酸化珪素からなるサイドウォールスペーサを形成する際に、ゲート電極の上面に形成された２酸化珪素膜をその膜厚の７０〜９０％をエッチングした後に、残った２酸化珪素膜を対シリコン選択比の高いプラズマエッチングにより除去してゲート電極の上面の２酸化珪素膜を除去し、ゲート電極の側壁部での重合膜堆積によるテール形状化を防止している例がある（例えば、特許文献１参照。）。
また、出願人は特願２００４−３３２６９５において、膜厚の薄い半導体層に素子分離層を形成する方法として半導体層上にパッド酸化膜を介して形成されたシリコン窒化膜をシリコン窒化膜のエッチングレートの高い第１のエッチング工程でシリコン窒化膜を残してエッチングした後に対シリコン選択比の高い第２にエッチング工程で半導体層を露出させ、露出した半導体層にＬＯＣＯＳ法により素子分離層を形成する技術を提案している。
特開２００２−２３７６０３号公報（第５頁段落００３１−段落００３６、第６図）
しかしながら、上述した一般的な素子分離層の製造方法においては、半導体装置の微細化のために半導体層を５０ｎｍ以下まで薄膜化すると、素子分離層を形成する前に積層したシリコン窒化膜（耐酸化性マスク層）の一部を異方性エッチングによりエッチングする際に、半導体層まで除去してしまう危険性が生じ、半導体層が残留せずに除去されてしまうと、ＬＯＣＯＳ法により２酸化珪素による絶縁膜を形成することが困難になり、半導体素子間の絶縁分離が不完全となって隣合う半導体素子間の短絡を引き起こす等、半導体装置の信頼性を低下させるという問題がある。
また、半導体層が残留したとしても残留した半導体層がマスクとして残されたシリコン窒化膜下の半導体層に較べて薄いために、マスクとして残されたシリコン窒化膜下の半導体層の側面が露出し、その側面が直接酸化されるためバーズビークが形成されやすくなり、実効的なトランジスタ形成領域が狭くなるという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体層に素子分離層を安定して形成することができると共に、バーズビークの形成を抑制する手段を提供することを目的とする。
本発明は、上記の問題点を解決するためになされたもので、半導体層に素子分離層を安定して形成することができると共に、バーズビークの形成を抑制する手段を提供することを目的とする。
本発明は、上記課題を解決するために、支持基板と、該支持基板上方の半導体層とを有する半導体基板に形成する半導体素子の製造方法において、トランジスタ形成領域と素子分離領域とを設定した前記半導体基板を準備する工程と、該半導体基板の半導体層上にパッド酸化膜を形成する工程と、該パッド酸化膜上に耐酸化性マスク層を形成する工程と、前記耐酸化性マスク層上に、前記トランジスタ形成領域を覆うレジストマスクを形成する工程と、該レジストマスクをマスクとして、前記耐酸化性マスク層をエッチングして前記素子分離領域のパッド酸化膜を露出させる第１のエッチング工程と、前記レジストマスクを除去し、露出した前記耐酸化性マスク層をマスクとして、前記露出させたパッド酸化膜の下の半導体層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを備えることを特徴とする。
これにより、本発明は、パッド酸化膜下のシリコン薄膜層をそのままの厚さで残すことができ、ＬＯＣＯＳ法による酸化に要するシリコン層の厚さを十分に確保して素子分離層を安定して形成することができると共に、シリコン薄膜層の側面が直接酸化されることを防止してバーズビークの形成を抑制することができるという効果が得られる。
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
図１、図２は実施例の素子分離層の製造工程を示す説明図である。
本実施例ではＳＯＩ基板を例に説明する。
図１、図２において、１は半導体基板としてのＳＯＩ基板であり、支持基板としてのシリコン基板２と、シリコン基板２上に形成された２酸化珪素からなる絶縁層３および薄い単結晶シリコンからなる半導体層としてのシリコン薄膜層４を積層して形成される。
本実施例ではＳＯＩ基板を例に説明する。
図１、図２において、１は半導体基板としてのＳＯＩ基板であり、支持基板としてのシリコン基板２と、シリコン基板２上に形成された２酸化珪素からなる絶縁層３および薄い単結晶シリコンからなる半導体層としてのシリコン薄膜層４を積層して形成される。
５は耐酸化性マスク層としてのシリコン窒化膜であり、シリコン薄膜層４上に熱酸化法により形成された薄い２酸化珪素膜であるパッド酸化膜６上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成され、ＬＯＣＯＳ法により後述する素子分離層１０を形成するときのマスクとして機能する。
なお、パッド酸化膜６の代表的な役割の一つは、シリコン窒化膜５と単結晶シリコンであるシリコン薄膜層４との結晶構造の格子定数の差により生ずる応力を緩和することである。
なお、パッド酸化膜６の代表的な役割の一つは、シリコン窒化膜５と単結晶シリコンであるシリコン薄膜層４との結晶構造の格子定数の差により生ずる応力を緩和することである。
７はレジストマスクであり、リソグラフィによりシリコン窒化膜５上に塗布されたフォトレジストを露光し、その後に現像処理して形成され、エッチング処理時にシリコン薄膜層４の表面上の半導体素子を形成する領域（トランジスタ形成領域８という。）を覆うマスク部材である。
９は除去部であり、異方性エッチングによりエッチングされた部位である。
９は除去部であり、異方性エッチングによりエッチングされた部位である。
１０は素子分離層であり、シリコン薄膜層４の表面上の素子分離領域１１にＬＯＣＯＳ法によりシリコン薄膜層４等を酸化させて形成された膜厚の厚い２酸化珪素の絶縁膜であって、シリコン薄膜層４のトランジスタ形成領域８の間をそれぞれ絶縁分離する。
１２はバーズビークであり、ＬＯＣＯＳ法によりシリコン薄膜層４を酸化させたときに、素子分離領域１１からトランジスタ形成領域８に向かって成長した２酸化珪素で形成される。
１２はバーズビークであり、ＬＯＣＯＳ法によりシリコン薄膜層４を酸化させたときに、素子分離領域１１からトランジスタ形成領域８に向かって成長した２酸化珪素で形成される。
以下に、図１、図２を用いてＰで示す工程に従って本実施例の素子分離層の製造工程について説明する。
Ｐ１（図１）、シリコン基板２に絶縁層３とシリコン薄膜層４を積層し、トランジスタ形成領域８と素子分離領域１１とを設定したＳＯＩ基板１を準備する。シリコン薄膜層４の膜圧は、例えば３５０Å（オングストローム）である。
Ｐ１（図１）、シリコン基板２に絶縁層３とシリコン薄膜層４を積層し、トランジスタ形成領域８と素子分離領域１１とを設定したＳＯＩ基板１を準備する。シリコン薄膜層４の膜圧は、例えば３５０Å（オングストローム）である。
Ｐ２（図１）、準備されたＳＯＩ基板１のシリコン基板２の上方に形成されたシリコン薄膜層４上に熱酸化法により薄い膜厚のパッド酸化膜６を形成し、そのパッド酸化膜６上にＣＶＤ法によりシリコン窒化膜５を形成する。パッド酸化膜６の膜厚は、例えば７０Åであり、シリコン窒化膜５の膜厚は、例えば１０００Åである。
Ｐ３（図１）、リソグラフィによりシリコン窒化膜５上にトランジスタ形成領域８を覆うレジストマスク７を形成する。
Ｐ３（図１）、リソグラフィによりシリコン窒化膜５上にトランジスタ形成領域８を覆うレジストマスク７を形成する。
Ｐ４（図２）、工程Ｐ３で形成したレジストマスク７をマスクとして、エッチング装置、例えばＩＣＰ型のプラズマエッチャを用い、使用ガスをＣＦ４ガスとＨＢｒガスとの混合ガス（ＣＦ４／ＨＢｒ＝７０／３０ｓｃｃｍ）とし、圧力５０ｍＴｏｒｒ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワー６００Ｗ、カソード電極に印可するイオンエネルギー制御のためのバイアス用ＲＦパワーを２０Ｗとした第１のエッチング条件による対酸化膜選択比（被エッチング膜（ここでは窒化シリコン膜５）と酸化膜（ここではパッド酸化膜６）のエッチング速度の比をいう。）３．２の異方性エッチングにより、シリコン窒化膜５をエッチングして除去し、パッド酸化膜６を露出させた除去部９を形成する（第１のエッチング工程）。
この場合に、パッド酸化膜６を確実に残すためには対酸化膜選択比は２．５以上とすることが望ましい。
また、発明者の第１のエッチング条件の内、バイアス用ＲＦパワーのみを変化させた実験によれば、対酸化膜選択比はバイアス用ＲＦパワーに影響され、図３に示すように対酸化膜選択比は２．５以上とするにはバイアス用ＲＦパワーを１０Ｗ以上、４０Ｗ未満の範囲に設定すればよいことが判る。
また、発明者の第１のエッチング条件の内、バイアス用ＲＦパワーのみを変化させた実験によれば、対酸化膜選択比はバイアス用ＲＦパワーに影響され、図３に示すように対酸化膜選択比は２．５以上とするにはバイアス用ＲＦパワーを１０Ｗ以上、４０Ｗ未満の範囲に設定すればよいことが判る。
なお、バイアス用ＲＦパワーが１０Ｗ未満の場合は、シリコン窒化膜５のエッチング速度が極端に低下するため、比較的膜厚の厚いシリコン窒化膜５のエッチングに時間を要するので、第１のエッチング工程のエッチング条件として適切でない。
上記の第１のエッチング工程の目的は、ＳＯＩ基板１に設定されている全ての素子分離領域１１のパッド酸化膜６上のシリコン窒化膜５を完全に除去して後の工程で形成する素子分離層１０に欠陥を生じさせないことにある。
上記の第１のエッチング工程の目的は、ＳＯＩ基板１に設定されている全ての素子分離領域１１のパッド酸化膜６上のシリコン窒化膜５を完全に除去して後の工程で形成する素子分離層１０に欠陥を生じさせないことにある。
従って、第１のエッチング工程で全ての素子分離領域１１のシリコン窒化膜５を完全に除去できていれば、次工程である第２のエッチング工程は不要であるが、実際には第１のエッチング条件の部分的な不均一やプラズマの分布等により素子分離領域１１のシリコン窒化膜５を完全に除去しきれない場合があり、第１のエッチング工程後のパッド酸化膜６上に局部的にシリコン窒化膜５の残渣５ａが残留することがある。
この場合に、第１のエッチング工程後にシリコン窒化膜５の残渣５ａの検査工程を組込み、検査結果に応じて第２のエッチング工程を省略するようにしてもよいが、製造工程のタクトタイムを乱す結果になるので好ましくない。
このため、パッド酸化膜６のシリコン窒化膜５の残渣５ａの有無に関わらず、第２のエッチング工程を組込んで素子分離領域１１のパッド酸化膜６を清浄な状態で確実に露出させる工程とした。
このため、パッド酸化膜６のシリコン窒化膜５の残渣５ａの有無に関わらず、第２のエッチング工程を組込んで素子分離領域１１のパッド酸化膜６を清浄な状態で確実に露出させる工程とした。
Ｐ５（図２）、工程Ｐ３で形成したレジストマスク７をそのままマスクとして用いて、エッチング装置を用い、使用ガスを第１のエッチング条件のＣＦ４ガスをＳＦ６ガスに置換し、Ｈｅガスを添加した混合ガス（ＳＦ６／ＨＢｒ／Ｈｅ＝２５／７５／５０ｓｃｃｍ）とし、圧力４０ｍＴｏｒｒ、ＲＦパワー７００Ｗ、バイアス用ＲＦパワーを０Ｗとした第２のエッチング条件による対酸化膜選択比１５程度の異方性エッチングにより、シリコン窒化膜５の残渣５ａを取除き、素子分離領域１１のパッド酸化膜６を露出させる（第２のエッチング工程）。
この場合に、バイアス用ＲＦパワーを０Ｗとするのは、シリコン窒化膜５の残渣５ａを確実に取除くと共に、第１のエッチング工程よりも対酸化膜選択比を上げることでパッド酸化膜６のエッチング速度を抑制してパッド酸化膜６を確実に残すためである。
また、Ｈｅを添加するのは、プラズマを安定して生成するためである。この場合に、発明者の第２のエッチング条件の内、Ｈｅ流量のみを変化させた実験によれば、対酸化膜選択比はＨｅ流量に影響され、図４（ａ）に示すように対酸化膜選択比をＳＯＩ基板１の素子分離領域１１の全領域で１５程度とするにはＨｅ流量を５０ｓｃｃｍとするのがよく、図４（ｂ）に示すようにＨｅ流量を増して１００ｓｃｃｍとすると対酸化膜選択比が８程度に減少することが判る。
また、Ｈｅを添加するのは、プラズマを安定して生成するためである。この場合に、発明者の第２のエッチング条件の内、Ｈｅ流量のみを変化させた実験によれば、対酸化膜選択比はＨｅ流量に影響され、図４（ａ）に示すように対酸化膜選択比をＳＯＩ基板１の素子分離領域１１の全領域で１５程度とするにはＨｅ流量を５０ｓｃｃｍとするのがよく、図４（ｂ）に示すようにＨｅ流量を増して１００ｓｃｃｍとすると対酸化膜選択比が８程度に減少することが判る。
なお、図４における横軸は、ＳＯＩ基板１の素子分離領域１１に設定した測定点を示し、本実験結果はＳＯＩ基板１に設定された複数の素子分離領域１１から９点を選んで測定した結果である。すなわち、オリエンテーションフラットを下にしてウエハを見たときに、ウエハの中心点を含む水平方向の直線をウエハ内で等間隔に９点選んで測定し、左から順に番号を振って図４の横軸に記載している。従って、図４の横軸における「５」がウエハの中心点に対応する。
Ｐ６（図２）、レジストマスク７を除去し、露出したシリコン窒化膜５をマスクとしてＬＯＣＯＳ法により、上記のエッチング工程で露出させたパッド酸化膜６の下のシリコン薄膜層４をウェット雰囲気中で酸化する。これによりパッド酸化膜６を介してパッド酸化膜６の下のシリコン薄膜層４が酸化され、膜厚２０００Åの素子分離層１０が形成される。
この場合に、シリコン薄膜層４はパッド酸化膜６に覆われているため、従来技術におけるように、マスクとして残されたシリコン窒化膜５下のシリコン薄膜層４の側面が露出してその側面が直接酸化される、ということがないので、バーズビーク１２の形成が抑制される。
また、パッド酸化膜６下のシリコン薄膜層４が全くエッチングされずにそのままの厚さで残っているので、ＬＯＣＯＳ法による酸化に要するシリコン層の厚さを十分に確保することができ、厚い素子分離層１０を迅速かつ安定して形成することができる。
また、パッド酸化膜６下のシリコン薄膜層４が全くエッチングされずにそのままの厚さで残っているので、ＬＯＣＯＳ法による酸化に要するシリコン層の厚さを十分に確保することができ、厚い素子分離層１０を迅速かつ安定して形成することができる。
その後、熱燐酸およびフッ化水素酸を用いたウエットエッチングによりシリコン窒化膜５およびパッド酸化膜６を除去する。
これにより、ＳＯＩ基板１のシリコン薄膜層４に素子分離層１０に囲まれたトランジスタ形成領域８が形成され、そのトランジスタ形成領域８に半導体素子が形成される。
以上説明したように、本実施例では、シリコン薄膜層にパッド酸化膜とシリコン窒化膜を形成して積層した後に、シリコン窒化膜を第１のエッチング条件によりシリコン窒化膜を除去し、露出させたパッド酸化膜をＬＯＣＯＳ法により酸化して素子分離層を形成するようにしたことによって、パッド酸化膜下のシリコン薄膜層をそのままの厚さで残すことができ、ＬＯＣＯＳ法による酸化に要するシリコン層の厚さを十分に確保して素子分離層を安定して形成することができ、半導体素子間の絶縁分離を完全なものとして半導体装置の信頼性を向上させることができると共に、シリコン薄膜層の側面が直接酸化されることを防止してバーズビークの形成を抑制することができ、実効的なトランジスタ形成領域を拡大することができる。
これにより、ＳＯＩ基板１のシリコン薄膜層４に素子分離層１０に囲まれたトランジスタ形成領域８が形成され、そのトランジスタ形成領域８に半導体素子が形成される。
以上説明したように、本実施例では、シリコン薄膜層にパッド酸化膜とシリコン窒化膜を形成して積層した後に、シリコン窒化膜を第１のエッチング条件によりシリコン窒化膜を除去し、露出させたパッド酸化膜をＬＯＣＯＳ法により酸化して素子分離層を形成するようにしたことによって、パッド酸化膜下のシリコン薄膜層をそのままの厚さで残すことができ、ＬＯＣＯＳ法による酸化に要するシリコン層の厚さを十分に確保して素子分離層を安定して形成することができ、半導体素子間の絶縁分離を完全なものとして半導体装置の信頼性を向上させることができると共に、シリコン薄膜層の側面が直接酸化されることを防止してバーズビークの形成を抑制することができ、実効的なトランジスタ形成領域を拡大することができる。
また、第１のエッチング工程でシリコン窒化膜を除去した後に、対酸化膜選択比の高い第２のエッチング条件による第２のエッチング工程で残留したシリコン窒化膜の残渣を取除くようにしたことによって、素子分離領域のパッド酸化膜を清浄な状態で確実に露出させることができ、素子分離層における欠陥の発生を未然に防止して半導体装置の信頼性を更に向上させることができる。
更に、第１のエッチング条件を、ＣＦ４ガスとＨＢｒガスとの混合ガスを用い、バイアス用ＲＦパワーを１０Ｗ以上、４０Ｗ未満等とすることによって、対酸化膜選択比を２．５以上としてシリコン窒化膜のエッチング速度を促進しながらパッド酸化膜を確実に残すことができ、素子分離層を安定して形成することができる。
更に第２のエッチング条件を、第１のエッチング条件のＣＦ４ガスをＳＦ６ガスに置換した混合ガスを用い、バイアス用ＲＦパワーを０Ｗとしたことによって、シリコン窒化膜５の残渣５ａを確実に取除くと共に、第１のエッチング工程よりも対酸化膜選択比を上げることでパッド酸化膜６のエッチング速度を抑制してパッド酸化膜を確実に残すことができる。
更に第２のエッチング条件を、第１のエッチング条件のＣＦ４ガスをＳＦ６ガスに置換した混合ガスを用い、バイアス用ＲＦパワーを０Ｗとしたことによって、シリコン窒化膜５の残渣５ａを確実に取除くと共に、第１のエッチング工程よりも対酸化膜選択比を上げることでパッド酸化膜６のエッチング速度を抑制してパッド酸化膜を確実に残すことができる。
なお、本実施例においては、シリコン窒化膜を除去した後にパッド酸化膜をＬＯＣＯＳ法により酸化して素子分離層を形成するとして説明したが、シリコン窒化膜を除去した後にウエットエッチングによりシリコン薄膜層の厚さを減少させずにパッド酸化膜を除去してシリコン薄膜層を露出させ、その後にＬＯＣＯＳ法により酸化して素子分離層を形成するようにしてもよい。このようにしてもマスクとして残されたシリコン窒化膜５下のシリコン薄膜層４の側面が露出してその側面が直接酸化される、ということがないので、バーズビークの形成を抑制しながら安定した素子分離層を得ることができる。
この場合に、シリコン薄膜層の厚さを減少させずにパッド酸化膜を除去するウエットエッチングは、例えば熱燐酸およびフッ化水素酸を用いたウエットエッチングにより実現することができる。
また、本実施例においては、半導体基板はＳＯＩ基板であるとして説明したが、半導体基板は前記に限らず、支持基板としてのサファイア基板に、薄い単結晶シリコンからなる半導体層としてのシリコン薄膜層を積層して形成されたＳＯＳ基板であってもよい。
また、本実施例においては、半導体基板はＳＯＩ基板であるとして説明したが、半導体基板は前記に限らず、支持基板としてのサファイア基板に、薄い単結晶シリコンからなる半導体層としてのシリコン薄膜層を積層して形成されたＳＯＳ基板であってもよい。
１ ＳＯＩ基板
２ シリコン基板
３ 絶縁層
４ シリコン薄膜層
５ シリコン窒化膜
５ａ 残渣
６ パッド酸化膜
７ レジストマスク
８ トランジスタ形成領域
９ 除去部
１０ 素子分離層
１１ 素子分離領域
１２ バーズビーク
２ シリコン基板
３ 絶縁層
４ シリコン薄膜層
５ シリコン窒化膜
５ａ 残渣
６ パッド酸化膜
７ レジストマスク
８ トランジスタ形成領域
９ 除去部
１０ 素子分離層
１１ 素子分離領域
１２ バーズビーク
Claims (4)
- 支持基板と、該支持基板上方の半導体層とを有する半導体基板に形成する半導体素子の製造方法において、
トランジスタ形成領域と素子分離領域とを設定した前記半導体基板を準備する工程と、
該半導体基板の半導体層上にパッド酸化膜を形成する工程と、
該パッド酸化膜上に耐酸化性マスク層を形成する工程と、
前記耐酸化性マスク層上に、前記トランジスタ形成領域を覆うレジストマスクを形成する工程と、
該レジストマスクをマスクとして、前記耐酸化性マスク層をエッチングして前記素子分離領域のパッド酸化膜を露出させる第１のエッチング工程と、
前記レジストマスクを除去し、露出した前記耐酸化性マスク層をマスクとして、前記露出させたパッド酸化膜の下の半導体層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを備えることを特徴とする半導体素子の製造方法。 - 請求項１において、
前記第１のエッチング工程におけるエッチングが、ＣＦ４ガスとＨＢｒガスとの混合ガスを用い、カソード電極に印可するイオンエネルギー制御のためのバイアス用ＲＦパワーを１０Ｗ以上、４０Ｗ未満とした異方性エッチングであることを特徴とする半導体素子の製造方法。 - 支持基板と、該支持基板上方の半導体層とを有する半導体基板に形成する半導体素子の製造方法において、
トランジスタ形成領域と素子分離領域とを設定した前記半導体基板を準備する工程と、
該半導体基板の半導体層上にパッド酸化膜を形成する工程と、
該パッド酸化膜上に耐酸化性マスク層を形成する工程と、
前記耐酸化性マスク層上に、前記トランジスタ形成領域を覆うレジストマスクを形成する工程と、
該レジストマスクをマスクとして、前記耐酸化性マスク層をエッチングして前記素子分離領域のパッド酸化膜を露出させる第１のエッチング工程と、
前記レジストマスクをそのまま用い、前記第１のエッチング工程におけるエッチングの対酸化膜選択比よりも高い対酸化膜選択比でエッチングして、前記第１のエッチング工程によって残された前記耐酸化性マスク層の残渣を取除く第２のエッチング工程と、
前記レジストマスクを除去し、露出した前記耐酸化性マスク層をマスクとして、前記露出させたパッド酸化膜の下の半導体層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを備えることを特徴とする半導体素子の製造方法。 - 請求項３において、
前記第１のエッチング工程におけるエッチングが、ＣＦ４ガスとＨＢｒガスとの混合ガスを用い、カソード電極に印可するイオンエネルギー制御のためのバイアス用ＲＦパワーを１０Ｗ以上、４０Ｗ未満とした異方性エッチングであり、
前記第２のエッチング工程におけるエッチングは、前記ＣＦ４ガスをＳＦ６ガスに置換し、バイアス用ＲＦパワーを０Ｗとした異方性エッチングであることを特徴とする半導体素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005188521A JP4499623B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体素子の製造方法 |
| KR1020060026577A KR101264927B1 (ko) | 2005-06-28 | 2006-03-23 | 반도체 소자의 제조 방법 |
| CN2006100680496A CN1893014B (zh) | 2005-06-28 | 2006-03-24 | 半导体元件的制作方法 |
| US11/429,216 US7560389B2 (en) | 2005-06-28 | 2006-05-08 | Method for fabricating semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005188521A JP4499623B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007012697A true JP2007012697A (ja) | 2007-01-18 |
| JP4499623B2 JP4499623B2 (ja) | 2010-07-07 |
Family
ID=37568122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005188521A Expired - Fee Related JP4499623B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7560389B2 (ja) |
| JP (1) | JP4499623B2 (ja) |
| KR (1) | KR101264927B1 (ja) |
| CN (1) | CN1893014B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2007287343A1 (en) * | 2006-08-22 | 2008-02-28 | University Of Copenhagen | Flavin monooxygenases and transcription factors involved in glucosinolate biosynthesis |
| US7554110B2 (en) * | 2006-09-15 | 2009-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with partial stressor channel |
| US7700452B2 (en) * | 2007-08-29 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel transistor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11251291A (ja) * | 1998-03-02 | 1999-09-17 | Toshiba Corp | 半導体装置の製造方法 |
| JP2002057094A (ja) * | 2000-08-11 | 2002-02-22 | Denso Corp | 半導体装置の製造方法 |
| JP2002134472A (ja) * | 2000-10-20 | 2002-05-10 | Mitsubishi Electric Corp | エッチング方法、エッチング装置および半導体装置の製造方法 |
| JP2003332312A (ja) * | 2002-05-14 | 2003-11-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004281436A (ja) * | 2003-03-12 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1035916A (zh) * | 1988-02-15 | 1989-09-27 | 金星半导体株式会社 | 用干法刻蚀多晶硅的局部氧化硅法 |
| US5259922A (en) * | 1990-08-14 | 1993-11-09 | Matsushita Electric Industrial Co., Ltd. | Drying etching method |
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6627511B1 (en) * | 1995-07-28 | 2003-09-30 | Motorola, Inc. | Reduced stress isolation for SOI devices and a method for fabricating |
| DE19538005A1 (de) * | 1995-10-12 | 1997-04-17 | Fraunhofer Ges Forschung | Verfahren zum Erzeugen einer Grabenisolation in einem Substrat |
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
| US5741737A (en) * | 1996-06-27 | 1998-04-21 | Cypress Semiconductor Corporation | MOS transistor with ramped gate oxide thickness and method for making same |
| US5863827A (en) * | 1997-06-03 | 1999-01-26 | Texas Instruments Incorporated | Oxide deglaze before sidewall oxidation of mesa or trench |
| US6121133A (en) * | 1997-08-22 | 2000-09-19 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6033991A (en) * | 1997-09-29 | 2000-03-07 | Cypress Semiconductor Corporation | Isolation scheme based on recessed locos using a sloped Si etch and dry field oxidation |
| US20050022839A1 (en) * | 1999-10-20 | 2005-02-03 | Savas Stephen E. | Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing |
| US6303413B1 (en) * | 2000-05-03 | 2001-10-16 | Maxim Integrated Products, Inc. | Method of forming a shallow and deep trench isolation (SDTI) suitable for silicon on insulator (SOI) substrates |
| JP5187988B2 (ja) * | 2000-08-03 | 2013-04-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6881645B2 (en) * | 2000-08-17 | 2005-04-19 | Samsung Electronics Co., Ltd. | Method of preventing semiconductor layers from bending and semiconductor device formed thereby |
| JP3483541B2 (ja) | 2000-12-08 | 2004-01-06 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP5194328B2 (ja) * | 2001-02-01 | 2013-05-08 | ソニー株式会社 | 半導体装置及びその製造方法 |
| US6524929B1 (en) * | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
| JP3914452B2 (ja) * | 2001-08-07 | 2007-05-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US7510927B2 (en) * | 2002-12-26 | 2009-03-31 | Intel Corporation | LOCOS isolation for fully-depleted SOI devices |
| JP2006147677A (ja) * | 2004-11-17 | 2006-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
2005
- 2005-06-28 JP JP2005188521A patent/JP4499623B2/ja not_active Expired - Fee Related
-
2006
- 2006-03-23 KR KR1020060026577A patent/KR101264927B1/ko not_active IP Right Cessation
- 2006-03-24 CN CN2006100680496A patent/CN1893014B/zh not_active Expired - Fee Related
- 2006-05-08 US US11/429,216 patent/US7560389B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11251291A (ja) * | 1998-03-02 | 1999-09-17 | Toshiba Corp | 半導体装置の製造方法 |
| JP2002057094A (ja) * | 2000-08-11 | 2002-02-22 | Denso Corp | 半導体装置の製造方法 |
| JP2002134472A (ja) * | 2000-10-20 | 2002-05-10 | Mitsubishi Electric Corp | エッチング方法、エッチング装置および半導体装置の製造方法 |
| JP2003332312A (ja) * | 2002-05-14 | 2003-11-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004281436A (ja) * | 2003-03-12 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1893014A (zh) | 2007-01-10 |
| JP4499623B2 (ja) | 2010-07-07 |
| KR101264927B1 (ko) | 2013-05-15 |
| KR20070000975A (ko) | 2007-01-03 |
| US7560389B2 (en) | 2009-07-14 |
| CN1893014B (zh) | 2010-12-08 |
| US20060292878A1 (en) | 2006-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5105824B2 (ja) | マスク構造物の形成方法及びこれを利用した微細パターン形成方法 | |
| US7585727B2 (en) | Method for fabricating semiconductor device having bulb-shaped recess gate | |
| US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
| JP2005328049A (ja) | トレンチ素子分離膜を含む半導体素子及びその製造方法 | |
| JP4499623B2 (ja) | 半導体素子の製造方法 | |
| KR100449320B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| US7384823B2 (en) | Method for manufacturing a semiconductor device having a stabilized contact resistance | |
| US10566203B1 (en) | Method for alleviating etching defect of salicide barrier layer | |
| JPH10289946A (ja) | 半導体装置の製造方法 | |
| JP2006080484A (ja) | フラッシュメモリ素子の製造方法 | |
| US20080138915A1 (en) | Method of fabricating semiconductor device | |
| JP2005353745A (ja) | 半導体装置の製造方法 | |
| KR100700284B1 (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
| JP2007035728A (ja) | 半導体装置及びその製造方法 | |
| JP2009158916A (ja) | 半導体素子のトレンチ形成方法 | |
| US5994216A (en) | Method of forming a reduced size contact in a dielectric layer by using bird's beak of oxidized polysilicon to create an etching mask | |
| KR20010003257A (ko) | 반도체소자의 제조방법 | |
| JP5266833B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006147677A (ja) | 半導体素子の製造方法 | |
| CN111725137A (zh) | 一种半导体器件的形成方法 | |
| KR20000063964A (ko) | 반도체 소자 분리 공정을 위한 얕은 트렌치 형성 | |
| KR20030049604A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JP2005340736A (ja) | 半導体装置の製造方法 | |
| JP2008124172A (ja) | 半導体装置及びその製造方法 | |
| KR20060126261A (ko) | 반도체소자의 엔비오-트랜치 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080304 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100415 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |