JP2005353745A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 フィールド酸化膜の目減りを低減することができる、異なる種類のゲート絶縁膜を有する半導体装置の製造方法を提供する。
【解決手段】 支持基板を準備するステップと、支持基板に第１素子形成領域、第２素子形成領域及び素子分離領域を形成するステップと、第１素子形成領域及び第２素子形成領域に第１ゲート絶縁膜を形成するステップと、全面を第１多結晶シリコンで覆うステップと、第２素子形成領域上の第１多結晶シリコンに開口部を形成して第１ゲート絶縁膜を露出するステップと、第２素子形成領域の第１ゲート絶縁膜を除去するステップと、第２素子形成領域に第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成するステップと、全面を第２多結晶シリコンで覆うステップと、第１素子形成領域上の第２多結晶シリコンを所定の膜厚まで除去するステップと、第１素子形成領域及び第２素子形成領域にゲート電極を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
【選択図】 図２
【解決手段】 支持基板を準備するステップと、支持基板に第１素子形成領域、第２素子形成領域及び素子分離領域を形成するステップと、第１素子形成領域及び第２素子形成領域に第１ゲート絶縁膜を形成するステップと、全面を第１多結晶シリコンで覆うステップと、第２素子形成領域上の第１多結晶シリコンに開口部を形成して第１ゲート絶縁膜を露出するステップと、第２素子形成領域の第１ゲート絶縁膜を除去するステップと、第２素子形成領域に第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成するステップと、全面を第２多結晶シリコンで覆うステップと、第１素子形成領域上の第２多結晶シリコンを所定の膜厚まで除去するステップと、第１素子形成領域及び第２素子形成領域にゲート電極を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
【選択図】 図２
Description
本発明は、半導体装置、特に、同一半導体基板上に異なるゲート絶縁膜厚を有するＭＯＳ型半導体素子を形成する半導体装置の製造方法に関する。
半導体装置において、異なる電源電圧で駆動される半導体素子を同一基板上に形成することは一般化している。ＭＯＳ型半導体素子の場合、電源電圧に応じて要求される絶縁耐圧が異なるため、ゲート絶縁膜も複数の膜厚仕様が必要となる。
一般に、膜厚の異なるゲート絶縁膜を形成する場合、酸化工程を複数回に分けて行う手法が用いられている。多くの半導体装置では、酸化工程を２回に分ける、いわゆる２重酸化という方法によって、高速動作を必要とする内部回路素子用の薄いゲート絶縁膜と、高耐圧を必要とする周辺回路素子用の厚いゲート絶縁膜と、の２種類を形成している。
一般に、膜厚の異なるゲート絶縁膜を形成する場合、酸化工程を複数回に分けて行う手法が用いられている。多くの半導体装置では、酸化工程を２回に分ける、いわゆる２重酸化という方法によって、高速動作を必要とする内部回路素子用の薄いゲート絶縁膜と、高耐圧を必要とする周辺回路素子用の厚いゲート絶縁膜と、の２種類を形成している。
２重酸化法によってゲート絶縁膜を形成する場合、始めに薄いゲート絶縁膜と厚いゲート絶縁膜の中間程度の膜厚を有するゲート絶縁膜を一様に形成する。その後、薄いゲート絶縁膜を形成する領域のみにおいて始めのゲート絶縁膜を除去し、再度基板全体を薄いゲート絶縁膜の仕様で酸化する。この再酸化工程において、薄いゲート絶縁膜を形成する領域以外は、始めに形成された中間膜厚のゲート絶縁膜が残った状態で再酸化されるため、その分ゲート絶縁膜が厚くなる。
２重酸化法を用いた半導体装置の製造方法が、例えば、特許文献１及び２に記載されている。
特許文献１に記載の半導体装置の製造方法は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法よりフィールド酸化膜を形成する際に、耐酸化マスクとして用いたシリコン窒化膜を、さらに、厚いゲート絶縁膜を形成する際の薄いゲート絶縁膜形成領域に対する耐酸化マスクとして用い、２重酸化を行うものである。
特許文献１に記載の半導体装置の製造方法は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法よりフィールド酸化膜を形成する際に、耐酸化マスクとして用いたシリコン窒化膜を、さらに、厚いゲート絶縁膜を形成する際の薄いゲート絶縁膜形成領域に対する耐酸化マスクとして用い、２重酸化を行うものである。
特許文献２に記載の半導体装置の製造方法は、特許文献１と類似である。変形例として、フィールド酸化膜形成時の耐酸化マスクであるシリコン窒化膜をそのまま厚いゲート絶縁膜として使用している。
特開平２−２７１６５９号公報（第３−４頁、第１図）
特開平４−２９７０６３号公報（第３頁、第１、３図）
上述したように、一般の２重酸化法においては、始めに薄いゲート絶縁膜と厚いゲート絶縁膜の中間程度の膜厚のゲート絶縁膜を一様に形成する。例えば、薄いゲート絶縁膜を３ｎｍ、厚いゲート絶縁膜を７ｎｍとすれば、始めのゲート絶縁膜を５〜６ｎｍ程度に形成する。その後、薄いゲート絶縁膜を形成する領域の始めのゲート絶縁膜をエッチング除去するが、この時、フィールド酸化膜も同時にエッチングされ膜厚が薄くなってしまう。フィールド酸化膜の薄膜化は、寄生ＭＯＳトランジスタがオンする閾値電圧を低下させ、回路としての動作や信頼性に悪影響を及ぼす。
特許文献１及び２に記載の半導体装置の製造方法では、フィールド酸化膜がゲート絶縁膜のエッチングによって薄膜化することを避けるため、ゲート絶縁膜を除去する工程を含んではいない。しかしながら、シリコン窒化膜直下のストレス緩和用の下敷き酸化膜をエッチング除去する工程が含まれている。下敷き酸化膜は２０ｎｍ程度であるため、このエッチング工程でフィールド酸化膜は２０〜３０ｎｍ程度薄膜化する。十分な半導体層を有するバルク基板であれば、そのフィールド酸化膜を数百ｎｍと厚く形成することができるため、２０〜３０ｎｍ程度の薄膜化は特に問題とならない。しかしながら、半導体層が４０〜５０ｎｍ程度のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板では、そのフィールド酸化膜は８０〜１００ｎｍ程度しかないため、２０〜３０ｎｍの薄膜化は大きな問題となってしまう。
本発明に係る半導体装置の製造方法は、支持基板を準備するステップと、支持基板に第１素子形成領域、第２素子形成領域及び素子分離領域を形成するステップと、第１素子形成領域及び第２素子形成領域に第１ゲート絶縁膜を形成するステップと、全面を第１多結晶シリコンで覆うステップと、第２素子形成領域上の第１多結晶シリコンに開口部を形成して第１ゲート絶縁膜を露出するステップと、第２素子形成領域の第１ゲート絶縁膜を除去するステップと、第２素子形成領域に第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成するステップと、全面を第２多結晶シリコンで覆うステップと、第１素子形成領域上の第２多結晶シリコンを所定の膜厚まで除去するステップと、第１素子形成領域及び第２素子形成領域にゲート電極を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
また、別の発明に係る半導体装置の製造方法は、支持基板を準備するステップと、支持基板上を第１絶縁膜で覆うステップと、第１絶縁膜上を第２絶縁膜で覆うステップと、第１素子形成領域及び第２素子形成領域を除いて第２絶縁膜を除去するステップと、支持基板を熱酸化して素子分離領域を形成するステップと、全面を第３絶縁膜で覆うステップと、第３絶縁膜上を第４絶縁膜で覆うステップと、第１素子形成領域上及び第２素子形成領域上の第２絶縁膜が露出するまで第３絶縁膜及び第４絶縁膜を除去するステップと、第１素子形成領域上及び第２素子形成領域上の第２絶縁膜及び第１絶縁膜を除去するステップと第１素子形成領域に第１ゲート絶縁膜を形成するステップと、第２素子形成領域に第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成するステップと、第１素子形成領域及び第２素子形成領域にゲート電極を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
本発明によれば、異なる膜厚のゲート絶縁膜を形成する際、始めに、相対的に薄い第１ゲート絶縁膜を形成してから、ゲート絶縁膜を相対的に厚く形成したい領域の第１ゲート絶縁膜を除去して再酸化を行い、厚い第２ゲート絶縁膜を形成する。除去する第１ゲート絶縁膜が薄いため、従来の２重酸化法で問題となるゲート絶縁膜除去時のフィールド酸化膜の薄膜化（目減り）を低減することができる。さらに、厚い第２ゲート絶縁膜を形成する再酸化の工程において、薄い第１ゲート絶縁膜の耐酸化マスクとして多結晶シリコンを使用することにより、ゲート電極の形成も同時に行うことができる。
また、別の発明によれば、予めフィールド酸化膜の膜厚を、第３絶縁膜及び第４絶縁膜を積層してかさ上げすることにより、ゲート絶縁膜除去時にフィールド酸化膜の薄膜化（目減り）が生じても、その影響を低減することができる。本発明は、厚いフィールド酸化膜を形成することができないＳＯＩ基板やＳＯＳ基板を使用する半導体装置において、特に有効となる。
（１） 第１実施形態
第１実施形態では、薄いゲート酸化膜を除去してから厚いゲート酸化膜を形成する。また、厚いゲート酸化膜形成時の耐酸化マスクとして多結晶シリコンを使用する。
図１（ａ）乃至（ｄ）、及び図２（ｅ）乃至（ｇ）は、本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
第１実施形態では、薄いゲート酸化膜を除去してから厚いゲート酸化膜を形成する。また、厚いゲート酸化膜形成時の耐酸化マスクとして多結晶シリコンを使用する。
図１（ａ）乃至（ｄ）、及び図２（ｅ）乃至（ｇ）は、本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図１（ａ）に示すように、シリコン支持基板１上にバッファとなるシリコン酸化膜（図示せず）、シリコン窒化膜（図示せず）を順次形成し、通常のＬＯＣＯＳ法などによりフィールド酸化膜２を形成して素子分離を行うと同時に、素子形成領域３と素子形成領域４を形成する。後の工程において、素子形成領域３には薄いゲート絶縁膜を有するＭＯＳ型半導体素子が、素子形成領域４には厚いゲート絶縁膜を有するＭＯＳ型半導体素子が形成される。なお、シリコン支持基板１はバルク基板に限定されるものではなく、図５（ａ）に示すようなＳＯＩ基板１００や、図５（ｂ）に示すようなＳＯＳ基板１０１を使用することも可能である。図５（ａ）において、１００ａはシリコン基板、１００ｂは埋め込み酸化膜、１００ｃは半導体層をそれぞれ示している。また、図５（ｂ）において、１０１ａはサファイア基板、１０１ｂは半導体層をそれぞれ示している。
次に、図１（ｂ）に示すように、素子形成領域３と素子形成領域４に公知の熱酸化技術により薄いゲート酸化膜５を形成する。薄いゲート酸化膜５の膜厚は３ｎｍ程度である。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより多結晶シリコン６を全面に堆積する。
次に、多結晶シリコン６上にフォトレジスト（図示せず）を塗布し、露光、現像の工程を経て、多結晶シリコン６上には素子形成領域４の上方が開口されたレジストパターンが形成される。このレジストパターンをマスクとして、多結晶シリコン６をエッチング除去する。続いて、フッ酸（ＨＦ）系のエッチング液で素子形成領域４の薄いゲート酸化膜５を除去し、図１（ｃ）示すように、素子形成領域４においてシリコン支持基板１の表面を露出する。なお、薄いゲート酸化膜５のエッチング除去工程において、多結晶シリコン６に覆われていないフィールド酸化膜２の表面も４．５〜６ｎｍ（薄いゲート酸化膜５の膜厚３ｎｍの１．５〜２倍）程度エッチングされて薄膜化する。しかしながら、フィールド酸化膜２の膜厚は、通常のバルク基板においては５００〜１０００ｎｍ程度、ＳＯＩ基板やＳＯＳ基板においても８０〜１００ｎｍ程度あるため、４．５〜６ｎｍの薄膜化はほとんど無視できる量である。
次に、多結晶シリコン６上にフォトレジスト（図示せず）を塗布し、露光、現像の工程を経て、多結晶シリコン６上には素子形成領域４の上方が開口されたレジストパターンが形成される。このレジストパターンをマスクとして、多結晶シリコン６をエッチング除去する。続いて、フッ酸（ＨＦ）系のエッチング液で素子形成領域４の薄いゲート酸化膜５を除去し、図１（ｃ）示すように、素子形成領域４においてシリコン支持基板１の表面を露出する。なお、薄いゲート酸化膜５のエッチング除去工程において、多結晶シリコン６に覆われていないフィールド酸化膜２の表面も４．５〜６ｎｍ（薄いゲート酸化膜５の膜厚３ｎｍの１．５〜２倍）程度エッチングされて薄膜化する。しかしながら、フィールド酸化膜２の膜厚は、通常のバルク基板においては５００〜１０００ｎｍ程度、ＳＯＩ基板やＳＯＳ基板においても８０〜１００ｎｍ程度あるため、４．５〜６ｎｍの薄膜化はほとんど無視できる量である。
次に、図１（ｄ）に示すように、素子形成領域４に公知の熱酸化技術により厚いゲート酸化膜７を形成する。厚いゲート酸化膜７の膜厚は７ｎｍ程度である。厚いゲート酸化膜７の熱酸化処理の際、既に薄いゲート酸化膜５が形成された素子形成領域３においては、多結晶シリコン６が耐酸化マスクとなるため、薄いゲート酸化膜５が再酸化によって厚膜化することはない。
次に、ＣＶＤ法などにより多結晶シリコン８を全面に堆積する。この工程で、素子形成領域３上の多結晶シリコンの膜厚は、図２（ｅ）に示すように、素子形成領域４上の約２倍となる。
次に、図２（ｆ）に示すように、公知のリソグラフィ技術とエッチング技術により、素子形成領域３上の多結晶シリコン８を所定の膜厚になるまで除去する。
次に、図２（ｆ）に示すように、公知のリソグラフィ技術とエッチング技術により、素子形成領域３上の多結晶シリコン８を所定の膜厚になるまで除去する。
次に、図２（ｇ）に示すように、公知のリソグラフィ技術とエッチング技術により、素子形成領域３にゲート電極９を、素子形成領域４にゲート電極１０を形成する。
その後は公知の手法により、ＭＯＳ型半導体素子を形成する。（図示せず）
なお、本実施形態では、２種類のゲート酸化膜を形成する方法について説明したが、３種類以上の異なるゲート酸化膜厚を有する半導体装置の製造においても、本発明は適用可能である。
〔作用効果〕
第１実施形態に係る半導体装置の製造方法によれば、異なる膜厚のゲート酸化膜を形成する際、始めに薄いゲート酸化膜５を一様に形成してから、薄いゲート酸化膜５を除去して厚いゲート酸化膜７を形成するため、ゲート酸化膜除去時のフィールド酸化膜２の目減り量を低減することができる。具体的には、薄いゲート酸化膜５の膜厚を３ｎｍとした場合、その目減り量は、フィールド酸化膜厚が５００〜１０００ｎｍ程度のバルク基板においては１％前後、フィールド酸化膜厚が８０〜１００ｎｍ程度のＳＯＩ基板やＳＯＳ基板においても１０％に満たない。
その後は公知の手法により、ＭＯＳ型半導体素子を形成する。（図示せず）
なお、本実施形態では、２種類のゲート酸化膜を形成する方法について説明したが、３種類以上の異なるゲート酸化膜厚を有する半導体装置の製造においても、本発明は適用可能である。
〔作用効果〕
第１実施形態に係る半導体装置の製造方法によれば、異なる膜厚のゲート酸化膜を形成する際、始めに薄いゲート酸化膜５を一様に形成してから、薄いゲート酸化膜５を除去して厚いゲート酸化膜７を形成するため、ゲート酸化膜除去時のフィールド酸化膜２の目減り量を低減することができる。具体的には、薄いゲート酸化膜５の膜厚を３ｎｍとした場合、その目減り量は、フィールド酸化膜厚が５００〜１０００ｎｍ程度のバルク基板においては１％前後、フィールド酸化膜厚が８０〜１００ｎｍ程度のＳＯＩ基板やＳＯＳ基板においても１０％に満たない。
また、厚いゲート酸化膜７を形成する際の耐酸化マスクとして、ゲート電極材料である多結晶シリコンを使用するため、異なる膜厚のゲート酸化膜を形成すると同時にゲート電極も形成することができる。
（２）第２実施形態
第２実施形態では、ＬＯＣＯＳ法で形成したフィールド酸化膜に対し、ＣＶＤ法で膜厚のかさ上げを行っている。さらに、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）法により表面段差を平坦化している。
（２）第２実施形態
第２実施形態では、ＬＯＣＯＳ法で形成したフィールド酸化膜に対し、ＣＶＤ法で膜厚のかさ上げを行っている。さらに、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）法により表面段差を平坦化している。
図３（ａ）乃至（ｄ）、及び図４（ｅ）乃至（ｇ）は、本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図３（ａ）に示すように、シリコン支持基板１上に熱酸化法によりシリコン酸化膜１１を形成し、さらにＣＶＤ法によりシリコン窒化膜１２を堆積する。このシリコン酸化膜１１は、ストレス緩和用の下敷き酸化膜として機能し、シリコン窒化膜１２は、後述するフィールド酸化膜形成時の耐酸化マスクとして機能する。なお、シリコン支持基板１はバルク基板に限定されるものではなく、図６（ａ）に示すようなＳＯＩ基板１００や、図６（ｂ）に示すようなＳＯＳ基板１０１を使用することも可能である。図６（ａ）において、１００ａはシリコン基板、１００ｂは埋め込み酸化膜、１００ｃは半導体層をそれぞれ示している。また、図６（ｂ）において、１０１ａはサファイア基板、１０１ｂは半導体層をそれぞれ示している。
まず、図３（ａ）に示すように、シリコン支持基板１上に熱酸化法によりシリコン酸化膜１１を形成し、さらにＣＶＤ法によりシリコン窒化膜１２を堆積する。このシリコン酸化膜１１は、ストレス緩和用の下敷き酸化膜として機能し、シリコン窒化膜１２は、後述するフィールド酸化膜形成時の耐酸化マスクとして機能する。なお、シリコン支持基板１はバルク基板に限定されるものではなく、図６（ａ）に示すようなＳＯＩ基板１００や、図６（ｂ）に示すようなＳＯＳ基板１０１を使用することも可能である。図６（ａ）において、１００ａはシリコン基板、１００ｂは埋め込み酸化膜、１００ｃは半導体層をそれぞれ示している。また、図６（ｂ）において、１０１ａはサファイア基板、１０１ｂは半導体層をそれぞれ示している。
次に、シリコン窒化膜１２上にフォトレジスト（図示せず）を塗布し、露光、現像の工程を経て、シリコン窒化膜１２上には素子分離領域の上方が開口されたレジストパターンが形成される。このレジストパターンをマスクとしてシリコン窒化膜１２をエッチング除去し、図３（ｂ）に示すように、素子分離領域のシリコン酸化膜１１の表面を露出する。なお、本実施形態では素子分離領域のシリコン酸化膜１１を残しているが、除去することも可能である。
次に、フォトレジストを除去した後、シリコン酸化膜１１を介して素子分離領域のシリコン支持基板１を熱酸化処理し、図３（ｃ）に示すように、フィールド酸化膜２を形成する。同時に、素子形成領域３と素子形成領域４が形成される。
次に、図３（ｄ）に示すように、全面にＣＶＤ法によりシリコン酸化膜１３を堆積し、さらに、シリコン酸化膜１３上にＳＯＧ法によりシリコン酸化膜１４を形成する。シリコン酸化膜１４を形成する目的は、シリコン酸化膜１３の表面段差を解消するためである。
次に、図３（ｄ）に示すように、全面にＣＶＤ法によりシリコン酸化膜１３を堆積し、さらに、シリコン酸化膜１３上にＳＯＧ法によりシリコン酸化膜１４を形成する。シリコン酸化膜１４を形成する目的は、シリコン酸化膜１３の表面段差を解消するためである。
次に、図４（ｅ）に示すように、素子形成領域３上と素子形成領域４上のシリコン窒化膜１２の表面が露出するまで、シリコン酸化膜１３とシリコン酸化膜１４をエッチバックする。このエッチバック工程において、ＳＯＧ法によるシリコン酸化膜１４は完全に除去しなければならない。なぜならば、ＳＯＧ膜はシリカ（ＳｉＯ２）をアルコールなどの溶媒に溶かした液であり、比較的水分を多く含んでいる。そのため、ＳＯＧ膜のエッチバック残りは腐食などの原因になってしまうからである。
次に、図４（ｆ）に示すように、素子形成領域３上と素子形成領域４上のシリコン窒化膜１２、及びシリコン酸化膜１１を順次選択的にエッチング除去すれば、熱酸化によるフィールド酸化膜２とＣＶＤ法によるシリコン酸化膜１３で構成される厚いフィールド酸化膜１５が形成される。
次に、図４（ｇ）に示すように、従来の２重酸化法により、素子形成領域３に薄いゲート酸化膜５を、素子形成領域４に厚いゲート酸化膜７を形成する。つまり、最初に薄いゲート酸化膜５と厚いゲート酸化膜７との中間膜厚のゲート酸化膜を一様に形成し、それを部分的に除去する工程を経て２種類のゲート酸化膜を形成する。なお、ゲート酸化膜の形成は、熱酸化、プラズマ酸化、またはラジカル酸化などで形成される。続いて、公知のリソグラフィ技術とエッチング技術により、素子形成領域３にゲート電極９を、素子形成領域４にゲート電極１０を形成する。
次に、図４（ｇ）に示すように、従来の２重酸化法により、素子形成領域３に薄いゲート酸化膜５を、素子形成領域４に厚いゲート酸化膜７を形成する。つまり、最初に薄いゲート酸化膜５と厚いゲート酸化膜７との中間膜厚のゲート酸化膜を一様に形成し、それを部分的に除去する工程を経て２種類のゲート酸化膜を形成する。なお、ゲート酸化膜の形成は、熱酸化、プラズマ酸化、またはラジカル酸化などで形成される。続いて、公知のリソグラフィ技術とエッチング技術により、素子形成領域３にゲート電極９を、素子形成領域４にゲート電極１０を形成する。
その後は公知の手法により、ＭＯＳ型半導体素子を形成する。（図示せず）
なお、本実施形態では、２種類のゲート酸化膜を形成する方法について説明したが、３種類以上の異なるゲート酸化膜厚を有する半導体装置の製造においても、本発明は適用可能である。
〔作用効果〕
第２実施形態に係る半導体装置の製造方法によれば、ＬＯＣＯＳ法で形成したフィールド酸化膜２に対して、予めＣＶＤ法で膜厚のかさ上げを行うことにより、素子分離領域と素子形成領域の段差を大きく設定することができる。従って、既に完成された従来の２重酸化法を適用しても、ゲート酸化膜除去時のフィールド酸化膜の目減り量があまり問題とならない。これは、厚いフィールド酸化膜を形成することができないＳＯＩ基板やＳＯＳ基板において、特に有効な手段となる。
（３）第３実施形態
第３実施形態では、第２実施形態と同様に、ＬＯＣＯＳ法で形成したフィールド酸化膜に対し、ＣＶＤ法で膜厚のかさ上げを行っている。本実施形態では、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜により表面段差を平坦化している。
なお、本実施形態では、２種類のゲート酸化膜を形成する方法について説明したが、３種類以上の異なるゲート酸化膜厚を有する半導体装置の製造においても、本発明は適用可能である。
〔作用効果〕
第２実施形態に係る半導体装置の製造方法によれば、ＬＯＣＯＳ法で形成したフィールド酸化膜２に対して、予めＣＶＤ法で膜厚のかさ上げを行うことにより、素子分離領域と素子形成領域の段差を大きく設定することができる。従って、既に完成された従来の２重酸化法を適用しても、ゲート酸化膜除去時のフィールド酸化膜の目減り量があまり問題とならない。これは、厚いフィールド酸化膜を形成することができないＳＯＩ基板やＳＯＳ基板において、特に有効な手段となる。
（３）第３実施形態
第３実施形態では、第２実施形態と同様に、ＬＯＣＯＳ法で形成したフィールド酸化膜に対し、ＣＶＤ法で膜厚のかさ上げを行っている。本実施形態では、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜により表面段差を平坦化している。
本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図は、第２実施形態に係る同断面図、図３（ａ）乃至（ｄ）、及び図４（ｅ）乃至（ｇ）と同様である。
ただし、本発明の第３実施形態では、図３（ｄ）において、ＣＶＤ法により全面にシリコン酸化膜１３を堆積した後、シリコン酸化膜１３上にＣＶＤ法によりＢＰＳＧ膜１６を堆積する。続いて、窒素雰囲気中でリフローを行い、表面段差を平坦化する。
ただし、本発明の第３実施形態では、図３（ｄ）において、ＣＶＤ法により全面にシリコン酸化膜１３を堆積した後、シリコン酸化膜１３上にＣＶＤ法によりＢＰＳＧ膜１６を堆積する。続いて、窒素雰囲気中でリフローを行い、表面段差を平坦化する。
第２実施形態で使用したＳＯＧ膜は、エッチバックにより完全に除去しなければならない。それに対し、ＢＰＳＧ膜は水分を含まないため、ＳＯＧ膜よりもプロセス的な制約が少なくなる。また、比較的低温で流動化するリフロー性を有しているため、平坦化膜材料としても使用しやすい。
なお、本実施形態においても第２実施形態と同様に、シリコン支持基板１はバルク基板に限定されるものではなく、図６（ａ）に示すようなＳＯＩ基板１００や、図６（ｂ）に示すようなＳＯＳ基板１０１を使用することも可能である。
〔作用効果〕
第３実施形態に係る半導体装置の製造方法によれば、ＬＯＣＯＳ法で形成したフィールド酸化膜２に対して、予めＣＶＤ法で膜厚のかさ上げを行うことにより、素子分離領域と素子形成領域の段差を大きく設定することができる。従って、既に完成された従来の２重酸化法を適用しても、ゲート酸化膜除去時のフィールド酸化膜の目減り量があまり問題とならない。これは、厚いフィールド酸化膜を形成することができないＳＯＩ基板やＳＯＳ基板において、特に有効な手段となる。
なお、本実施形態においても第２実施形態と同様に、シリコン支持基板１はバルク基板に限定されるものではなく、図６（ａ）に示すようなＳＯＩ基板１００や、図６（ｂ）に示すようなＳＯＳ基板１０１を使用することも可能である。
〔作用効果〕
第３実施形態に係る半導体装置の製造方法によれば、ＬＯＣＯＳ法で形成したフィールド酸化膜２に対して、予めＣＶＤ法で膜厚のかさ上げを行うことにより、素子分離領域と素子形成領域の段差を大きく設定することができる。従って、既に完成された従来の２重酸化法を適用しても、ゲート酸化膜除去時のフィールド酸化膜の目減り量があまり問題とならない。これは、厚いフィールド酸化膜を形成することができないＳＯＩ基板やＳＯＳ基板において、特に有効な手段となる。
また、平坦化膜材料としてＢＰＳＧ膜を用いることで、ＳＯＧ膜の場合に懸念されるようなエッチバック残りに起因する腐食などの問題が生じることはないため、プロセス的な制約を減らすことができる。
１ シリコン支持基板
２ フィールド酸化膜（熱酸化膜）
３ 素子形成領域（薄いゲート酸化膜形成領域）
４ 素子形成領域（厚いゲート酸化膜形成領域）
５ 薄いゲート酸化膜
６、８ 多結晶シリコン
７ 厚いゲート酸化膜
９、１０ ゲート電極
１１ シリコン酸化膜（下敷き酸化膜）
１２ シリコン窒化膜
１３ シリコン酸化膜（ＣＶＤ膜）
１４ シリコン酸化膜（ＳＯＧ膜）
１５ フィールド酸化膜（熱酸化膜＋ＣＶＤ膜）
１６ シリコン酸化膜（ＢＰＳＧ膜）
１００ ＳＯＩ基板
１００ａ シリコン基板
１００ｂ 埋め込み酸化膜（ＢＯＸ）
１００ｃ、１０１ｂ 半導体層
１０１ ＳＯＳ基板
１０１ａ サファイア基板
２ フィールド酸化膜（熱酸化膜）
３ 素子形成領域（薄いゲート酸化膜形成領域）
４ 素子形成領域（厚いゲート酸化膜形成領域）
５ 薄いゲート酸化膜
６、８ 多結晶シリコン
７ 厚いゲート酸化膜
９、１０ ゲート電極
１１ シリコン酸化膜（下敷き酸化膜）
１２ シリコン窒化膜
１３ シリコン酸化膜（ＣＶＤ膜）
１４ シリコン酸化膜（ＳＯＧ膜）
１５ フィールド酸化膜（熱酸化膜＋ＣＶＤ膜）
１６ シリコン酸化膜（ＢＰＳＧ膜）
１００ ＳＯＩ基板
１００ａ シリコン基板
１００ｂ 埋め込み酸化膜（ＢＯＸ）
１００ｃ、１０１ｂ 半導体層
１０１ ＳＯＳ基板
１０１ａ サファイア基板
Claims (13)
- 支持基板を準備するステップと、
前記支持基板に第１素子形成領域、第２素子形成領域及び素子分離領域を形成するステップと、
前記第１素子形成領域及び前記第２素子形成領域に第１ゲート絶縁膜を形成するステップと、
全面を第１多結晶シリコンで覆うステップと、
前記第２素子形成領域上の前記第１多結晶シリコンに開口部を形成して前記第１ゲート絶縁膜を露出するステップと、
前記第２素子形成領域の前記第１ゲート絶縁膜を除去するステップと、
前記第２素子形成領域に前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成するステップと、
全面を第２多結晶シリコンで覆うステップと、
前記第１素子形成領域上の前記第２多結晶シリコンを所定の膜厚まで除去するステップと、
前記第１素子形成領域及び前記第２素子形成領域にゲート電極を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。 - 前記支持基板は、バルクシリコン基板、ＳＯＩ基板、またはＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板であることを特徴とする、請求項１に記載の半導体装置の製造方法。
- 前記第１ゲート絶縁膜を除去するステップは、前記第１素子形成領域が前記第１多結晶シリコンに覆われた状態で実行されることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
- 前記第２ゲート絶縁膜を形成するステップは、前記第１素子形成領域が前記第１多結晶シリコンに覆われた状態で実行されることを特徴とする、請求項３に記載の半導体装置の製造方法。
- 前記第１ゲート絶縁膜、及び前記第２ゲート絶縁膜は、熱酸化によるシリコン酸化膜であることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
- 支持基板を準備するステップと、
前記支持基板上を第１絶縁膜で覆うステップと、
前記第１絶縁膜上を第２絶縁膜で覆うステップと、
第１素子形成領域及び第２素子形成領域を除いて第２絶縁膜を除去するステップと、
前記支持基板を熱酸化して素子分離領域を形成するステップと、
全面を第３絶縁膜で覆うステップと、
前記第３絶縁膜上を第４絶縁膜で覆うステップと、
前記第１素子形成領域上及び前記第２素子形成領域上の前記第２絶縁膜が露出するまで前記第３絶縁膜及び前記第４絶縁膜を除去するステップと、
前記第１素子形成領域上及び前記第２素子形成領域上の前記第２絶縁膜及び前記第１絶縁膜を除去するステップと
前記第１素子形成領域に第１ゲート絶縁膜を形成するステップと、
前記第２素子形成領域に前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成するステップと、
前記第１素子形成領域及び前記第２素子形成領域にゲート電極を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。 - 前記支持基板は、バルクシリコン基板、ＳＯＩ基板、またはＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板であることを特徴とする、請求項６に記載の半導体装置の製造方法。
- 前記第３絶縁膜は、ＣＶＤ法により形成されるシリコン酸化膜であることを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
- 前記第４絶縁膜は、ＳＯＧ法により形成されるシリコン酸化膜であることを特徴とする、請求項８に記載の半導体装置の製造方法。
- 前記第４絶縁膜は、ボロンとリンを含んだシリコン酸化膜（ＢＰＳＧ膜）であることを特徴とする、請求項８に記載の半導体装置の製造方法。
- 前記第１絶縁膜はシリコン酸化膜であり、前記第２絶縁膜はシリコン窒化膜であることを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
- 前記第１ゲート絶縁膜、及び前記第２ゲート絶縁膜は、シリコン酸化膜であることを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
- 前期シリコン酸化膜は、熱酸化、プラズマ酸化、またはラジカル酸化によって形成されることを特徴とする、請求項１２に記載の半導体装置の製造方法。
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