KR20010003257A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20010003257A
KR20010003257A KR1019990023479A KR19990023479A KR20010003257A KR 20010003257 A KR20010003257 A KR 20010003257A KR 1019990023479 A KR1019990023479 A KR 1019990023479A KR 19990023479 A KR19990023479 A KR 19990023479A KR 20010003257 A KR20010003257 A KR 20010003257A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor substrate
sion
film
semiconductor device
Prior art date
Application number
KR1019990023479A
Other languages
English (en)
Inventor
이동덕
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990023479A priority Critical patent/KR20010003257A/ko
Publication of KR20010003257A publication Critical patent/KR20010003257A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 선택적으로 성장된 실리콘층인 에피실리콘층을 사용하여 소자분리막을 형성하는 공정에서 소자분리영역으로 예정되는 부분을 보호하는 절연막 패턴을 형성하는 경우, 반도체기판 상부에 SiON막과 산화막을 형성하고, 소자분리마스크를 이용하여 상기 산화막을 패터닝한 다음, 상기 SiON막을 SF6가스로 화학적 건식식각(chemical dry etching)공정으로 제거하여 상기 반도체기판을 노출시킴으로써 상기 반도체기판에 물리적으로 손상되거나 오염되는 것을 억제하여 후속공정으로 상기 반도체기판에 에피실리콘층을 성장시켜 활성영역을 형성하는 공정시 반도체기판 상에 에피실리콘층을 용이하게 형성할 수 있고 그에 따른 반도체소자의 수율 및 특성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 선택적으로 성장시킨 실리콘층인 에피실리콘층을 사용하는 소자분리공정에서 상기 에피실리콘층이 형성될 부분의 반도체기판이 물리적으로 손상되거나 오염되는 것을 방지하여 상기 반도체기판에 에피실리콘층을 균일하게 성장시켜 활성영역을 형성하는 반도체소자의 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있고, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
또한, 소자분리막 형성공정으로 반도체기판 상부에 절연막 패턴을 형성한 다음, 상기 절연막 패턴에 노출된 반도체기판에 에피실리콘층을 성장시켜 상기 절연막 패턴은 소자분리막으로 사용하고, 상기 에피실리콘층은 활성영역으로 사용하는 방법이 있다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법에서 에피실리콘층을 성장시키는 경우 절연막 패턴을 형성하기 위한 식각공정시 반도체기판 상에 물리적인 충격에 의한 격자결함과 에천트에 의한 오염이 발생하여 에피실리콘층이 성장을 불가능하게 한다. 특히, 상기 절연막 패턴은 반응성 이온 에칭(reactive ion etching, RIE)에 의한 건식식각공정으로 이루어지기 때문에 반도체기판의 물리적 충격을 피할 수가 없고, 비록 플라즈마식각 방식인 경우에는 반도체기판의 물리적 충격은 최소화할 수 있지만, 식각챔버 내에 놓여 있는 웨이퍼에는 셀프 DC 바이어스(self DC bias)가 자동적으로 형성되기 때문에 이온들이 웨이퍼쪽으로 가속되어 이로 인한 반도체기판의 물리적 충격은 피할 수 없다. 또한, 산화막이나 질화막으로 형성되어 있는 절연막 패턴은 탄화플루오르(fluorocarbon)계통의 식각가스를 사용한 건식식각공정으로 형성되기 때문에 탄소에 의한 실리콘 오염 또한 피할 수가 없는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판 상부에 SiON막과 산화막 적층구조의 적층구조를 형성하고, 상기 소자분리영역을 보호하는 소자분리마스크를 식각마스크로 상기 산화막을 패터닝한 후, 상기 산화막 패턴을 식각마스크로 사용하여 상기 SiON막을 식각하되 SF6플라즈마를 이용하여 화학적 건식식각공정으로 상기 SiON막을 제거함으로써 상기 반도체기판이 물리적으로 손상되거나 오염되는 것을 방지하여 상기 반도체기판에 에피실리콘층을 균일하게 성장시켜 활성영역을 형성하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : SiON막
15 : 산화막 17 : 감광막 패턴
19 : 에피실리콘층
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 SiON막과 산화막의 적층구조를 형성하는 공정과,
상기 산화막 상부에 소자분리영역을 보호하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 상기 산화막을 패터닝하여 상기 SiON막을 노출시키는 제1식각공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 산화막 패턴을 식각마스크로 상기 SiON막을 건식식각방법으로 제거하여 상기 반도체기판을 노출시키는 제2식각공정과,
상기 노출된 반도체기판에 에피실리콘층을 성장시켜 활성영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 3 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 SiON막(13)과 산화막(15)을 순차적으로 형성한다. 상기 SiON막은 질화막으로 대신하여 형성할 수도 있으며, 50 ∼ 500Å 두께하고, 상기 산화막(15)은 1000 ∼ 3000Å로 두께로 형성한다.
다음, 상기 산화막(15) 상부에 소자분리영역으로 예정되는 부분을 보호하는 감광막 패턴(17)을 형성한다. (도 1 참조)
그 다음, 상기 감광막 패턴(17)을 식각마스크로 사용하여 상기 산화막(15)을 식각하여 상기 SiON막(13)을 노출시키고, 상기 감광막 패턴(17)을 제거한다. 이때, 상기 식각공정은 상기 산화막(15)과 SiON막(13)에 식각선택비가 높은 탄화플루오르(fluorocarbon)계 가스를 사용한 건식식각공정으로 실시되고, 상기 식각공정으로 형성된 산화막(15) 패턴은 소자분리막으로 사용된다.
참고로, 상기 산화막(15)과 SiON막(13) 사이의 식각선택비는 장비에 따라서 차이는 있지만, 탄화플루오르계 가스를 이용하여 20 이상의 식각선택비를 얻는 방법도 있다.(도 2참조)
다음, 상기 산화막(15) 패턴을 식각마스크로 사용하여 상기 SiON막(13)을 식각하되, 상기 반도체기판(11)에 물리적인 손상을 입히지 않도록 SF6가스를 사용한 화학적 건식식각(chemical dry etch)공정을 실시하여 상기 반도체기판(11)을 노출시킨다.
그 후, 상기 노출된 반도체기판(11)에 에피실리콘층(19)을 성장시켜 활성영역으로 사용한다. (도 3참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 선택적으로 성장된 실리콘층인 에피실리콘층을 사용하는 소자분리막을 형성하는 공정에서 소자분리영역으로 예정되는 부분을 보호하는 절연막 패턴을 형성하는 경우, 반도체기판 상부에 SiON막과 산화막을 형성하고, 소자분리마스크를 이용하여 상기 산화막을 패터닝한 다음, 상기 SiON막을 SF6가스로 화학적 건식식각공정으로 제거하여 상기 반도체기판을 노출시킴으로써 상기 반도체기판에 물리적으로 손상되거나 오염되는 것을 억제하여 후속공정으로 상기 반도체기판에 에피실리콘층을 성장시켜 활성영역을 형성하는 공정시 반도체기판 상에 에피실리콘층을 용이하게 형성할 수 있고 그에 따른 반도체소자의 수율 및 특성을 향상시키는 이점이 있다.

Claims (5)

  1. 반도체기판 상부에 SiON막과 산화막의 적층구조를 형성하는 공정과,
    상기 산화막 상부에 소자분리영역을 보호하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 상기 산화막을 패터닝하여 상기 SiON막을 노출시키는 제1식각공정과,
    상기 감광막 패턴을 제거하는 공정과,
    상기 산화막 패턴을 식각마스크로 상기 SiON막을 건식식각방법으로 제거하여 상기 반도체기판을 노출시키는 제2식각공정과,
    상기 노출된 반도체기판에 에피실리콘층을 성장시켜 활성영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 SiON막은 50 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 SiON막은 질화막으로 대신하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1식각공정은 탄화플루오르(fluorocarbon)가스를 사용한 건식식각공정인 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2식각공정은 SF6가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019990023479A 1999-06-22 1999-06-22 반도체소자의 제조방법 KR20010003257A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990023479A KR20010003257A (ko) 1999-06-22 1999-06-22 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990023479A KR20010003257A (ko) 1999-06-22 1999-06-22 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20010003257A true KR20010003257A (ko) 2001-01-15

Family

ID=19594189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990023479A KR20010003257A (ko) 1999-06-22 1999-06-22 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20010003257A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100449320B1 (ko) * 2001-12-20 2004-09-18 동부전자 주식회사 반도체 소자의 소자 분리막 형성방법
KR100449658B1 (ko) * 2002-09-09 2004-09-22 아남반도체 주식회사 셀로우 트렌치 제조 방법
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
KR100894300B1 (ko) 2006-03-01 2009-04-24 가부시키가이샤 히다치 하이테크놀로지즈 드라이에칭방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100449320B1 (ko) * 2001-12-20 2004-09-18 동부전자 주식회사 반도체 소자의 소자 분리막 형성방법
KR100449658B1 (ko) * 2002-09-09 2004-09-22 아남반도체 주식회사 셀로우 트렌치 제조 방법
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
KR100894300B1 (ko) 2006-03-01 2009-04-24 가부시키가이샤 히다치 하이테크놀로지즈 드라이에칭방법

Similar Documents

Publication Publication Date Title
US6867143B1 (en) Method for etching a semiconductor substrate using germanium hard mask
KR20010003257A (ko) 반도체소자의 제조방법
KR100705231B1 (ko) 반도체 소자의 제조 방법
JP4499623B2 (ja) 半導体素子の製造方法
KR100525925B1 (ko) 반도체 소자의 트렌치 형성방법
KR100301250B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100289663B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR100479813B1 (ko) 반도체소자의 제조방법
KR20030000127A (ko) 반도체소자의 제조방법
KR100344825B1 (ko) 반도체소자의 제조방법
KR19990074936A (ko) 반도체 장치의 트렌치 소자 분리 방법
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR940005720B1 (ko) 반도체 장치의 소자분리 제조방법
KR0182010B1 (ko) 반도체 장치의 소자 격리방법
KR100439107B1 (ko) 반도체소자의 소자분리막 형성방법
KR100418300B1 (ko) 반도체소자의소자분리막형성방법
KR0148611B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100277861B1 (ko) 반도체 소자의 플러그 형성방법
KR20020082024A (ko) 웨이퍼 정렬키 신호 감도를 유지하면서 트렌치를 이용하여반도체 소자를 분리하는 방법
KR100423064B1 (ko) 반도체 소자의 제조 방법
KR970003532A (ko) 반도체 소자의 소자간 분리막 제조 방법
KR20030049604A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20010060550A (ko) 플래쉬 메모리 소자 제조방법
KR20000045464A (ko) 반도체소자의 제조방법
KR20020049344A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application